JPH03254496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は半導体記憶装置に関する。

〈従来の技術〉 近年の半導体記憶装置の進歩は著しいものであり、ＲＡ
Ｍ、ＲＯＭなどはいずれも記憶容量が３年に４倍づつ増
大している。しかしながら、微細化技術は完全にはフォ
ローできておらず、この結果チップサイズが１世代にお
よそ１．５倍づつ拡大している。このような状況の下、
チップサイズの増大をできるだけ抑えるために、第６図
に示すように、従来のＤＲＡＭにはビット線対ＢＬ、Ｂ
Ｌ＃に平行に列選択信号線７０１が設けられている。こ
のＤＲＡＭが動作する場合、まずメモリセルアレイ３０
１，４０１のうち選択された一方のメモリセルアレイが
メモリセルアレイ選択回路３０３または３０４を介して
センス場幅器（以下「センスアンプ」という）３０２に
導通され、センス増幅が行われる。上記列選択信号線７
０１を介して列選択信号Ｃ５ＥＬを受けて、この列選択
信号Ｃ９ＥＬに基づいて、データ線接続回路３０５がビ
ット線対ＢＬ、ＢＬ＃とデータ線り、Ｄ＃とを接続する
。そして、上記ビット線対ＢＬ、ＢＬＳ上のデータカデ
ータ線対り、Ｄ＃へ出力される。このように、選択され
たメモリセルアレイ近傍のデータ線接続回路へ、列選択
信号線７０１を介して列選択信号Ｃ５ＥＬを供給して、
ビット線対ＢＬ、ＢＬ＃とデータ線対り、Ｄ＃との接続
を行っている。

これによって列デコーダ数の増加を抑えてチップサイズ
の増大を抑制するようにしている。

なお、当然ながら、第７図に示すように、上記メモリセ
ルアレイ選択回路３０３　３０４およびメモリセルアレ
イ４０１を有しないシステムもある。

〈発明が解決しようとする課題〉 しかしながら、上記従来のＤＲＡＭは、ビット線対ＢＬ
、ＢＬ＃と列選択信号線７０１とを別配線としているた
め、同一層内に形成すると配線の間隔が狭くなって製造
し難くなるし、別の層で形成すると製造工程が１層分増
えてしまうという問題がある。

そこで、この発明の目的は、ビット線対と列選択信号線
とを別配線にしなくても、選択されたメモリセルアレイ
近傍のデータ線接続回路へ列選択信号を供給することが
でき、したがってチップサイズの増大を抑制することが
できる半導体記憶装置を提供することにある。

く課題を解決するための手段〉 上記目的を達成するために、この発明の半導体記憶装置
は、一方向に並ぶ複数のメモリセルアレイと、上記一方
向に平行に設けられ、各メモリセルアレイに接続された
ビット線対と、上記各メモリセルアレイに対応して設け
られ、ビット線対の電位差を増幅するセンス増幅器と、
隣り合う２つのメモリセルアレイの間で上記ビット線対
に交叉するデータ線対と、上記ビット線対と上記データ
線対とが交叉する箇所に設けられ、列選択信号に基づい
て上記ビット線対と上記データ線対とを導通または非導
通にするデータ線接続回路と、上記ビット線の一方の端
部に、上記列選択信号を出力するビット線駆動回路と、
上記データ線接続回路と、そのデータ線接続回路に上記
ビット線駆動回路側で隣接するメモリセルアレイとの間
のビット線対上に設けられ、特定のメモリセルアレイを
選択することを表すメモリセルアレイ選択信号を受けて
、このメモリセルアレイ選択信号が上記データ線接続回
路について上記ビット線駆動回路と反対側に隣接するメ
モリセルアレイを選択することを表すとき、ビット線を
電気的に分離する一方、上記メモリセルアレイ選択信号
が上記データ線接続回路について上記ビット線駆動回路
と反対側に存在しかつ上記隣接するメモリセルアレイ以
外のメモリセルアレイを選択することを表すとき、ビッ
ト線を導通するビット線分離回路を備えて、上記ビット
線駆動回路から上記ビット線分離回路まで、上記列選択
信号をビット線を通して伝達するようにしたことを特徴
としている。

また、連続して並ぶ３つの上記メモリセルアレイのうち
上記ビット線駆動回路から最も遠い側のメモリセルアレ
イと、このメモリセルアレイに対して上記ビット線駆動
回路に近い側に隣接する上記データ線接続回路との間の
ビット線対上に設けられ、上記メモリセルアレイ選択信
号を受けて、このメモリセルアレイ選択信号が上記最も
遠い側のメモリセルアレイを選択することを表すとき、
ビット線を導通する一方、上記メモリセルアレイ選択信
号が上記３つのメモリセルアレイのうち中央のメモリセ
ルアレイを選択することを表すとき、ビット線を電気的
に分離するビット線接続回路を備えるのが望ましい。

〈作用〉 一方向に並ぶメモリセルアレイのうち特定のメモリセル
アレイが選択されたとき、この選択されたメモリセルア
レイのビット線駆動回路側で最も近くに設けられたビッ
ト線分離回路（以下、「メモリセルアレイの近傍ビット
線分離回路」という）がメモリセルアレイ選択信号に基
づいてビット線を電気的に分離する一方、上記メモリセ
ルアレイよりも上記ビット線駆動回路側の各メモリセル
アレイの近傍ビット線分離回路がメモリセルアレイ選択
信号に基づいてビット線を導通する。したがって、ビッ
ト線駆動回路からビット線の端部に送出された列選択信
号は、この端部から上記選択されたメモリセルアレイの
近傍ビット線分離回路に至るまで上記ビット線上を伝わ
る。そして、このビット線分離回路に対して上記ビット
線駆動回路と反対側に隣接するデータ線接続回路に上記
列選択信号が伝えられる。データ線接続回路は上記列選
択信号に基づいてビット線対とデータ線対とを導通する
。そして、上記ビット線対上でセンスアンプによって増
幅された電位差すなわち上記選択されたメモリセルアレ
イのデータが上記データ線対に出力される。

このように、ビット線対と列選択信号線とを別配線にし
なくても、ビット線駆動回路から選択されたメモリセル
アレイ近傍のデータ線接続回路へビット線を介して列選
択信号が供給される。したがって、記憶容量増大に伴う
列デコーダ数の壜加が抑えられ、チップサイズの増大が
抑制される。

さらに、連続して並ぶ３つの上記メモリセルアレイのう
ち上記ビット線駆動回路から最も遠い側のメモリセルア
レイと、このメモリセルアレイに対して上記ビット線駆
動回路に近い側に隣接するデータ線接続回路との間のビ
ット線対上に設けられ、上記メモリセルアレイ選択信号
を受けて、このメモリセルアレイ選択信号が上記量も遠
い側のメモリセルアレイを選択することを表すとき、ビ
ット線を導通する一方、上記メモリセルアレイ選択信号
が上記３つのメモリセルアレイのうち中央のメモリセル
アレイを選択することを表すとき、ビット線を電気的に
分離するビット線接続回路を備えた場合、上記量も遠い
側のメモリセルアレイおよび中央のメモリセルアレイに
対して１つのセンスアンプを対応させることができる。

例えば、このセンスアンプは、上記ビット線接続回路と
上記データ線接続回路との間のビット線対上に設けられ
る。この場合、この半導体記憶装置は次のように動作す
る。

上記量も遠い側のメモリセルアレイが選択されたとき、
上記量も遠いメモリセルアレイの近傍ビット線分離回路
がビット線を電気的に分離する一方、この最も遠いメモ
リセルアレイに隣接するビット線接続回路がビット線を
導通する。すなわち、上記量も遠いメモリセルアレイが
上記センスアンプに導通される。また、上記中央のメモ
リセルアレイおよびこの中央のメモリセルアレイから上
記ビット線駆動回路側に並ぶ各メモリセルアレイの近傍
ビット線分離回路が電気的に導通した状態となる。

この状態でセンス増幅が行われる。そして、列選択信号
は、ビット線駆動回路から上記量も遠い側のメモリセル
アレイの近傍データ線接続回路へビット線を介して供給
される。上記近傍データ接続回路が上記ビット線対とデ
ータ線対とを接続して、上記ビット線対上のセンス増幅
された電位差すなわち上記量も遠い側のメモリセルアレ
イのデータが上記データ線対上に出力される。

一方、上記中央のメモリセルアレイが選択されたとき、
上記量も遠いメモリセルアレイに隣接するビット線接続
回路がビット線を電気的に分離する。同時に、この中央
のメモリセルアレイの近傍ビット線分離回路がビット線
を分離する。ここで、上記量も遠い側のメモリセルアレ
イの近傍ビット線分離回路がビット線を導通することに
よって、上記センスアンプが上記中央のメモリセルアレ
イに接続導通される。この状態でセンス増幅が行われる
。列選択信号は、ビット線駆動回路から上記中央のメモ
リセルアレイの近傍データ線接続回路へ、上に述べたよ
うにビット線を介して供給される。したがって、上記中
央のメモリセルアレイのデータはこのデータ線接続回路
を介してデータ線対上に出力される。

このように、ビット線駆動回路から各メモリセルアレイ
の近傍データ線接続回路まで、上に述べた場合と同様に
ビット線を介して選択信号が供給される。しかも、ビッ
ト線接続回路を設けることによって上記量も遠い側のメ
モリセルアレイと中央のメモリセルアレイに対して１つ
のセンスアンプを対応させることができ、センスアンプ
の数を半分に減少させることができる。上記ビット線接
続回路は、ビット線を導通または電気的に分離するスイ
ッチの機能を有するだけであるから上記センスアンプよ
りも小さなパターン面積で形成される。したがって、チ
ップサイズの増大がさらに抑制される。

〈実施例〉 以下、この発明の半導体記憶装置を実施例により詳細に
説明する。

第１図は第１の実施例の半導体記憶装置のブロック構成
を示している。この半導体記憶装置は、同一構成を有し
て一方向に並ぶ回路構成単位Ｕ　１．　ＴＪ　！　。

・・・を備えている。各回路構成単位Ｕ、、ｔＪ、、・
・はそれぞれ１個のメモリセルアレイ１，１０１．・・
・を含んでいる。上記各メモリセルアレイ１，１０１゜
には上記一方向に平行に延びるビット線対ＢＬ。

ＢＬ＃が接続されている。また各メモリセルアレイ１，
１０１．・・の間に上記ビット線対ＢＬ、ＢＬ＃に交叉
するデータ線対り、Ｄ＃・Ｄ、Ｄ＃・・・が設けられて
いる。上記ビット線ＢＬの右端にビット線駆動回路７が
設けられている。各回路構成単位、例えば回路構成単位
Ｕ、は、第２図に示すように、右側から順にビット線分
離回路４と、データ線選択回路６と、データ線接続回路
５と、センスアンプ２を備えている。ビット線分離回路
４は、ビット線対ＢＬ、ＢＬａ上に設けられた一対のＮ
チャネルトランジスタ４１．４２からなっている。この
Ｎチャネルトランジスタ４１．４２は、メモリセルアレ
イ選択信号φ、がＬレベル（ＧＮＤレベル）のときオフ
してビット線ＢＬ、ＢＬ＃をそれぞれ電気的に分離する
一方、メモリセルアレイ選択信号φ、がＨレベル（Ｖｃ
ｃレベル）のときオンしてビット線ＢＬ、ＢＬ＃をそれ
ぞれ導通する。なお、メモリセルアレイ選択信号φ、は
、Ｌレベルのときこの回路構成単位Ｕ、のメモリセルア
レイｌが選択されたことを表わす一方、Ｈレベルのとき
メモリセルアレイｌが選択されていないことを表わす。

データ線選択回路６は、Ｎチャネルトランジスタ６３と
、逆並列接続されたインバータ６１．６２からなってい
る。Ｎチャネルトランジスタ６３は、上記ビット線分離
回路４とこのビット線分離回路４の右側に隣接する回路
構成単位Ｕ、のメモリセルアレイ１０１との間のビット
線ＢＬに接続されている（接続点６０）。そして、メモ
リセルアレイ選択信号φ４がＨレベルのときオンして、
接続点６０のレベルをインバータ６１．６２へ転送する
。

インバータ６１．６２は、転送されたレベルを反転して
保持するとともにデータ接続回路５へ出力する。なお、
メモリセルアレイ選択信号φ４は、上記メモリセルアレ
イ選択信号φ、をＮＡＮＤ回路を介して作成される信号
であり、メモリセルアレイ選択信号φ、がＬレベルのと
きすなわちメモリセルアレイ１を選択されたときのみＨ
レベルをとり得る。データ線接続回路５は、ビット線対
ＢＬ、ＢＬ＃とデータ線対り、Ｄ＃との間に接続された
一対のＮチャネルトランジスタ５１．５２からなってい
る。そしてこのＮチャネルトランジスタ５１．５２は、
上記データ線選択回路６からの信号がＨレベルのときオ
ンしてビット線対ＢＬ、ＢＬ＃とデータ線対り、Ｄ＃と
を導通する一方、データ線選択回路６からの信号がＬレ
ベルのときオフしてビット線対ＢＬ、ＢＬ＃とデータ線
対り、Ｄ＃とを非導通にする。センスアンプ２は、ビッ
ト線対ＢＬ、ＢＬ＃に接続されており、メモリセルアレ
イ１の記憶内容がビット線対ＢＬ、ＢＬｅ上に現れたと
きセンス増幅を行う。ビット線ＢＬの右端に設けられた
ビット線駆動回路７は、インバータ７２とＮチャネルト
ランジスタ７１からなっている。そしてビット線駆動信
号φ３がＨレベルのとき、列選択信号Ｃ３ＥＬを反転さ
せてビット線ＢＬに送出する。

この半導体記憶装置は次のように動作する。

第１図に示すメモリセルアレイ１，１０１．・・・のう
ち例えばメモリセルアレイｌが選択された場合、第５図
に示すようにメモリセルアレイ選択信号φ。

がＧＮＤレベル、他のメモリセルアレイ選択信号φ、。

２．・・・がＶｃｃレベルとなる。したがって、第１図
に示す回路構成単位Ｕ、のビット線分離回路４がオフ状
態となる一方、他のビット線分離回路１０４、・・がオ
ン状態となる。この状態で、メモリセルアレイの記憶内
容に応じてビット線対ＢＬ。

ＢＬ＃上に現れた電位差をセンスアンプ２がセンス増幅
する。ここで、第５図に示すように列選択信号Ｃ５ＥＬ
、ビット線駆動信号φ３をＶｃｃレベルにして、第１図
に示すビット線駆動回路７によって列選択信号Ｃ９ＥＬ
を反転させてビット線ＢＬの右端に送出する。この信号
はビット線ＢＬ上を伝わって回路構成単位Ｕ１の接続点
６０に到達する。続いて、第５図に示すようにデータ線
選択信号φ４をＶｃｃレベルにする。すると、データ線
選択回路６は、接続点６０に到達した上記信号を再び反
転させてデータ線接続回路５へ出力する。データ線接続
回路５は、この信号Ｃ３ＥＬに基づいてビット線対ＢＬ
、ＢＬ＃とデータ線対り、Ｄ＃とを接続する。そして、
ビット線対ＢＬ、ＢＬｅ上でセンスアンプ２によって増
幅された電位差すなわちメモリセルアレイｌのデータが
データ線対り。

Ｄ＃へ出力される。

このように、ビット線駆動回路７から選択されたメモリ
セルアレイｌ近傍のデータ線接続回路４までビット線Ｂ
Ｌを介して列選択信号Ｃ９ＥＬを供給することができる
。すなわち、ビット線対ＢＬ、ＢＬ＃と列選択信号線と
を別記線にしなくても列選択信号を供給することができ
る。したがって、列デコーダ数の増加を抑えることがで
き、チッブサイズの増大を抑制することができる。

第３図は第２の実施例の半導体記憶装置のブロック構成
を示している。この半導体記憶装置は、同一構成を有し
て一方向に並ぶ回路構成単位Ｖ　１．　Ｖ　ｔ・・・Ｖ
ｎを備えている。各回路構成単位ｖ　、、Ｖ　、、・・
は、それぞれ２個のメモリセルアレイ１，１０１；２０
１．３０１を含んでおり、第１の実施例の回路構成単位
をほぼ２単位づつ併せた構成となっている。第１の実施
例と異なっているのは、各回路構成単位、例えば回路構
成単位■１では、左側（ビット線駆動回路７から遠い側
）のメモリセルアレイ１の右隣りにビット線接続回路３
が設けられ、右側のメモリセルアレイ１０１の右隣りに
センスアンプ１０２が省略されている点である。すなわ
ち、２つのメモリセルアレイ１．１０１に対応して１つ
のセンスアンプ２が設けられている。第４図（ａ）（ｂ
）に示すように、上記ビット線接続回路３は、ビット線
対ＢＬ、ＢＬａ上に設けられた一対のＮチャネルトラン
ジスタ３１．３２からなっている。

このＮチャネルトランジスタ３１．３２は、メモリセル
選択信号φ１がＨレベル（Ｖｃｃレベル）のときオンし
てビット線ＢＬ、ＢＬ＃をそれぞれ導通する一方、メモ
リセル選択信号φ、がＬレベル（ＧＮＤレベル）のとき
オフしてビット線ＢＬ、ＢＬ＃をそれぞれ電気的に分離
する。なお、メモリセルアレイ選択信号φ、は、メモリ
セルアレイｌが選択されたときＨレベル、メモリセルア
レイ１０１が選択されたときＬレベルをとる。その他第
１の実施例と同一の構成部品は同一番号を付して説明を
省略する。

この半導体記憶装置は次のように動作する。

第３図に示すメモリセルアレイ１，１０１，２０１．３
０１．・・のうち例えばメモリセルアレイＩが選択され
た場合、メモリセルアレイ選択信号φ。

がＧＮＤレベルとなる一方、他のメモリセルアレイ選択
信号φ８．φｌｏｔ＋・・・がＶｃｃレベルとなる。し
たがって、ビット線接続回路３がオン状態、ビット線接
続回路４がオフ状態、ビット線接続回路１０４がオン状
態となり、さらにこの回路構成単位よりも右側の各回路
構成単位ｖ１．・のビット線接続回路およびビット線分
離回路がオン状態となる。

したがって、メモリセルアレイｌがセンスアンプ２に導
通した状態となり、センス増幅が行われる。

続いて、列選択信号Ｃ９ＥＬ、ビット線駆動信号φ３を
Ｖｃｃレベルにして、ビット線駆動回路７によって列選
択信号Ｃ５ＥＬをビット線ＢＬの右端に送出する。この
信号はビット線ＢＬ上を伝わって回路構成単位■、内の
接続点６０を経由し、さらにデータ線選択回路６まで到
達する。データ線接続回路５がデータ線選択回路６から
列選択信号Ｃ５ＥＬを受けて、ビット線対ＢＬ、ＢＬ＃
とデータ線対り、Ｄ＃とを導通する。したがって、ビッ
ト線対ＢＬ、ＢＬｅ上のセンス増幅された電位差すなわ
ちメモリセルアレイ１のデータがデータ線対り、Ｄ＃上
へ出力される。

一方、メモリセルアレイ１０１が選択された場合、メモ
リセルアレイ選択信号φ１およびφ、。、がＧＮＤレベ
ルとなる一方、メモリセルアレイ選択信号φ、および他
の回路構成単位ｖ２．・・・に与えられるメモリセルア
レイ選択信号がＶｃｃレベルとなる。したがって、ビッ
ト線接続回＠３がオフ状態ビット線分離回路４がオン状
態、ビット分離回路１０４がオフ状態となり、さらにこ
の回路構成単位よりも右側の各回路構成単位Ｖ２．・・
・のビット線接続回路およびビット線分離回路がオン状
態となる。したがって、メモリセルアレイ＋０１がセン
スアンプ２に導通した状態となり、センス増幅が行われ
る。続いて、上に述べた場合と同様にビット線駆動回路
７によって列選択信号Ｃ９ＥＬをビット線ＢＬの右端に
送出する。この信号はビット線ＢＬ上を伝わって回路構
成単位■１の右側の接続点１６０を経由し、さらにデー
タ線選択回路１０６まで到達する。データ線接続回路１
０５がデータ線選択回路６から列選択信号Ｃ９ＥＬを受
けて、ビット線ＢＬ、ＢＬ＃とデータ線対り、Ｄ＃とを
導通する。したがって、ビット線ＢＬ、ＢＬａ上のセン
ス増幅された電位差すなわちメモリセルアレイ２のデー
タがデータ線対り、Ｄ＃上へ出力される。

このように、第１の実施例と同様に、ビット線駆動回路
７から各メモリセルアレイ１，１０１．・・・近傍のデ
ータ線接続回路５，１０５．・・・までビット線ＢＬを
介して列選択信号Ｃ９ＥＬを供給することができる。し
かも、ビット線接続回路３を設けることによって、２つ
のメモリセルアレイ１．１０１のセンス増幅を１つのセ
ンスアンプ２によって交互に行うことができる。ビット
線接続回路３は、一対のＮチャネルトランジスタで構成
されるので、センスアンプ２よりも小さいパターン面積
で形成することができる。したがって、第１の実施例に
比して、チップサイズの増大をさらに抑制することがで
きる。

〈発明の効果〉 以上より明らかなように、この発明の半導体記憶装置は
、上記データ線接続回路と、その接続回路に上記ビット
線駆動回路側で隣接するメモリセルアレイとの間のビッ
ト線対上に設けられ、特定のメモリセルアレイを選択す
ることを表すメモリセルアレイ選択信号を受けて、この
メモリセルアレイ選択信号が上記データ線接続回路につ
いて上記ビット線駆動回路と反対側に隣接するメモリセ
ルアレイを選択することを表すとき、ビット線を電気的
に分離する一方、上記メモリセルアレイ選択信号が上記
データ線接続回路について上記ビット線駆動回路と反対
側に存在しかつ上記隣接するメモリセルアレイ以外のメ
モリセルアレイを選択することを表すとき、ビット線を
導通するビット線分離回路を備えているので、ビット線
対と列選択信号とを別配線にしなくても、ビット線駆動
回路から選択されたメモリセルアレイ近傍のデータ線接
続回路へビット線を介して列選択信号を供給することが
できる。したがって、記憶容量の増大に伴う列デコーダ
数の増加を抑えることができ、チップサイズの増大を抑
制することができる。

また、連続して並ぶ３つの上記メモリセルアレイのうち
上記ビット線駆動回路から最も遠い側のメモリセルアレ
イと、このメモリセルアレイに対して上記ビット線駆動
回路に近い側に隣接する上記データ線接続回路との間の
ビット線対上に設けられ、上記メモリセルアレイ選択信
号を受けて、二のメモリセルアレイ選択信号が上記最も
遠い側のメモリセルアレイを選択することを表すとき、
ビット線を導通する一方、上記メモリセルアレイ選択信
号が上記３つのメモリセルアレイのうち中央のメモリセ
ルアレイを選択することを表すとき、ビット線を電気的
に分離するビット線接続回路を備えた場合、２つのメモ
リセルアレイのセンス増幅を１つのセンスアンプで行う
ことができる。したがって、パターン面積さらにを小さ
くすることができ、チップサイズの増大をさらに抑制す
ることができる。

【図面の簡単な説明】

第１図、第２図はそれぞれこの発明の第１の実施例の半
導体記憶装置のブロック構成１同路構成を示す図、第３
図、第４図（ａ）　、　（ｂ）はそれぞれこの発明の第
２の実施例の半導体記憶装置のブロック構成１同路構成
を示す図、第５図は第１の実施例の半導体記憶装置の動
作タイミングを示す図、第６図、第７図はそれぞれ従来
の半導体記憶装置のブロック構成を示す図である。 １．１０１，２０１，３０１・・・メモリセルアレイ、
２．１０２・・センスアンプ、 ３・・・ビット線接続回路、 ４．１０４・・・ビット線分離回路、 ５．１０５・・・データ線接続回路、 ６．１０６・・・データ線選択回路、 ７・・・ビット線駆動回路、６０，１６０・・・接続点
、ＢＬ、ＢＬ＃・・・ビット線、Ｄ、Ｄ＃・・・データ
線、ＬＪ　＋　、　Ｕ　ｖ　、　Ｖ　ｔ　、　Ｖ　１・
・回路構成単位、φ３．φ１．φ１゜１・・メモリセル
アレイ選択信号、φ３・・ビット線駆動信号、 Ｃ９ＥＬ・・・列選択信号。

Claims (2)

【特許請求の範囲】
1. （１）一方向に並ぶ複数のメモリセルアレイと、上記一
   方向に平行に設けられ、各メモリセルアレイに接続され
   たビット線対と、 上記各メモリセルアレイに対応して設けられ、ビット線
   対の電位差を増幅するセンス増幅器と、隣り合う２つの
   メモリセルアレイの間で上記ビット線対に交叉するデー
   タ線対と、 上記ビット線対と上記データ線対とが交叉する箇所に設
   けられ、列選択信号に基づいて上記ビット線対と上記デ
   ータ線対とを導通または非導通にするデータ線接続回路
   と、 上記ビット線の一方の端部に、上記列選択信号を出力す
   るビット線駆動回路と、 上記データ線接続回路と、そのデータ線接続回路に上記
   ビット線駆動回路側で隣接するメモリセルアレイとの間
   のビット線対上に設けられ、特定のメモリセルアレイを
   選択することを表すメモリセルアレイ選択信号を受けて
   、このメモリセルアレイ選択信号が上記データ線接続回
   路について上記ビット線駆動回路と反対側に隣接するメ
   モリセルアレイを選択することを表すとき、ビット線を
   電気的に分離する一方、上記メモリセルアレイ選択信号
   が上記データ線接続回路について上記ビット線駆動回路
   と反対側に存在しかつ上記隣接するメモリセルアレイ以
   外のメモリセルアレイを選択することを表すとき、ビッ
   ト線を導通するビット線分離回路を備えて、 上記ビット線駆動回路から上記ビット線分離回路まで、
   上記列選択信号をビット線を通して伝達するようにした
   ことを特徴とする半導体記憶装置。
2. （２）一方向に並ぶ複数のメモリセルアレイと、上記一
   方向に平行に設けられ、各メモリセルアレイに接続され
   たビット線対と、 上記各メモリセルアレイに対応して設けられ、ビット線
   対の電位差を増幅するセンス増幅器と、隣り合う２つの
   メモリセルアレイの間で上記ビット線対に交叉するデー
   タ線対と、 上記ビット線対と上記データ線対とが交叉する箇所に設
   けられ、列選択信号に基づいて上記ビット線対と上記デ
   ータ線対とを導通または非導通にするデータ線接続回路
   と、 上記ビット線の一方の端部に、上記列選択信号を出力す
   るビット線駆動回路と、 上記データ線接続回路と、そのデータ線接続回路に上記
   ビット線駆動回路側で隣接するメモリセルアレイとの間
   のビット線対上に設けられ、特定のメモリセルアレイを
   選択することを表すメモリセルアレイ選択信号を受けて
   、このメモリセルアレイ選択信号が上記データ線接続回
   路について上記ビット線駆動回路と反対側に隣接するメ
   モリセルアレイを選択することを表すとき、ビット線を
   電気的に分離する一方、上記メモリセルアレイ選択信号
   が上記データ線接続回路について上記ビット線駆動回路
   と反対側に存在しかつ上記隣接するメモリセルアレイ以
   外のメモリセルアレイを選択することを表すとき、ビッ
   ト線を導通するビット線分離回路と、 連続して並ぶ３つの上記メモリセルアレイのうち上記ビ
   ット線駆動回路から最も遠い側のメモリセルアレイと、
   このメモリセルアレイに対して上記ビット線駆動回路に
   近い側に隣接する上記データ線接続回路との間のビット
   線対上に設けられ、上記メモリセルアレイ選択信号を受
   けて、このメモリセルアレイ選択信号が上記最も遠い側
   のメモリセルアレイを選択することを表すとき、ビット
   線を導通する一方、上記メモリセルアレイ選択信号が上
   記３つのメモリセルアレイのうち中央のメモリセルアレ
   イを選択することを表すとき、ビット線を電気的に分離
   するビット線接続回路を備えて、 上記ビット線駆動回路から上記ビット線分離回路まで、
   上記列選択信号をビット線を通して伝達するようにした
   ことを特徴とする半導体記憶装置。