JPH0325610A - 外部補助記憶装置コントローラ - Google Patents
外部補助記憶装置コントローラInfo
- Publication number
- JPH0325610A JPH0325610A JP16143689A JP16143689A JPH0325610A JP H0325610 A JPH0325610 A JP H0325610A JP 16143689 A JP16143689 A JP 16143689A JP 16143689 A JP16143689 A JP 16143689A JP H0325610 A JPH0325610 A JP H0325610A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- storage device
- data
- auxiliary storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は外部補助記憶装置コントローラ、特に、外部補
助記憶装置からデータを読み出す場合に、同期クロック
として読み出すデータに同期したクロックを用いる外部
補助記憶装置コントローラに関する。
助記憶装置からデータを読み出す場合に、同期クロック
として読み出すデータに同期したクロックを用いる外部
補助記憶装置コントローラに関する。
従来この種の外部補助記憶装置コン｝ｐ−ラは、読み出
しデータから抽出したクロックで外部補助記憶装置の制
御信号を制御していた． 第３図に従来の外部補助記憶装置コントローラとして、
磁気ディスク装置コントローラの一部分の構或図を示す
． 第３図において、ｋはＰＬＬ回路、ｑはエンコーダ／デ
コーダすなわちＥＮＤＥＣ回路、ｎは直列並列変換回路
、０はリード・ゲート／ライト・ゲート制御回路すなわ
ちＲ／Ｗゲート制御回路、ｐはその他の制御信号の制御
回路である．Ａは磁気ディスク装置からの読み出しデー
タであり、ＰＬＬ回路ｋに入力する．ＢはＰＬＬ回路ｋ
において読み出しデータＡから抽出した同期クロックで
あり、ＥＮＤＥＣ回路ｑ，直列並列変換回路ｎ，Ｒ／Ｗ
ゲート制御回路０，および制御回路ｐにクロックとして
供給する。ＣはＰＬＬ出力であり、読み出しデータＡと
同内容の信号であり、ＥＮＤＥＣ回路ｑに入力する。Ｄ
はＥＮＤＥＣ出力であり、直列並列変換回路ｎに入力す
る。Ｆは直列並列変換回路ｎの出力すなわち並列データ
、Ｈおよび工はＲ／Ｗゲート制御回路０の出力すなわち
ライト・ゲートおよびリード・ゲート、Ｊは制御回路ｐ
の出力すなわち制御回路である。
しデータから抽出したクロックで外部補助記憶装置の制
御信号を制御していた． 第３図に従来の外部補助記憶装置コントローラとして、
磁気ディスク装置コントローラの一部分の構或図を示す
． 第３図において、ｋはＰＬＬ回路、ｑはエンコーダ／デ
コーダすなわちＥＮＤＥＣ回路、ｎは直列並列変換回路
、０はリード・ゲート／ライト・ゲート制御回路すなわ
ちＲ／Ｗゲート制御回路、ｐはその他の制御信号の制御
回路である．Ａは磁気ディスク装置からの読み出しデー
タであり、ＰＬＬ回路ｋに入力する．ＢはＰＬＬ回路ｋ
において読み出しデータＡから抽出した同期クロックで
あり、ＥＮＤＥＣ回路ｑ，直列並列変換回路ｎ，Ｒ／Ｗ
ゲート制御回路０，および制御回路ｐにクロックとして
供給する。ＣはＰＬＬ出力であり、読み出しデータＡと
同内容の信号であり、ＥＮＤＥＣ回路ｑに入力する。Ｄ
はＥＮＤＥＣ出力であり、直列並列変換回路ｎに入力す
る。Ｆは直列並列変換回路ｎの出力すなわち並列データ
、Ｈおよび工はＲ／Ｗゲート制御回路０の出力すなわち
ライト・ゲートおよびリード・ゲート、Ｊは制御回路ｐ
の出力すなわち制御回路である。
磁気ディスク装置コントローラにおいて、磁気ディスク
装置からの読み出しデータを読み取るためには、読み出
しデータに含まれるデータ及びクロックを分離し、分離
したクロ，クに同期したタイミングでデータの読み取り
、およびリード・ゲートおよびライト・ゲート等の制御
信号を制御する必要がある。
装置からの読み出しデータを読み取るためには、読み出
しデータに含まれるデータ及びクロックを分離し、分離
したクロ，クに同期したタイミングでデータの読み取り
、およびリード・ゲートおよびライト・ゲート等の制御
信号を制御する必要がある。
第３図の従来の実施例では、ＰＬＬ回路ｋで読み出しデ
ータＡから同期クロックＢを抽出する。
ータＡから同期クロックＢを抽出する。
ＥＮＤＥＣ回路ｑでは、同期クロックＢに同期してＰＬ
Ｌ出力Ｃすなわち読み出しデータＡをデコードし、デコ
ード結果すなわち読み出しデータＡからクロックを分離
したデータをＥＮＤＥＣ出力Ｄとして得る。ＥＮＤＥＣ
出力Ｄはシリアル・データであるので直列並列変換回路
ｎで同期クロックＢのタイミングによりパラレル・デー
タに変換して並列データＦを得る。
Ｌ出力Ｃすなわち読み出しデータＡをデコードし、デコ
ード結果すなわち読み出しデータＡからクロックを分離
したデータをＥＮＤＥＣ出力Ｄとして得る。ＥＮＤＥＣ
出力Ｄはシリアル・データであるので直列並列変換回路
ｎで同期クロックＢのタイミングによりパラレル・デー
タに変換して並列データＦを得る。
また、Ｒ／Ｗゲート制御回路０において、同期クロック
Ｂかも作られるタイミングでライト・ゲートＨおよびリ
ード・ゲートエを制御する。ライト・ゲートＨは磁気デ
ィスク装置にデータを書き込む制御信号であり、リード
・ゲー｝Ｉは磁気ディスク装置からデータを読み出す制
御信号である。制御回路ｐは上記以外の制御回路であり
、パターンの検出回路，データ長の管理回路，ドライブ
制御回路，およびへ，ド制御回路などがある。
Ｂかも作られるタイミングでライト・ゲートＨおよびリ
ード・ゲートエを制御する。ライト・ゲートＨは磁気デ
ィスク装置にデータを書き込む制御信号であり、リード
・ゲー｝Ｉは磁気ディスク装置からデータを読み出す制
御信号である。制御回路ｐは上記以外の制御回路であり
、パターンの検出回路，データ長の管理回路，ドライブ
制御回路，およびへ，ド制御回路などがある。
制御信号Ｊは制御回路ｐの出力である。
上述した従来の磁気ディスク装置コントローラは、同期
クロックＢにグリッチが発生した場合に、磁気ディスク
装置に記憶したデータが破壊される場合があるという欠
点がある。
クロックＢにグリッチが発生した場合に、磁気ディスク
装置に記憶したデータが破壊される場合があるという欠
点がある。
同期クロックＢにグリッチが発生する場合としては、Ｐ
ＬＬ回路ｋが同期ずれを起こした場合すなわち磁気ディ
スク装嫌のメディアの回転変動がＰＬＬ回路ｋの追随能
力を越えてしまった場合、およびドライブの切り替え時
などが考えられる。
ＬＬ回路ｋが同期ずれを起こした場合すなわち磁気ディ
スク装嫌のメディアの回転変動がＰＬＬ回路ｋの追随能
力を越えてしまった場合、およびドライブの切り替え時
などが考えられる。
同期クロックＢにグリッチが発生すると、同期クロック
Ｂが入力されているＥＮＤＥＣ回路ｑ，直列並列変換回
路ｎ，Ｒ／Ｗゲート制御回路０，および制御回路ｐの動
作が保証できなくなる。特にＲ／Ｗゲート制御回路０が
誤動作してライト・ゲー｝Ｈがアクティブになると、磁
気ディスク装置の記憶データを破壊してしまう欠点があ
る。
Ｂが入力されているＥＮＤＥＣ回路ｑ，直列並列変換回
路ｎ，Ｒ／Ｗゲート制御回路０，および制御回路ｐの動
作が保証できなくなる。特にＲ／Ｗゲート制御回路０が
誤動作してライト・ゲー｝Ｈがアクティブになると、磁
気ディスク装置の記憶データを破壊してしまう欠点があ
る。
本発明の外部補助記憶装置コントローラは、外部補助記
憶装置からの読み出しデータに同期した同期クｐツクで
動作する外部補助記憶装置コントローラにおいて、リフ
ァレンス・クロックト、前記同期クロックに同期して前
記読み出しデータを入力する入力回路と、前記リファレ
ンス・クロッ？で動作し前記外部補助記憶装置を制御す
る制御回路と、前記入力回路で入力した読み出しデータ
を前記同期タ■ックで入力し前記リファレンスクｐツク
で出力するＦＩＦＯ回路とを含んで構成される。
憶装置からの読み出しデータに同期した同期クｐツクで
動作する外部補助記憶装置コントローラにおいて、リフ
ァレンス・クロックト、前記同期クロックに同期して前
記読み出しデータを入力する入力回路と、前記リファレ
ンス・クロッ？で動作し前記外部補助記憶装置を制御す
る制御回路と、前記入力回路で入力した読み出しデータ
を前記同期タ■ックで入力し前記リファレンスクｐツク
で出力するＦＩＦＯ回路とを含んで構成される。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第ｌ図は本発明の第１の実施例を示すブロック図である
。
。
ｍは１ビット多段のＦＩＦＯ回路、ＥはＦＩＦＯ回路ｍ
の出力、Ｇは同期クロックＢと同周波数のリファレンス
・クロックである。ＦＩＦＯ回路ｍはＥＮＤＥＣ回路ｑ
と直列並列変換回路ｎの間に挿入し、リファレンス・ク
ロックＧは直列並列変換回路ｎ，Ｒ／Ｗゲート制御回路
０，および制御回路ｐにおいて同期クロックＢの代わり
に入力する。ＦＩＦＯ回路ｍには書き込み信号として同
期クロックＢ１読み出し信号としてリファレンス・クロ
ックＧを接続する。残りの構成要素および接続は第３図
と同様である。
の出力、Ｇは同期クロックＢと同周波数のリファレンス
・クロックである。ＦＩＦＯ回路ｍはＥＮＤＥＣ回路ｑ
と直列並列変換回路ｎの間に挿入し、リファレンス・ク
ロックＧは直列並列変換回路ｎ，Ｒ／Ｗゲート制御回路
０，および制御回路ｐにおいて同期クロックＢの代わり
に入力する。ＦＩＦＯ回路ｍには書き込み信号として同
期クロックＢ１読み出し信号としてリファレンス・クロ
ックＧを接続する。残りの構成要素および接続は第３図
と同様である。
本実施例においては、ＰＬＬ回路ｋで読み出しデータＡ
から同期クロックＢを抽出する。ＥＮＤＥＣ回路ｑでは
、同期クロ，クＢに同期してＰＬＬ出力Ｃすなわち読み
出しデータＡをデフードし、デコード結果すなわち読み
出しデータＡからクロックを分離したデータなＥＮＤＥ
Ｃ出力Ｄとして得る。同期クロックＢに同期してＥＮＤ
ＥＣ出力ＤをＦＩＦＯ回路ｍに入力する。
から同期クロックＢを抽出する。ＥＮＤＥＣ回路ｑでは
、同期クロ，クＢに同期してＰＬＬ出力Ｃすなわち読み
出しデータＡをデフードし、デコード結果すなわち読み
出しデータＡからクロックを分離したデータなＥＮＤＥ
Ｃ出力Ｄとして得る。同期クロックＢに同期してＥＮＤ
ＥＣ出力ＤをＦＩＦＯ回路ｍに入力する。
ＦＩＦＯ回路ｍからはリファレンス・クロックＧに同期
してＦＩＦＯ出力Ｅとして読み出す。
してＦＩＦＯ出力Ｅとして読み出す。
ＦＩＦＯ出力Ｅはシリアル・データであるので直列並列
変換回路ｎでリファレンス・クロックＧのタイミングに
よりパラレル・データに変換して並列データＦを得る． また、Ｒ／Ｗゲート制御回路０において、リファレンス
・クロックＧから作られるタイミングでライト・ゲート
Ｈおよびリード・ゲートエを制御する。同様に制御回路
ｐからリファレンス・クロックＧに同期して制御信号Ｊ
が出力される。
変換回路ｎでリファレンス・クロックＧのタイミングに
よりパラレル・データに変換して並列データＦを得る． また、Ｒ／Ｗゲート制御回路０において、リファレンス
・クロックＧから作られるタイミングでライト・ゲート
Ｈおよびリード・ゲートエを制御する。同様に制御回路
ｐからリファレンス・クロックＧに同期して制御信号Ｊ
が出力される。
本実施例では、Ｉｌ：ＦＯ回路ｍを回転変動を吸収する
インタフェースとして使用することにより、同期クロッ
クＢおよびリファレンス・クロックＧで動作する回路の
分離を可能としている。このため、同期クロックＢにグ
リッチが発生した場合においてもリファレンス・クロッ
クＧで動作する回路には影響がなく、磁気ディスク装置
の記憶データを破壊することなく、データの読み取りミ
スとして処理することができる． 第２図は本発明の第２の実施例を示すブロック図である
．構成要素は第１図と同様である。
インタフェースとして使用することにより、同期クロッ
クＢおよびリファレンス・クロックＧで動作する回路の
分離を可能としている。このため、同期クロックＢにグ
リッチが発生した場合においてもリファレンス・クロッ
クＧで動作する回路には影響がなく、磁気ディスク装置
の記憶データを破壊することなく、データの読み取りミ
スとして処理することができる． 第２図は本発明の第２の実施例を示すブロック図である
．構成要素は第１図と同様である。
ＦＩＦＯ回路ｍはＰＬＬ回路ｋとＥＮＤＥＣ回路ｑの間
に挿入し、ＥＮＤＥＣ回路ｑの出力であるＥＮＤＥＣ出
力Ｄを直列並列変換回路ｎに接続する．リファレンス・
クロックＧは直列並列変゛換回路ｎ，Ｒ／Ｗゲート制御
回路０，制御回路ｐ，およびＥＮＤＥＣ回路ｑに入力す
る。ＦＩＦＯ回路ｍには書き込み信号として同期クロッ
クＢ、読み出し信号としてリファレンス・クロックＧを
接続する．残りの接続は第１図と同様である。
に挿入し、ＥＮＤＥＣ回路ｑの出力であるＥＮＤＥＣ出
力Ｄを直列並列変換回路ｎに接続する．リファレンス・
クロックＧは直列並列変゛換回路ｎ，Ｒ／Ｗゲート制御
回路０，制御回路ｐ，およびＥＮＤＥＣ回路ｑに入力す
る。ＦＩＦＯ回路ｍには書き込み信号として同期クロッ
クＢ、読み出し信号としてリファレンス・クロックＧを
接続する．残りの接続は第１図と同様である。
本実施例においては、ｊＬＬ回路ｋで読み出しデータＡ
から同期クロックＢを抽出する。同期クロックＢに同期
してＰＬＬ出力ＣをＦＩＦＯ回路ｍに入力する。
から同期クロックＢを抽出する。同期クロックＢに同期
してＰＬＬ出力ＣをＦＩＦＯ回路ｍに入力する。
ＦＩＦＯ回路ｍからはリファレンス・クロツクＧに同期
してＦＩＦＯ出力Ｅとして読み出す。ＥＮＤＥＣ回路ｑ
では、リファレンス・クロツクＧに同期してＦＩＦＯ出
力をデコードし、結果をＥＮＤＥＣ出力Ｄとして得る。
してＦＩＦＯ出力Ｅとして読み出す。ＥＮＤＥＣ回路ｑ
では、リファレンス・クロツクＧに同期してＦＩＦＯ出
力をデコードし、結果をＥＮＤＥＣ出力Ｄとして得る。
ＥＮＤＥＣ出力Ｄは、直列並列変換回路ｎでリファレン
ス・クロツクＧのタイミングによりパラレル・データに
変換して並列データＦを得る。
ス・クロツクＧのタイミングによりパラレル・データに
変換して並列データＦを得る。
また、Ｒ／Ｗゲート制御回路Ｏ、制御回路ｐの動作は第
１図と同様である． 本実施例では、デコード前のデータ長よりデコード結果
のデータ長が長くなるようなエンコード／デコード方式
を採用している場合において、第１図の構成を取るより
も動作スピードの遅いＦＩＦＯ回路ｍにより本発明を実
現できる利点がある。
１図と同様である． 本実施例では、デコード前のデータ長よりデコード結果
のデータ長が長くなるようなエンコード／デコード方式
を採用している場合において、第１図の構成を取るより
も動作スピードの遅いＦＩＦＯ回路ｍにより本発明を実
現できる利点がある。
以上説明したように本発明の外部補助装置コントローラ
は、ＦＩＦＯ回路を用いて、読み出しデータに同期した
クロックで動作する回路と、リファレンス・クロックで
動作する回路とに分離することにより、不安定な読み出
しデータに同期したクロックによらず、外部補助記憶装
置の制御を行える効果がある。
は、ＦＩＦＯ回路を用いて、読み出しデータに同期した
クロックで動作する回路と、リファレンス・クロックで
動作する回路とに分離することにより、不安定な読み出
しデータに同期したクロックによらず、外部補助記憶装
置の制御を行える効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図である。 Ａ・・・・・・読み出しデータ、Ｂ・・・・・・同期ク
ロック、Ｃ・・・・・・ＰＬＬ出力、Ｄ・・・・・・Ｅ
ＮＤＥＣ出力、Ｅ・・・・・・ＦＩＦＯ出力、Ｆ・・・
・・・並列データ、Ｇ・・・・・・リファレンス・クロ
ック、Ｈ・・・・・・ライト・ゲート、■・・・・・・
リード・ゲート、Ｊ・・・・・・制御信号、ｋ・・・・
・・ＰＬＬ回路、ｑ・・・・・・ＥＮＤＥＣ回路、ｍ・
・・・・・ＦＩＦＯ回路、 ｎ・・・・・・直列並列変換回路、 ０・・・・・・Ｒ／Ｗ ゲート制御回路、 ｐ・・・・・・制御回路。
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図である。 Ａ・・・・・・読み出しデータ、Ｂ・・・・・・同期ク
ロック、Ｃ・・・・・・ＰＬＬ出力、Ｄ・・・・・・Ｅ
ＮＤＥＣ出力、Ｅ・・・・・・ＦＩＦＯ出力、Ｆ・・・
・・・並列データ、Ｇ・・・・・・リファレンス・クロ
ック、Ｈ・・・・・・ライト・ゲート、■・・・・・・
リード・ゲート、Ｊ・・・・・・制御信号、ｋ・・・・
・・ＰＬＬ回路、ｑ・・・・・・ＥＮＤＥＣ回路、ｍ・
・・・・・ＦＩＦＯ回路、 ｎ・・・・・・直列並列変換回路、 ０・・・・・・Ｒ／Ｗ ゲート制御回路、 ｐ・・・・・・制御回路。
Claims (1)
- 外部補助記憶装置からの読み出しデータに同期した同期
クロックで動作する外部補助記憶装置コントローラにお
いて、リファレンス・クロックと、前記同期クロックに
同期して前記読み出しデータを入力する入力回路と、前
記リファレンス・クロックで動作し前記外部補助記憶装
置を制御する制御回路と、前記入力回路で入力した読み
出しデータを前記同期クロックで入力し前記リファレン
スクロックで出力するＦＩＦＯ回路とを備えることを特
徴とする外部補助記憶装置コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16143689A JPH0325610A (ja) | 1989-06-23 | 1989-06-23 | 外部補助記憶装置コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16143689A JPH0325610A (ja) | 1989-06-23 | 1989-06-23 | 外部補助記憶装置コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325610A true JPH0325610A (ja) | 1991-02-04 |
Family
ID=15735077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16143689A Pending JPH0325610A (ja) | 1989-06-23 | 1989-06-23 | 外部補助記憶装置コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325610A (ja) |
-
1989
- 1989-06-23 JP JP16143689A patent/JPH0325610A/ja active Pending
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