JPH03257652A - マルチプロセッサシステムおよび割り込み制御装置 - Google Patents
マルチプロセッサシステムおよび割り込み制御装置Info
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- JPH03257652A JPH03257652A JP2057424A JP5742490A JPH03257652A JP H03257652 A JPH03257652 A JP H03257652A JP 2057424 A JP2057424 A JP 2057424A JP 5742490 A JP5742490 A JP 5742490A JP H03257652 A JPH03257652 A JP H03257652A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はプロセッサシステムに関し、特に複数のプロセ
ッサエレメント（本明細書中、ＰＥという）が接続され
たマルチプロセサシステムにおける割込み制御の技術に
関するものである。
ッサエレメント（本明細書中、ＰＥという）が接続され
たマルチプロセサシステムにおける割込み制御の技術に
関するものである。
［従来の技術］
マルチプロセサシステムの割り込みにおいては、割り込
みを発生する装置（Ｉ１０装置またはプロセッサなど割
り込みを発生できる要素の全て）が、どのプロセサに割
り込みを行うかを指定する必要がある。
みを発生する装置（Ｉ１０装置またはプロセッサなど割
り込みを発生できる要素の全て）が、どのプロセサに割
り込みを行うかを指定する必要がある。
これを単純に実現するには、割り込みを発生する装置の
全てから、全てのＰＥに割り込み要求線を般ければよい
が、この場合は、ハードウェア量が非常に大きくなると
いう問題がある。
全てから、全てのＰＥに割り込み要求線を般ければよい
が、この場合は、ハードウェア量が非常に大きくなると
いう問題がある。
そこで、割り込み要求線数を減らすための技術として、
たとえば、特開昭６３−１６３９４８号公報に記載され
ている技術のように、全てのＰＥに接続した１本の割り
込み要求線を、割り込み先ＰＥの固有メモリ空間をアド
レッシングすると共にアサートすることにより、割り込
み先ＰＥを特定する技術等が知られている。
たとえば、特開昭６３−１６３９４８号公報に記載され
ている技術のように、全てのＰＥに接続した１本の割り
込み要求線を、割り込み先ＰＥの固有メモリ空間をアド
レッシングすると共にアサートすることにより、割り込
み先ＰＥを特定する技術等が知られている。
［発明が解決しようとする課題］
前記特開昭６３−１６３９４８号公報に記載の技術によ
れば、割り込みを発生するときに同時にアドレスをドラ
イブする必要があり、通常の転送と割り込みの発生とを
同時に行うことができないため、パススループットを低
下させるという問題があった・ また、割り込みを発生する装置がアドレスラインをドラ
イブする必要があり、これが可能な装置。
れば、割り込みを発生するときに同時にアドレスをドラ
イブする必要があり、通常の転送と割り込みの発生とを
同時に行うことができないため、パススループットを低
下させるという問題があった・ また、割り込みを発生する装置がアドレスラインをドラ
イブする必要があり、これが可能な装置。
たとえば共通バスに接続されたプロセサや、ＤＭＡ機能
を有するＩ１０装置等以外の装置の発生する割込みを、
別途処理する手段を設けなければならないという問題が
あった。
を有するＩ１０装置等以外の装置の発生する割込みを、
別途処理する手段を設けなければならないという問題が
あった。
また、一般のＣＰＵチップは、他の装置へ割り込み要求
を発生するためのハードウェアを用意していない場合が
多く、本従来技術を実現するためには、ＰＥユニット内
に割り込み要求線をドライブするためのハードウェアを
、特に設ける必要があり、ハードウェア量が増大すると
いう問題点もあった。
を発生するためのハードウェアを用意していない場合が
多く、本従来技術を実現するためには、ＰＥユニット内
に割り込み要求線をドライブするためのハードウェアを
、特に設ける必要があり、ハードウェア量が増大すると
いう問題点もあった。
なお、割り込みを受ける側の装置に何らかの要求発生元
を知る手段を設けない限り、割り込み発生を行える装置
がただの１つに限定されるという問題もあった。
を知る手段を設けない限り、割り込み発生を行える装置
がただの１つに限定されるという問題もあった。
そこで：本発明は、ハードウェア量をさほど増大するこ
となしに、パススループットを低下することなく、統一
的に、要求発生元の認知を含めた割込みの制御を行うこ
とのできるマルチプロセッサシステムを提供することを
目的とする。
となしに、パススループットを低下することなく、統一
的に、要求発生元の認知を含めた割込みの制御を行うこ
とのできるマルチプロセッサシステムを提供することを
目的とする。
［問題を解決するための手段］
前記目的達成のために、本発明は、ＰＥと、割込み制御
装置とを有し、 前記割込み制御装置は、各ＰＥに対応した、少なくとも
対応するＰＥよりリードアクセス可能かつ対応するＰＥ
以外の他のＰＥよりライトアクセス可能な割り込み要求
レジスタと割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するＰＥ以外の他
の各ＰＥよりの割り込みの要求の発生を示す、他の各Ｐ
Ｅに対応した割り込み要求ビットを少なくとも有し、 前記割込み要求手段は、割り込み要求レジスタの割り込
み要求ビットに応じて、該割り込み要求ビットが属する
レジスタに対応するＰＥに割込み要求を行うことを特徴
とする第１のマルチプロセッサシステムを提供する。
装置とを有し、 前記割込み制御装置は、各ＰＥに対応した、少なくとも
対応するＰＥよりリードアクセス可能かつ対応するＰＥ
以外の他のＰＥよりライトアクセス可能な割り込み要求
レジスタと割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するＰＥ以外の他
の各ＰＥよりの割り込みの要求の発生を示す、他の各Ｐ
Ｅに対応した割り込み要求ビットを少なくとも有し、 前記割込み要求手段は、割り込み要求レジスタの割り込
み要求ビットに応じて、該割り込み要求ビットが属する
レジスタに対応するＰＥに割込み要求を行うことを特徴
とする第１のマルチプロセッサシステムを提供する。
また、前記目的達成のために、本発明は、複数のＰＥと
、割込み制御装置とを有し、 前記割込み制御装置は、各ＰＥに対応した、少なくとも
対応するＰＥよりリードアクセス可能かつ対応するＰＥ
以外の他のＰＥよりライトアクセス可能な割り込み要求
レジスタと、少なくとも対応するＰＥよりライトアクセ
ス可能な、各割り込み要求レジスタに対応した割り込み
イネーブルレジスタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するＰＥ以外の他
の各ＰＥよりの割り込みの要求の発生を示す、他の各Ｐ
Ｅに対応した割り込み要求ビットを少なくとも有し、 前記各割り込みイネーブルレジスタは、対応する割込み
要求レジスタの各割り込み要求ビットの示す割込みの要
求に対する許可を示す、割込み要求ビットに対応したイ
ネーブルビットを有し、前記割込み要求手段は、割り込
み要求レジスタの割り込み要求ビットと、割り込み要求
ビットに対応するイネーブルビットとに応じて、該割り
込み要求ビットが属するレジスタに対応するＰＥに割込
み要求を行うことを特徴とする第２のマルチプロセッサ
システムを提供する。
、割込み制御装置とを有し、 前記割込み制御装置は、各ＰＥに対応した、少なくとも
対応するＰＥよりリードアクセス可能かつ対応するＰＥ
以外の他のＰＥよりライトアクセス可能な割り込み要求
レジスタと、少なくとも対応するＰＥよりライトアクセ
ス可能な、各割り込み要求レジスタに対応した割り込み
イネーブルレジスタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するＰＥ以外の他
の各ＰＥよりの割り込みの要求の発生を示す、他の各Ｐ
Ｅに対応した割り込み要求ビットを少なくとも有し、 前記各割り込みイネーブルレジスタは、対応する割込み
要求レジスタの各割り込み要求ビットの示す割込みの要
求に対する許可を示す、割込み要求ビットに対応したイ
ネーブルビットを有し、前記割込み要求手段は、割り込
み要求レジスタの割り込み要求ビットと、割り込み要求
ビットに対応するイネーブルビットとに応じて、該割り
込み要求ビットが属するレジスタに対応するＰＥに割込
み要求を行うことを特徴とする第２のマルチプロセッサ
システムを提供する。
なお、水弟２のマルチプロセッサシステムにおいては、
前記各割り込み要求レジスタは、各周辺装置よりの割り
込みの要求の発生を示す１周辺装置に対応した割り込み
要求ビットを有し、前記割込み要求手段は、周辺装置に
割込み要求が発生した場合に、各割込み要求レジスタの
該周辺装置に対応する割込み要求ビットを設定するよう
にしても良い。
前記各割り込み要求レジスタは、各周辺装置よりの割り
込みの要求の発生を示す１周辺装置に対応した割り込み
要求ビットを有し、前記割込み要求手段は、周辺装置に
割込み要求が発生した場合に、各割込み要求レジスタの
該周辺装置に対応する割込み要求ビットを設定するよう
にしても良い。
また、本発明は、前記目的達成のために、複数のＰＥと
１周辺装置と１割込み制御装置とを有し、前記割込み制
御装置は、各ＰＥに対応した、少なくとも対応するＰＥ
よりリードアクセス可能な割り込み要求レジスタと、各
割り込み要求レジスタに対応した、少なくとも対応する
ＰＥよりライトアクセス可能な割り込みイネーブルレジ
スタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、各周辺装置よりの割り
込みの要求の発生を示す、周辺装置に対応した割り込み
要求ビットを少なくとも有し、前記各割り込みイネーブ
ルレジスタは、対応する割込み要求レジスタの各割り込
み要求ビットの示す割込みの要求に対する許可を示す、
割込み要求ビットに対応したイネーブルビットを有し、
前記割込み要求手段は、周辺装置に割込み要求が発生し
た場合に、各割込み要求レジスタの該周辺装置に対応す
る割込み要求ビットを設定し、割り込み要求レジスタの
割り込み要求ビットと、割り込み要求ビットに対応する
イネーブルビットとに応じて、該割り込み要求ビットが
属するレジスタに対応するＰＥに割込み要求を行うこと
を特徴とする第３のマルチプロセッサシステムを提供す
る。
１周辺装置と１割込み制御装置とを有し、前記割込み制
御装置は、各ＰＥに対応した、少なくとも対応するＰＥ
よりリードアクセス可能な割り込み要求レジスタと、各
割り込み要求レジスタに対応した、少なくとも対応する
ＰＥよりライトアクセス可能な割り込みイネーブルレジ
スタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、各周辺装置よりの割り
込みの要求の発生を示す、周辺装置に対応した割り込み
要求ビットを少なくとも有し、前記各割り込みイネーブ
ルレジスタは、対応する割込み要求レジスタの各割り込
み要求ビットの示す割込みの要求に対する許可を示す、
割込み要求ビットに対応したイネーブルビットを有し、
前記割込み要求手段は、周辺装置に割込み要求が発生し
た場合に、各割込み要求レジスタの該周辺装置に対応す
る割込み要求ビットを設定し、割り込み要求レジスタの
割り込み要求ビットと、割り込み要求ビットに対応する
イネーブルビットとに応じて、該割り込み要求ビットが
属するレジスタに対応するＰＥに割込み要求を行うこと
を特徴とする第３のマルチプロセッサシステムを提供す
る。
また、さらに、本発明は、前記目的達成のために、割り
込みの要求の発生を示す割り込み要求ビットを有する、
外部よりアクセス可能な、複数の割り込み要求レジスタ
と、 割込み要求レジスタに対応した、対応する割込み要求レ
ジスタの各割り込み要求ビットの示す割込みの要求に対
する許可を示す、割込み要求ビットに対応したイネーブ
ルビットを有する、少なくとも外部よりライトアクセス
可能なイネーブルレジスタと、 割り込み要求レジスタの割り込み要求ビットと、割り込
み要求ビットに対応するイネーブルビットとに応じて、
該割り込み要求ビットが属するレジスタに対応する割込
み信号を出力する割込み要求手段と、 を有することを特徴とする第１の割込み制御装置を提供
する。
込みの要求の発生を示す割り込み要求ビットを有する、
外部よりアクセス可能な、複数の割り込み要求レジスタ
と、 割込み要求レジスタに対応した、対応する割込み要求レ
ジスタの各割り込み要求ビットの示す割込みの要求に対
する許可を示す、割込み要求ビットに対応したイネーブ
ルビットを有する、少なくとも外部よりライトアクセス
可能なイネーブルレジスタと、 割り込み要求レジスタの割り込み要求ビットと、割り込
み要求ビットに対応するイネーブルビットとに応じて、
該割り込み要求ビットが属するレジスタに対応する割込
み信号を出力する割込み要求手段と、 を有することを特徴とする第１の割込み制御装置を提供
する。
なお１本第１の割込み制御装置においては、入力信号に
応じて割込み要求ビットを設定する手段を備えるように
しても良い。
応じて割込み要求ビットを設定する手段を備えるように
しても良い。
また、前記目的達成のために、本発明は１割り込みの要
求の発生を示す割り込み要求ビットを有する、外部より
少なくともリードアクセス可能な、複数の割り込み要求
レジスタと、 割込み要求レジスタに対応した、対応する割込み要求レ
ジスタの各割り込み要求ビットの示す割込みの要求に対
する許可を示す、割込み要求ビットに対応したイネーブ
ルビットを有する、少なくとも外部よりライトアクセス
可能なイネーブルレジスタと、 入力信号に応じて割込み要求ビットを設定する手段と、 割り込み要求レジスタの割り込み要求ビットと。
求の発生を示す割り込み要求ビットを有する、外部より
少なくともリードアクセス可能な、複数の割り込み要求
レジスタと、 割込み要求レジスタに対応した、対応する割込み要求レ
ジスタの各割り込み要求ビットの示す割込みの要求に対
する許可を示す、割込み要求ビットに対応したイネーブ
ルビットを有する、少なくとも外部よりライトアクセス
可能なイネーブルレジスタと、 入力信号に応じて割込み要求ビットを設定する手段と、 割り込み要求レジスタの割り込み要求ビットと。
割り込み要求ビットに対応するイネーブルビットとに応
じて、該割り込み要求ビットが属するレジスタに対応す
る割込み信号を出力する割込み要求手段と、 を有することを特徴とする第２の割込み制御装置を提供
する。
じて、該割り込み要求ビットが属するレジスタに対応す
る割込み信号を出力する割込み要求手段と、 を有することを特徴とする第２の割込み制御装置を提供
する。
また、併せて１本発明は、前記割込み制御装置とバス制
御装置とを同一のチップ内に有することを特徴とするマ
ルチプロセッサシステム制御用ＩＣを提供する。
御装置とを同一のチップ内に有することを特徴とするマ
ルチプロセッサシステム制御用ＩＣを提供する。
［作 用］
本発明に係る第１のマルチプロセッサシステムによれば
、割込みを要求するＰＥ等は、割込み要求先ＰＥに対応
した割込み要求レジスタの時ＰＥに割当られた割込み要
求ビットを設定する。そして、割込み要求手段は、設定
された割り込み要求ビットに応じて、該割り込み要求ビ
ットが属するレジスタに対応するＰＥに割込み要求を行
う。
、割込みを要求するＰＥ等は、割込み要求先ＰＥに対応
した割込み要求レジスタの時ＰＥに割当られた割込み要
求ビットを設定する。そして、割込み要求手段は、設定
された割り込み要求ビットに応じて、該割り込み要求ビ
ットが属するレジスタに対応するＰＥに割込み要求を行
う。
これにより、割り込みを出力する機能のないＰＥ等であ
っても、他のＰＥへ割り込みを行うことができる。一方
、割込みを要求されたＰＥは割込み要求レジスタをリー
ドすることにより割込み発生元を知ることができる。
っても、他のＰＥへ割り込みを行うことができる。一方
、割込みを要求されたＰＥは割込み要求レジスタをリー
ドすることにより割込み発生元を知ることができる。
また、本発明に係る第２のマルチプロセッサシラステム
によれば、対応するＰＥが対応する割り込みイネーブル
レジスタに各割込み要求元に対する割込み要求許可を設
定し、割込み要求手段が割り込み要求レジスタの割り込
み要求ビットと、割り込み要求ビットに対応するイネー
ブルビットとに応じて、該割り込み要求ビットが属する
レジスタに対応するＰＥに割込み要求を行うことにより
、融通性の高い割込み制御を行うことができる。
によれば、対応するＰＥが対応する割り込みイネーブル
レジスタに各割込み要求元に対する割込み要求許可を設
定し、割込み要求手段が割り込み要求レジスタの割り込
み要求ビットと、割り込み要求ビットに対応するイネー
ブルビットとに応じて、該割り込み要求ビットが属する
レジスタに対応するＰＥに割込み要求を行うことにより
、融通性の高い割込み制御を行うことができる。
また、本発明に係る第３のマルチプロセッサシステムに
よれば、割込み要求手段は、周辺装置に割込み要求が発
生した場合に、各割込み要求レジスタの該周辺装置に対
応する割込み要求ビットを設定し、割り込み要求レジス
タの割り込み要求ビットと、割り込み要求ビットに対応
するイネーブルビットとに応じて、該割り込み要求ビッ
トが属するレジスタに対応するＰＥに割込み要求を行う
ことにより割込み先を指定でき、一方、割込み要求を受
けたＰＥは割込み要求レジスタをリードすることにで１
割り込み要求元を示すビットがセットされていることか
ら、割り込み要求元の周辺装置を知ることができる。
よれば、割込み要求手段は、周辺装置に割込み要求が発
生した場合に、各割込み要求レジスタの該周辺装置に対
応する割込み要求ビットを設定し、割り込み要求レジス
タの割り込み要求ビットと、割り込み要求ビットに対応
するイネーブルビットとに応じて、該割り込み要求ビッ
トが属するレジスタに対応するＰＥに割込み要求を行う
ことにより割込み先を指定でき、一方、割込み要求を受
けたＰＥは割込み要求レジスタをリードすることにで１
割り込み要求元を示すビットがセットされていることか
ら、割り込み要求元の周辺装置を知ることができる。
なお、前記割込み要求レジスタおよび割込みイネーブル
レジスタは一度のアクセスでリードもしくはライト可能
とすることが望ましい。割込み処理の効率化が図れるか
らである。
レジスタは一度のアクセスでリードもしくはライト可能
とすることが望ましい。割込み処理の効率化が図れるか
らである。
（以下余白）
［実施例］
以下、本発明の詳細な説明する。
第１図に本実施例に係るマルチプロセサシステムの構成
を示す。
を示す。
図示するように、本実施例においては、プロセサバス１
０１を介して４台のＰＥ （プロセサエレメント）１０
３−１〜１０３−４が接続されている。
０１を介して４台のＰＥ （プロセサエレメント）１０
３−１〜１０３−４が接続されている。
プロセサバス１０１とシステムバス１０２とは、バス制
御装置１０５によって接続制御が行われる。
御装置１０５によって接続制御が行われる。
また、割り込み制御装置１０４は、プロセサバス１０１
にパスライン１０８で接続されており、各ＰＥは、割り
込み制御装置１０４の内部のレジスタをリード／ライト
できるようになっている。
にパスライン１０８で接続されており、各ＰＥは、割り
込み制御装置１０４の内部のレジスタをリード／ライト
できるようになっている。
また、各ＰＥへの割り込み要求線１０９−１〜１０９−
４が割り込み制御装置１０４から接続されている。
４が割り込み制御装置１０４から接続されている。
また、Ｉ１０装置等の周辺装置１０６−１〜１０６−２
４の割り込み要求線１１０−１〜１１０−２４が割り込
み制御装置１０４に接続されている。本実施例において
は１０６−２〜１０６−２４をＩ１０装置としている。
４の割り込み要求線１１０−１〜１１０−２４が割り込
み制御装置１０４に接続されている。本実施例において
は１０６−２〜１０６−２４をＩ１０装置としている。
Ｉ１０装置１０６−２〜１０６−２４は、システムバス
１０２を通じて相互に接続されている。
１０２を通じて相互に接続されている。
また、１０６−１は、システムバスに接続されていない
が、割込みを行う周辺装置である。このようなバスに接
続されている必要のない周辺装置としては、インターバ
ルタイマ、ソフチウェアパワーオフスイッチ、２次電源
（パワーフェイル割込み）等がある。
が、割込みを行う周辺装置である。このようなバスに接
続されている必要のない周辺装置としては、インターバ
ルタイマ、ソフチウェアパワーオフスイッチ、２次電源
（パワーフェイル割込み）等がある。
割り込み処理装置゛１０４は内部にＰＥから読み書き可
能な割り込み制御レジスタ（ＩＣＲ）１０７を備えてい
る。
能な割り込み制御レジスタ（ＩＣＲ）１０７を備えてい
る。
まず、ＰＥＩ （１０３−１）がＩ１０装置２（１０６
−２）に処理依頼を行い、その終了報告を割り込みで行
う場合を例にとり、本マルチプロセッサシステムの動作
を説明する。
−２）に処理依頼を行い、その終了報告を割り込みで行
う場合を例にとり、本マルチプロセッサシステムの動作
を説明する。
第２図に、この場合のＩＣＲ１０７の構成を示す。
ＩＣＲ１０７は、ＰＥに対応したＩＣＲＩ〜ＩＣＲ４の
４本のレジスタからなり、本実施例においては各レジス
タは６４ビツトのロングワードレジスタとしている。各
レジスタの上位ロングワード側２０５には、割り込み要
求の発生を示すＣＨＩＮＴレジスタ２０１−１〜２０１
−４を備え、下位、ロングワード側２００には、割り込
み要求のイネーブルを示すＣＨＥＮＢレジスタ２０２−
１〜２０２−４を備えている。
４本のレジスタからなり、本実施例においては各レジス
タは６４ビツトのロングワードレジスタとしている。各
レジスタの上位ロングワード側２０５には、割り込み要
求の発生を示すＣＨＩＮＴレジスタ２０１−１〜２０１
−４を備え、下位、ロングワード側２００には、割り込
み要求のイネーブルを示すＣＨＥＮＢレジスタ２０２−
１〜２０２−４を備えている。
ＣＨＩＮＴレジスタ２０１−１〜２０１−４は、各々周
辺装置に対応した割り込み要求ビットＣ１１〜２４より
なり、ＣＨＥＮＢレジスタ２０２−１〜２０２−４は、
各々周辺装置に対応した割り込み要求のイネーブルビッ
トＣＥＩ〜２４よりなる。
辺装置に対応した割り込み要求ビットＣ１１〜２４より
なり、ＣＨＥＮＢレジスタ２０２−１〜２０２−４は、
各々周辺装置に対応した割り込み要求のイネーブルビッ
トＣＥＩ〜２４よりなる。
なお１本実施例においては、周辺装置は、合計２４台ま
で接続可能としている。
で接続可能としている。
イネーブルＣＨＥＮＢ２０２のセットされているビット
に対応する割り込みＣＨＩＮＴ ２０１のビットがＯ
Ｎになったとき、そのＣＨＩＮＴレジスタに該当するＰ
Ｅに対して割り込み要求１０９が発生する。
に対応する割り込みＣＨＩＮＴ ２０１のビットがＯ
Ｎになったとき、そのＣＨＩＮＴレジスタに該当するＰ
Ｅに対して割り込み要求１０９が発生する。
まず、ＰＥ １ （１ｏ’３−１）は、割り込み制御装
置１０４の自己に対応するＩＣＲＩであるところのＩＣ
ＲＩのＣＨＥＮＢＩ（２０２−１）にアクセスして、Ｃ
Ｅ２ビットに１をライトして割り込みイネーブルをＯＮ
とし、次に、プロセサバス１０１、バス制御装置１０５
、システムバス１０２を介してＩ１０装置２（１０６−
２）へ処理依頼を行う。
置１０４の自己に対応するＩＣＲＩであるところのＩＣ
ＲＩのＣＨＥＮＢＩ（２０２−１）にアクセスして、Ｃ
Ｅ２ビットに１をライトして割り込みイネーブルをＯＮ
とし、次に、プロセサバス１０１、バス制御装置１０５
、システムバス１０２を介してＩ１０装置２（１０６−
２）へ処理依頼を行う。
Ｉ１０装置２（１０６−２）は処理が終了したら、割り
込み要求１１０−２をアサートする。それを受けた割り
込み制御装置１０４は、各ＩＣＲのＣＨＩＮＴＩ （２
０１）のＩ１０装置２（１０６−２）に対応する割り込
み要求ビットのＣＩ２をＯＮとすると共に、割り込みイ
ネーブルビット２０２−１との積がＯでないことをもっ
て、ＰＥ２（１０３−２）への割り込み要求１０９−２
をアサートする。
込み要求１１０−２をアサートする。それを受けた割り
込み制御装置１０４は、各ＩＣＲのＣＨＩＮＴＩ （２
０１）のＩ１０装置２（１０６−２）に対応する割り込
み要求ビットのＣＩ２をＯＮとすると共に、割り込みイ
ネーブルビット２０２−１との積がＯでないことをもっ
て、ＰＥ２（１０３−２）への割り込み要求１０９−２
をアサートする。
割り込み要求を受けたＰＥＩ（１０３−１）は、その割
り込み処理の中でレジスタＩＣＲＩをり一ドすることで
割り込み要求元が■／○装置２（１０６−２）であるこ
とを知る。
り込み処理の中でレジスタＩＣＲＩをり一ドすることで
割り込み要求元が■／○装置２（１０６−２）であるこ
とを知る。
その後、ＩＣＲＩのＣＨＥＮＢ １ （２０２−１）の
ＣＥ２ビットにＯをライトして割り込みイネーブルをＯ
ＦＦすると共に、Ｉ１０装置２（１０６−２）に計り込
み要求のＯＦＦを指示する。
ＣＥ２ビットにＯをライトして割り込みイネーブルをＯ
ＦＦすると共に、Ｉ１０装置２（１０６−２）に計り込
み要求のＯＦＦを指示する。
これをもって、割り込み要求１１０−２はネゲートされ
、割り込み処理装置１０４はＩＣＲのＣＨＩ ＮＴ（２
０２）のＣＩ２ビットをＯＦＦする。
、割り込み処理装置１０４はＩＣＲのＣＨＩ ＮＴ（２
０２）のＣＩ２ビットをＯＦＦする。
割り込み処理装置１０４は、ＣＨＩ ＮＴ（２０２−１
）のＣＥ２ビットにＯがライトされると、割り込みイネ
ーブルビット２０２−１との積がＯであることをもって
割り込み要求１０９−２をネゲートする。但し、ＩＣＲ
Ｉ内の、他の周辺装置に対応する割り込み要求ビットの
ＣＩと割り込みイネーブルビットＣＥとの積がＯでない
場合はネゲートしない。
）のＣＥ２ビットにＯがライトされると、割り込みイネ
ーブルビット２０２−１との積がＯであることをもって
割り込み要求１０９−２をネゲートする。但し、ＩＣＲ
Ｉ内の、他の周辺装置に対応する割り込み要求ビットの
ＣＩと割り込みイネーブルビットＣＥとの積がＯでない
場合はネゲートしない。
次に、以上の機能を実現する割り込み処理装置内の回路
構成について説明する。
構成について説明する。
第７図にこの構成を示す。
図中において、ラッチ７０８−１〜７０８−２４がＩＣ
ＲＩの第Ｏビットから第２３ビツトすなわちＣＨＥＮＢ
Ｉ （２０２−１）に当たり。
ＲＩの第Ｏビットから第２３ビツトすなわちＣＨＥＮＢ
Ｉ （２０２−１）に当たり。
同様に７０９．７１０．７１１がＣＨＥＮＢ２゜ＣＨＥ
ＮＢ３、 ＣＨＥＮＢ４ （２０２−２，２０２−３
，２０２−４）に当たる。
ＮＢ３、 ＣＨＥＮＢ４ （２０２−２，２０２−３
，２０２−４）に当たる。
デコーダ７０１は、リードライト信号７２４、ストロー
ブ信号７２５、アドレス７２６をデコードし、ラッチ７
０８，７０９，７１０．７１１の各々のロードタイミン
グ信号７２７−１〜７２７−４を得る。
ブ信号７２５、アドレス７２６をデコードし、ラッチ７
０８，７０９，７１０．７１１の各々のロードタイミン
グ信号７２７−１〜７２７−４を得る。
ライトデータは、セレクタ７０４．７０５．７０６．７
０７を通じてラッチ７０８，７０９゜７１０．７１１に
セットされる。一方、ラッチ７０３−１〜７０３−２４
がＣＨＩ ＮＴ １〜４（２０１−１〜２０１−４）に
当っており、４つのレジスタで共通のラッチを用いてい
るため、この４つのレジスタの上位ロングワードは同じ
値をとり、各々の周辺装置からの割り込み要求の有無を
示している。
０７を通じてラッチ７０８，７０９゜７１０．７１１に
セットされる。一方、ラッチ７０３−１〜７０３−２４
がＣＨＩ ＮＴ １〜４（２０１−１〜２０１−４）に
当っており、４つのレジスタで共通のラッチを用いてい
るため、この４つのレジスタの上位ロングワードは同じ
値をとり、各々の周辺装置からの割り込み要求の有無を
示している。
割り込み要求は、ラッチ７０２−１〜７０２−２４で内
部同期された後にラッチ７０３−１〜７０３−２４にセ
ットされる。
部同期された後にラッチ７０３−１〜７０３−２４にセ
ットされる。
ラッチ７０３−１〜７０３−２４とラッチ７０８−１〜
７０８−２４との各々の論理積がアンドゲート７１２−
１〜７１２−２４でとられ、割り込み要求が存在し、か
つ割り込みがイネーブルになっているチャネルが１つで
もあれば、オアゲート７１７の出力すなわちＰＥＩへの
割り込み要求１０９−１がアサートする。
７０８−２４との各々の論理積がアンドゲート７１２−
１〜７１２−２４でとられ、割り込み要求が存在し、か
つ割り込みがイネーブルになっているチャネルが１つで
もあれば、オアゲート７１７の出力すなわちＰＥＩへの
割り込み要求１０９−１がアサートする。
同様にラッチ７０３−１〜７０３−２４と、７０９−１
〜７０９−２４，７１０−１〜７１０−２４，７１１−
１〜７１１−２４との論理積がそれぞれアンドゲート７
１３−１〜７１３−２４゜７１４−１〜７１４−２４，
７１５−１〜７１５−２４により実行され、オアゲート
７１８゜７１９．７２０によりそれぞれＰＥ２、ＰＥ３
、ＰＥ４への割り込み要求１０９−２，１０９−３゜１
０９−４を得る。
〜７０９−２４，７１０−１〜７１０−２４，７１１−
１〜７１１−２４との論理積がそれぞれアンドゲート７
１３−１〜７１３−２４゜７１４−１〜７１４−２４，
７１５−１〜７１５−２４により実行され、オアゲート
７１８゜７１９．７２０によりそれぞれＰＥ２、ＰＥ３
、ＰＥ４への割り込み要求１０９−２，１０９−３゜１
０９−４を得る。
ラッチ７０３，７０８，７０９，７１０．７１１を読み
出すためにデコーダ７２１が設けられており、リードラ
イト信号７２４、ストローブ７２５、アドレス７２６か
ら、当該レジスタ読み出しであることを示す７３５−１
〜７３５−４を得る。
出すためにデコーダ７２１が設けられており、リードラ
イト信号７２４、ストローブ７２５、アドレス７２６か
ら、当該レジスタ読み出しであることを示す７３５−１
〜７３５−４を得る。
アンドゲート７３０−１〜７３０〜２４゜７３１−１〜
７３１−２４．７３２−１〜７３２−２４，７３３−１
〜７３３−２４を通じオアゲート７３６−１〜７３６−
２４からＣＨＥＮＢ（２０２−１〜２０２−４）の値が
出力される。
７３１−２４．７３２−１〜７３２−２４，７３３−１
〜７３３−２４を通じオアゲート７３６−１〜７３６−
２４からＣＨＥＮＢ（２０２−１〜２０２−４）の値が
出力される。
同時に上位ロングワードの値としてＣＨＩＮＴ（２０１
−１〜２０１−４）の値が、オアゲート７３７の出力に
より開かれたアンドゲート７３４−１〜７３４−２４か
ら出力される。
−１〜２０１−４）の値が、オアゲート７３７の出力に
より開かれたアンドゲート７３４−１〜７３４−２４か
ら出力される。
以上、本実施例によれば、処理の多重化に伴って、複数
のＩ１０装置に処理依頼を行うために複数のチャネルか
ら割り込みが発生する可能性がある場合においても、レ
ジスタＩＣＲをリードすることで複数の割り込みチャネ
ルの中から割り込み要求元が、いずれのチャネルからで
あるのかを知ることかできる。
のＩ１０装置に処理依頼を行うために複数のチャネルか
ら割り込みが発生する可能性がある場合においても、レ
ジスタＩＣＲをリードすることで複数の割り込みチャネ
ルの中から割り込み要求元が、いずれのチャネルからで
あるのかを知ることかできる。
また、各周辺装置ごとに１本の割り込み要求線で、複数
のＰＥの中から割り込み要求を発生すべきＰＥへの割り
込みを行うことが可能になる。
のＰＥの中から割り込み要求を発生すべきＰＥへの割り
込みを行うことが可能になる。
ここで１以上のＰＥＩ（１０３−１）が■／○装置２（
１０６−２）に処理依頼を行い、その終了報告を割り込
みで行う場合のＩＣＲ１０７の他の構成を第６図に示す
。
１０６−２）に処理依頼を行い、その終了報告を割り込
みで行う場合のＩＣＲ１０７の他の構成を第６図に示す
。
図示するように、ＩＣＲレジスタを周辺装置のチャネル
数分設け、それぞれのレジスタについてＣＩビットとＣ
Ｅビットを、それぞれＰＥに対応して設ける。
数分設け、それぞれのレジスタについてＣＩビットとＣ
Ｅビットを、それぞれＰＥに対応して設ける。
そして、割込み制御装置１０４はＣＩビットとＣＥビッ
トの論理積が１となったビットに対応するＰＥに割込み
をアサートする。一方、割込みを受けたＰＥは各Ｉ 、
ＣＲレジスタをサーチして割込み発生元の周辺装置を知
ることができる。
トの論理積が１となったビットに対応するＰＥに割込み
をアサートする。一方、割込みを受けたＰＥは各Ｉ 、
ＣＲレジスタをサーチして割込み発生元の周辺装置を知
ることができる。
次に、ＰＥからＰＥへの割り込みを行う場合を例に取り
本実施例に係るマルチプロセッサシステムの動作を説明
する。
本実施例に係るマルチプロセッサシステムの動作を説明
する。
第３図に、この場合のＩＣＲ１０７の構成を示す。
ＩＣＲ１０７は、ＰＥに対応したＩＣＲＩ〜ＩＣＲ４の
４本の６４ビツトレジスタからなり、各々その上位ロン
グワード側２０５には、割り込み要求の発生を示すＰＰ
ＩＮＴレジスタ２０１−１〜２０１−４を備え、下位ロ
ングワード側２００には、割り込み要求のイネーブルを
示すＰＰＥＮＢレジスタ２０２−１〜２０２−４を備え
ている。
４本の６４ビツトレジスタからなり、各々その上位ロン
グワード側２０５には、割り込み要求の発生を示すＰＰ
ＩＮＴレジスタ２０１−１〜２０１−４を備え、下位ロ
ングワード側２００には、割り込み要求のイネーブルを
示すＰＰＥＮＢレジスタ２０２−１〜２０２−４を備え
ている。
ＰＰＩＮＴレジスタ２０１−１〜２０１−４は。
各々ＰＥに対応した割り込み要求ビットＰＩＩ〜２４よ
りなり、ＰＰＥＮＥレジスタ２０２−１〜２０２−４は
、各々ＰＥ装置に対応した割り込み要求のイネーブルビ
ットＰＥＮＩ〜２４よりなる。
りなり、ＰＰＥＮＥレジスタ２０２−１〜２０２−４は
、各々ＰＥ装置に対応した割り込み要求のイネーブルビ
ットＰＥＮＩ〜２４よりなる。
以下、ＰＥ２（１０３−２）のタスクが、ＰＥ３（１０
３−３）のタスクのデータ待ちをするものとして動作を
説明する。
３−３）のタスクのデータ待ちをするものとして動作を
説明する。
ＰＥ２（１０３−２）のタスクは、まずＩＣＲ２のＰＰ
ＥＮＢ２（３０２−２）上のＰＥＮ３ビットに１をライ
トして、割り込みイネーブルをＯＮとし、次にＰＥ３（
１０３−３）へプロセッサバス１０１を介してタスクの
データ待ちである旨を知らせる。
ＥＮＢ２（３０２−２）上のＰＥＮ３ビットに１をライ
トして、割り込みイネーブルをＯＮとし、次にＰＥ３（
１０３−３）へプロセッサバス１０１を介してタスクの
データ待ちである旨を知らせる。
ＰＥ３は（１０３−３）は、当該のデータが得られたら
図示せざる共有メモリに格納し、ＩＣＲ２のＰＰＩＮＴ
２（３０２−２）上のＰＩ３ビットに１をライトする。
図示せざる共有メモリに格納し、ＩＣＲ２のＰＰＩＮＴ
２（３０２−２）上のＰＩ３ビットに１をライトする。
割り込み処理装置１０４は、割り込み要求ビット２０１
−２と、割り込みイネーブルビット３０２−２との積が
Ｏでないことをもって割り込み要求１０９−２をアサー
トする。
−２と、割り込みイネーブルビット３０２−２との積が
Ｏでないことをもって割り込み要求１０９−２をアサー
トする。
割り込み゛要求を受けたＰＥ２は、要求した当該データ
を共有メモリからリードすると共に、ＩＣＲ２のＰＰＩ
ＮＴ２（３０１−２）のＰＩ３ビットと、ＰＰＥＮＢ２
（３０２−２）のＰＥＮ３ビットとにＯをライトする。
を共有メモリからリードすると共に、ＩＣＲ２のＰＰＩ
ＮＴ２（３０１−２）のＰＩ３ビットと、ＰＰＥＮＢ２
（３０２−２）のＰＥＮ３ビットとにＯをライトする。
割り込み処理装置１０４は、ＩＣＲ２の上位ロングワー
ドと下位ロングワードの対応する各ビットの積が全てＯ
であることをもって割り込み要求１０９−２をネゲート
する。
ドと下位ロングワードの対応する各ビットの積が全てＯ
であることをもって割り込み要求１０９−２をネゲート
する。
以上の動作を実現する割込み制御装置内の回路構成は、
割込み要求の発生回路を、各ＩＣＲのＰＰＩＮＴ２とＰ
ＰＥＮＢ２レジスタの論理積を取る構成とすれば良い。
割込み要求の発生回路を、各ＩＣＲのＰＰＩＮＴ２とＰ
ＰＥＮＢ２レジスタの論理積を取る構成とすれば良い。
なお、以上の動作は、他のＰＥ （ＰＥ３とする）のタ
スクが出力するデータを必要とするＰＥ（ＰＥ２とする
）が割込みの許可を制御する必要がない場合等は、自身
に対応するＩＣＲのＰＥＮビットを全てＯＮにしておき
（ＩＣＲ２のＰＥＮＩ〜ＰＥＮ４に１をライト）、共有
メモリへのデータ出力を行ったＰＥ３がＩＣＲ２のＰＩ
３ビットに１を書き込むことによって行っても良い。ま
た、この場合は、ＩＣＲレジスタ中ＰＰＥＮＢを省略す
るようにしても良い。
スクが出力するデータを必要とするＰＥ（ＰＥ２とする
）が割込みの許可を制御する必要がない場合等は、自身
に対応するＩＣＲのＰＥＮビットを全てＯＮにしておき
（ＩＣＲ２のＰＥＮＩ〜ＰＥＮ４に１をライト）、共有
メモリへのデータ出力を行ったＰＥ３がＩＣＲ２のＰＩ
３ビットに１を書き込むことによって行っても良い。ま
た、この場合は、ＩＣＲレジスタ中ＰＰＥＮＢを省略す
るようにしても良い。
また、他のＰＥ （ＰＥ３とする）がデータの要求を一
時に一つしか受は付けないものである場合等には、デー
タ要求を行ったＰＥ （ＰＥ２とする）が自身に対応す
るＩＣＲのＰＥＮビットを全てＯＮにしておき（ＩＣＲ
２のＰＥＮＩ〜ＰＥＮ４に１をライト）、共有メモリへ
のデータ出力を行ったＰＥ３がＩＣＲＩ〜ＩＣＲ４まで
の各ＰＩ３に１をライトする簡易なプロトコルによって
も良い。この場合は、ＰＥＮＩ〜ＰＥＮ４を１ビツトで
代表させるようにしても良い。また、各ＰＰＩＮＴ中の
各ＰＩｎ （ｎ＝１．２．３．４）をｌビットで代表さ
せるようにしても良い。
時に一つしか受は付けないものである場合等には、デー
タ要求を行ったＰＥ （ＰＥ２とする）が自身に対応す
るＩＣＲのＰＥＮビットを全てＯＮにしておき（ＩＣＲ
２のＰＥＮＩ〜ＰＥＮ４に１をライト）、共有メモリへ
のデータ出力を行ったＰＥ３がＩＣＲＩ〜ＩＣＲ４まで
の各ＰＩ３に１をライトする簡易なプロトコルによって
も良い。この場合は、ＰＥＮＩ〜ＰＥＮ４を１ビツトで
代表させるようにしても良い。また、各ＰＰＩＮＴ中の
各ＰＩｎ （ｎ＝１．２．３．４）をｌビットで代表さ
せるようにしても良い。
本実施例によれば、割り込みを出力する機能のないＣＰ
Ｕチップを用いたＰＥでも、他のＰＥへの割り込みを行
うことが可能となる。
Ｕチップを用いたＰＥでも、他のＰＥへの割り込みを行
うことが可能となる。
次に、第４図に周辺装置からの割り込みとＰＥからＰＥ
への割り込みとの両方を制御する割り込み制御装置１０
４内のレジスタ１０７の構成を示す。
への割り込みとの両方を制御する割り込み制御装置１０
４内のレジスタ１０７の構成を示す。
この場合は、図示するようにＰＥからの割り込みを示す
ビット（３０１−’１〜３０１−４）と周辺装置からの
割り込みを示すビット２０１−１〜２０１〜４とを同一
ロングワード内に配置する。
ビット（３０１−’１〜３０１−４）と周辺装置からの
割り込みを示すビット２０１−１〜２０１〜４とを同一
ロングワード内に配置する。
また、対応する下位ロングワード内に各ＰＥからの割り
込み要求をイネーブルするビットと各周辺装置からの割
り込み要求をイネーブルするビットとを配置する。
込み要求をイネーブルするビットと各周辺装置からの割
り込み要求をイネーブルするビットとを配置する。
割り込み制御装置１０４は、各レジスタＩＣＲについて
、その上位ロングワード側ビットと下位ロングワード側
ビットとのビットごとのＡＮＤをとり、値１となるビッ
トを有するＩＣＨに対応するＰＥの割り込み要求１ｉ！
１０９をアサートする。
、その上位ロングワード側ビットと下位ロングワード側
ビットとのビットごとのＡＮＤをとり、値１となるビッ
トを有するＩＣＨに対応するＰＥの割り込み要求１ｉ！
１０９をアサートする。
これにより、割り込みを受けたＰＥが一度のリードで全
周辺装置と全ＰＥの中から自身に対する割り込み要求を
起こしている要求元を知ることができる。
周辺装置と全ＰＥの中から自身に対する割り込み要求を
起こしている要求元を知ることができる。
この機能を実現する割込み制御装置内の回路構成は、割
込み要求の発生回路を、各ＩＣＲの上位ロングワードと
下位ロングワードの論理積を取る構成とすれば良い。
込み要求の発生回路を、各ＩＣＲの上位ロングワードと
下位ロングワードの論理積を取る構成とすれば良い。
なお、本実施例に係る割り込み制御装置は、ＰＥの接続
されるプロセサバス１０１に接続されるため、バス制御
装置１１０８の内部に構成するとプロセサバスとの接続
線を共用できる。
されるプロセサバス１０１に接続されるため、バス制御
装置１１０８の内部に構成するとプロセサバスとの接続
線を共用できる。
この場合の割込み制御装置の構成を第５図に示す。
図中、５０１はバスアクセスやプロセッサバス１０１と
システムバス１０２の接続を制御するバスコントローラ
、１０２が割込み制御装置と等価な機能を有する割込み
コントローラ１０４であり、割込みコントローラとバス
コントローラ５０１との両方がプロセッサバスが内部接
続されている。
システムバス１０２の接続を制御するバスコントローラ
、１０２が割込み制御装置と等価な機能を有する割込み
コントローラ１０４であり、割込みコントローラとバス
コントローラ５０１との両方がプロセッサバスが内部接
続されている。
このような構成によりバス制御部全体をＬＳＩ化すれば
、本実施例に係る割り込み制御装置をシステムに実装し
やすくなるという効果がある。
、本実施例に係る割り込み制御装置をシステムに実装し
やすくなるという効果がある。
以上、本実施例によれば、チャネル自身の割り込み要求
を受は付けるべきＰＥに割り込み要求を発生することが
、各チャネルごとに１本づつ設けた割り込み信号線で実
現できるので、ハードウェア量が小さくてすむマルチプ
ロセサシステムの割り込み制御装置が実現できるという
効果がある。
を受は付けるべきＰＥに割り込み要求を発生することが
、各チャネルごとに１本づつ設けた割り込み信号線で実
現できるので、ハードウェア量が小さくてすむマルチプ
ロセサシステムの割り込み制御装置が実現できるという
効果がある。
また、ＰＥからのライトアクセスにより、他のＰＥへの
外部割り込みが起動できるので、特別の信号線を設けな
いでＰＥからＰＥへのハードウェア割り込みが実現でき
るという効果がある。
外部割り込みが起動できるので、特別の信号線を設けな
いでＰＥからＰＥへのハードウェア割り込みが実現でき
るという効果がある。
また１周辺装置の割り込み信号線のアサートによりセッ
トされる割り込み要求と、ＰＥが発生する割り込みとの
両方の、すべての周辺装置および、すべてのＰＥの中か
ら割り込み要求元を知ることが、−度のリードでできる
ので、処理速度の速い割り込みハンドラを組むことがで
きるという効果がある。
トされる割り込み要求と、ＰＥが発生する割り込みとの
両方の、すべての周辺装置および、すべてのＰＥの中か
ら割り込み要求元を知ることが、−度のリードでできる
ので、処理速度の速い割り込みハンドラを組むことがで
きるという効果がある。
なお、本実施例においては、ＰＥを４台として説明した
がこれに限るものではない。また、プロセッサバスとシ
ステムバスを異なるバスとしたが。
がこれに限るものではない。また、プロセッサバスとシ
ステムバスを異なるバスとしたが。
これは共通のものでも良い。
また、本実施例においては、割込み要求ビットと割り込
み要求のイネーブルビットの条件がそろった場合に割込
み制御装置は、割込み要求をＰＥ出力する場合について
説明したが、これは、例えば複数の割込み要求ビット、
または、複数の割込み要求ビットと割り込み要求のイネ
ーブルビットの組の条件がそろった場合に、割込み制御
装置は割込み要求を出力するようにしても良い、この場
合、たとえば割込み制御装置内に割込み要求出力の条件
テーブルを備えることにより、割込み要求出力の条件を
ＰＥより設定可能とするのが望ましい。
み要求のイネーブルビットの条件がそろった場合に割込
み制御装置は、割込み要求をＰＥ出力する場合について
説明したが、これは、例えば複数の割込み要求ビット、
または、複数の割込み要求ビットと割り込み要求のイネ
ーブルビットの組の条件がそろった場合に、割込み制御
装置は割込み要求を出力するようにしても良い、この場
合、たとえば割込み制御装置内に割込み要求出力の条件
テーブルを備えることにより、割込み要求出力の条件を
ＰＥより設定可能とするのが望ましい。
［発明の効果］
以上のように、本発明によれば、ハードウェア量をさほ
ど増大することなしに、バススループットを低下するこ
となく、統一的に、要求発生元の認知を含めた割込みの
制御を行うことのできるマルチプロセッサシステムを提
供することができる。
ど増大することなしに、バススループットを低下するこ
となく、統一的に、要求発生元の認知を含めた割込みの
制御を行うことのできるマルチプロセッサシステムを提
供することができる。
第１図は本発明の一実施例に係るマルチプロセッサシス
テムの構成を示すブロック図、第２．３．４図は割込み
制御装置が備えるＩＣＲレジスタのｌ或を示すブロック
図、第５図は割込みコントローラとバスコントローラを
備えたＬＳＩの構成を示すブロック図、第６図は割込み
制御装置が備えるレジスタの他の構成を示すブロック図
、第７図は割込み制御装置のＩＣＲレジスタ周辺の内部
構成を示すブロック図である。 １０１・・・プロセサバス、１０３・・・ＰＥ、１０４
・・・割り込み制御装置、１０５・・・バス制御装置、
１０７・・・ＩＣＲ制御レジスタ、１０８・・・パスラ
イン２０１・・・ＣＩビット、３０１・・・ＰＩビット
、２０２・・・ＣＥビット、３０２・・・ＰＥＮビット
。
テムの構成を示すブロック図、第２．３．４図は割込み
制御装置が備えるＩＣＲレジスタのｌ或を示すブロック
図、第５図は割込みコントローラとバスコントローラを
備えたＬＳＩの構成を示すブロック図、第６図は割込み
制御装置が備えるレジスタの他の構成を示すブロック図
、第７図は割込み制御装置のＩＣＲレジスタ周辺の内部
構成を示すブロック図である。 １０１・・・プロセサバス、１０３・・・ＰＥ、１０４
・・・割り込み制御装置、１０５・・・バス制御装置、
１０７・・・ＩＣＲ制御レジスタ、１０８・・・パスラ
イン２０１・・・ＣＩビット、３０１・・・ＰＩビット
、２０２・・・ＣＥビット、３０２・・・ＰＥＮビット
。
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサエレメント（ＰＥ）と、割込み制
御装置とを有し、 前記割込み制御装置は、各ＰＥに対応した、少なくとも
対応するＰＥよりリードアクセス可能かつ対応するＰＥ
以外の他のＰＥよりライトアクセス可能な割り込み要求
レジスタと割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するＰＥ以外の他
の各ＰＥよりの割り込みの要求の発生を示す、前記他の
各ＰＥに対応した割り込み要求ビットを少なくとも有し
、 前記割込み要求手段は、割り込み要求レジスタの割り込
み要求ビットに応じて、該割り込み要求ビットが属する
レジスタに対応するＰＥに割込み要求を行うことを特徴
とするマルチプロセッサシステム。 ２、複数のプロセッサエレメント（ＰＥ）と、割込み制
御装置とを有し、 前記割込み制御装置は、各ＰＥに対応した、少なくとも
対応するＰＥよりリードアクセス可能かつ対応するＰＥ
以外の他のＰＥよりライトアクセス可能な割り込み要求
レジスタと、少なくとも対応するＰＥよりライトアクセ
ス可能な、各割り込み要求レジスタに対応した割り込み
イネーブルレジスタと、割込み要求手段とを備え、前記
各割り込み要求レジスタは、対応する ＰＥ以外の他の各ＰＥよりの割り込みの要求の発生を示
す、他の各ＰＥに対応した割り込み要求ビットを少なく
とも有し、 前記各割り込みイネーブルレジスタは、対応する割込み
要求レジスタの各割り込み要求ビットの示す割込みの要
求に対する許可を示す、割込み要求ビットに対応したイ
ネーブルビットを有し、 前記割込み要求手段は、割り込み要求レジスタの割り込
み要求ビットと、割り込み要求ビットに対応するイネー
ブルビットとに応じて、該割り込み要求ビットが属する
レジスタに対応するＰＥに割込み要求を行うことを特徴
とするマルチプロセッサシステム。 ３、複数のプロセッサエレメント（ＰＥ）と、周辺装置
と、割込み制御装置とを有し、 前記割込み制御装置は、各ＰＥに対応した、少なくとも
対応するＰＥよりリードアクセス可能な割り込み要求レ
ジスタと、各割り込み要求レジスタに対応した、少なく
とも対応するＰＥよりライトアクセス可能な割り込みイ
ネーブルレジスタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、各周辺装置よりの割り
込みの要求の発生を示す、周辺装置に対応した割り込み
要求ビットを少なくとも有し、 前記各割り込みイネーブルレジスタは、対応する割込み
要求レジスタの各割り込み要求ビットの示す割込みの要
求に対する許可を示す、割込み要求ビットに対応したイ
ネーブルビットを有し、 前記割込み要求手段は、周辺装置に割込み要求が発生し
た場合に、各割込み要求レジスタの該周辺装置に対応す
る割込み要求ビットを設定し、割り込み要求レジスタの
割り込み要求ビットと、割り込み要求ビットに対応する
イネーブルビットとに応じて、該割り込み要求ビットが
属するレジスタに対応するＰＥに割込み要求を行うこと
を特徴とするマルチプロセッサシステム。 ４、周辺装置を備えた請求項２記載のマルチプロセッサ
システムであって、 前記各割り込み要求レジスタは、各周辺装置よりの割り
込みの要求の発生を示す、周辺装置に対応した割り込み
要求ビットを有し、 前記割込み要求手段は、周辺装置に割込み要求が発生し
た場合に、各割込み要求レジスタの該周辺装置に対応す
る割込み要求ビットを設定することを特徴とするマルチ
プロセッサシステム。 ５、割り込みの要求の発生を示す割り込み要求ビットを
有する、外部よりアクセス可能な、複数の割り込み要求
レジスタと、 割込み要求レジスタに対応した、対応する割込み要求レ
ジスタの各割り込み要求ビットの示す割込みの要求に対
する許可を示す、割込み要求ビットに対応したイネーブ
ルビットを有する、少なくとも外部よりライトアクセス
可能なイネーブルレジスタと、 割り込み要求レジスタの割り込み要求ビットと、割り込
み要求ビットに対応するイネーブルビットとに応じて、
該割り込み要求ビットが属するレジスタに対応する割込
み信号を出力する割込み要求手段と、 を有することを特徴とする割込み制御装置。 ６、割り込みの要求の発生を示す割り込み要求ビットを
有する、外部より少なくともリードアクセス可能な、複
数の割り込み要求レジスタと、割込み要求レジスタに対
応した、対応する割込み要求レジスタの各割り込み要求
ビットの示す割込みの要求に対する許可を示す、割込み
要求ビットに対応したイネーブルビットを有する、少な
くとも外部よりライトアクセス可能なイネーブルレジス
タと、 入力信号に応じて割込み要求ビットを設定する手段と、 割り込み要求レジスタの割り込み要求ビットと、割り込
み要求ビットに対応するイネーブルビットとに応じて、
該割り込み要求ビットが属するレジスタに対応する割込
み信号を出力する割込み要求手段と、 を有することを特徴とする割込み制御装置。 ７、入力信号に応じて割込み要求ビットを設定する手段
を有することを特徴とする請求項５記載の割込み制御装
置。 ８、請求項５、６または７記載の割り込み制御装置とバ
ス制御装置とを同一のチップ内に有することを特徴とす
るマルチプロセッサシステム制御用ＩＣ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5742490A JP2831083B2 (ja) | 1990-03-08 | 1990-03-08 | マルチプロセッサシステムおよび割り込み制御装置 |
| KR1019910003591A KR940001878B1 (ko) | 1990-03-08 | 1991-03-06 | 멀티 프로세서시스템 및 인터럽션 제어장치 |
| US07/666,066 US5317747A (en) | 1990-03-08 | 1991-03-07 | Multiprocessor system and interruption control device for controlling interruption requests between processors and peripheral devices in the multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5742490A JP2831083B2 (ja) | 1990-03-08 | 1990-03-08 | マルチプロセッサシステムおよび割り込み制御装置 |
Publications (2)
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| JP2831083B2 JP2831083B2 (ja) | 1998-12-02 |
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ID=13055274
Family Applications (1)
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| JP (1) | JP2831083B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7325148B2 (en) | 2003-05-27 | 2008-01-29 | Nec Corporation | Power supply management system in parallel processing system by OS for single processors and power supply management program therefor |
| US7418703B2 (en) | 2002-03-20 | 2008-08-26 | Nec Corporation | Parallel processing system by OS for single processor |
| US7516323B2 (en) | 2003-07-18 | 2009-04-07 | Nec Corporation | Security management system in parallel processing system by OS for single processors |
| US7526673B2 (en) | 2003-03-31 | 2009-04-28 | Nec Corporation | Parallel processing system by OS for single processors and parallel processing program |
| JP2011175625A (ja) * | 2010-02-25 | 2011-09-08 | Samsung Electronics Co Ltd | インターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法 |
| JP2013507719A (ja) * | 2009-10-13 | 2013-03-04 | エンパイア テクノロジー ディベロップメント エルエルシー | マルチコアプロセッサのための割込みマスク |
| US8443377B2 (en) | 2004-03-17 | 2013-05-14 | Nec Corporation | Parallel processing system running an OS for single processors and method thereof |
-
1990
- 1990-03-08 JP JP5742490A patent/JP2831083B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7418703B2 (en) | 2002-03-20 | 2008-08-26 | Nec Corporation | Parallel processing system by OS for single processor |
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| JP2013507719A (ja) * | 2009-10-13 | 2013-03-04 | エンパイア テクノロジー ディベロップメント エルエルシー | マルチコアプロセッサのための割込みマスク |
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| Publication number | Publication date |
|---|---|
| JP2831083B2 (ja) | 1998-12-02 |
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