JPH03258109A - アクティブ・フィルタ - Google Patents
アクティブ・フィルタInfo
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- JPH03258109A JPH03258109A JP5777890A JP5777890A JPH03258109A JP H03258109 A JPH03258109 A JP H03258109A JP 5777890 A JP5777890 A JP 5777890A JP 5777890 A JP5777890 A JP 5777890A JP H03258109 A JPH03258109 A JP H03258109A
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- input terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多入力演算増幅器からなる積分回路で構成さ
れた状態変数型のアクティブ・フィルタに関するもので
ある。
れた状態変数型のアクティブ・フィルタに関するもので
ある。
第６図は、状態変数型のアクティブ・フィルタの一例で
あるバイ力・ノド回路に関する従来例を示す回路図であ
る。
あるバイ力・ノド回路に関する従来例を示す回路図であ
る。
図に於いて、１゜は入力端子、２゜は出力端子であり、
演算増幅器Ａ。Ｉは反転入力端子と出力端子間に帰還抵
抗Ｒ０とコンデンサＣ０，が並列に接続され、その信号
人力段に抵抗Ｒ，６３を具える不完全型の積分回路を構
成している。演算増幅器Ａ０の出力端子に抵抗ＲＯ４が
接続されてその他端が演算増幅器Ａ ６２の反転入力端
子に接続されている。
演算増幅器Ａ。Ｉは反転入力端子と出力端子間に帰還抵
抗Ｒ０とコンデンサＣ０，が並列に接続され、その信号
人力段に抵抗Ｒ，６３を具える不完全型の積分回路を構
成している。演算増幅器Ａ０の出力端子に抵抗ＲＯ４が
接続されてその他端が演算増幅器Ａ ６２の反転入力端
子に接続されている。
演算増幅器Ａ６２はコンデンサＣ（１２とで構成された
反転型の積分回路である。演算増幅器Ａ。２の出力端子
に抵抗Ｒ１が接続され、その他端が演算増幅器Ａ。３の
反転入力端子に接続されている。演算増幅器Ａ。３は負
帰還抵抗Ｒ６６とで反転増幅回路を構成している。演算
増幅器Ａ。ｌの反転入力端子と演算増幅器ＡＯ３の出力
端子間に抵抗Ｒ６２が接続されている。入力端子１゜に
抵抗Ｒ６，が接続され、演算増幅器ＡＨの出力端子に抵
抗Ｒ８８が接続され、演算増幅器Ａ６３の出力端子に抵
抗Ｒ６，が接続されており、それらの抵抗Ｒｏｔ乃至Ｒ
０，の他端が演算増幅器Ａ６４の反転を入力端子に夫々
接続され、演壇幅器Ａ。４の反転入力端子との間には、
抵抗Ｒ８１゜が接続されて加減算回路を構成している。
反転型の積分回路である。演算増幅器Ａ。２の出力端子
に抵抗Ｒ１が接続され、その他端が演算増幅器Ａ。３の
反転入力端子に接続されている。演算増幅器Ａ。３は負
帰還抵抗Ｒ６６とで反転増幅回路を構成している。演算
増幅器Ａ。ｌの反転入力端子と演算増幅器ＡＯ３の出力
端子間に抵抗Ｒ６２が接続されている。入力端子１゜に
抵抗Ｒ６，が接続され、演算増幅器ＡＨの出力端子に抵
抗Ｒ８８が接続され、演算増幅器Ａ６３の出力端子に抵
抗Ｒ６，が接続されており、それらの抵抗Ｒｏｔ乃至Ｒ
０，の他端が演算増幅器Ａ６４の反転を入力端子に夫々
接続され、演壇幅器Ａ。４の反転入力端子との間には、
抵抗Ｒ８１゜が接続されて加減算回路を構成している。
こ豹ように不完全積分器と反転積分器と反転増幅器及び
加減算増幅器とによって２次のオールバス・フィルター
を構成している。
加減算増幅器とによって２次のオールバス・フィルター
を構成している。
第６図に示したバイカッド回路は、２次のオルバス・フ
ィルタを構成しており、周知のようにその伝達関数Ｔ
（ｓ）は、次のように表される。
ィルタを構成しており、周知のようにその伝達関数Ｔ
（ｓ）は、次のように表される。
第６図に示したハイカッド回路からなるオールバス・フ
ィルタのみならず、この種のアクティブ・フィルタは、
抵抗Ｒｏｌ乃至Ｒｏ ＋ ｏ等の抵抗としてチップ抵抗
器や可変抵抗器が用いられており、これらの外付けのチ
ップ抵抗器や可変抵抗器の回路定数を調整することで中
心周波数ω。、性能指数Ｑ或いは利得Ｈを調整している
。
ィルタのみならず、この種のアクティブ・フィルタは、
抵抗Ｒｏｌ乃至Ｒｏ ＋ ｏ等の抵抗としてチップ抵抗
器や可変抵抗器が用いられており、これらの外付けのチ
ップ抵抗器や可変抵抗器の回路定数を調整することで中
心周波数ω。、性能指数Ｑ或いは利得Ｈを調整している
。
この種の従来の状態変数型のアクティブ・フィルタは、
多くの外付けのチップ抵抗器や可変抵抗器が用いられて
おり、これらの部品は、ハイプリント基板に実装されて
おり、これらのチップ抵抗器や可変抵抗器の回路定数を
調整することで中心周波数ω。、性能指数Ｑ或いは利得
Ｈ等のフィルタ特性を調整している。従って、フィルタ
特性を可変しようとする場合には、外付けのチップ抵抗
器を交換することによって調整がなされるので、調整作
業が煩雑となる欠点がある。又、この種のアクティブ・
フィルタは、部品数が増す欠点があると共に、ハイブリ
ッド基板に実装して形成する必要がある為にコスト高と
なる欠点がある。
多くの外付けのチップ抵抗器や可変抵抗器が用いられて
おり、これらの部品は、ハイプリント基板に実装されて
おり、これらのチップ抵抗器や可変抵抗器の回路定数を
調整することで中心周波数ω。、性能指数Ｑ或いは利得
Ｈ等のフィルタ特性を調整している。従って、フィルタ
特性を可変しようとする場合には、外付けのチップ抵抗
器を交換することによって調整がなされるので、調整作
業が煩雑となる欠点がある。又、この種のアクティブ・
フィルタは、部品数が増す欠点があると共に、ハイブリ
ッド基板に実装して形成する必要がある為にコスト高と
なる欠点がある。
又、各演算増幅器の信号入力段及び出力段に抵抗が接続
されている為に、このフィルタ回路をブロックとして多
段に接続した遅延等花器等の用途に用いられる場合は、
部品点数が増す為に、形状が大きくなり、コスト高とな
る欠点がある。
されている為に、このフィルタ回路をブロックとして多
段に接続した遅延等花器等の用途に用いられる場合は、
部品点数が増す為に、形状が大きくなり、コスト高とな
る欠点がある。
又、外付はチップ抵抗器の回路定数を選択して実装しな
ければならなく、可変型にするのが極めて難しいと共に
、多段にフィルタ・ブロックが接続される為にフィルタ
特性では、性能指数Ｑが劣化する等の種々の欠点があり
、半導体集積回路化の面でも改善が望まれていた。
ければならなく、可変型にするのが極めて難しいと共に
、多段にフィルタ・ブロックが接続される為にフィルタ
特性では、性能指数Ｑが劣化する等の種々の欠点があり
、半導体集積回路化の面でも改善が望まれていた。
本発明は、上述の如き課題に基づきなされたもので、そ
の主な目的は、部品数を低減できると共に半導体集積回
路化が容易な状態変数型のアクティブ・フィルタを提供
するものである。
の主な目的は、部品数を低減できると共に半導体集積回
路化が容易な状態変数型のアクティブ・フィルタを提供
するものである。
又、本発明の他の目的は、外付けの部品によるフィルタ
特性の調整を必要としない調整の容易なアクティブ・フ
ィルタを提供するものである。
特性の調整を必要としない調整の容易なアクティブ・フ
ィルタを提供するものである。
更に、本発明の他の目的は、状態変数型のバンドパス・
フィルタであるアクティブ・フィルタを提供するもので
ある。
フィルタであるアクティブ・フィルタを提供するもので
ある。
更に、本発明の他の目的は、状態変数型の２次オールバ
ス・フィルタであるアクティブ・フィルタを提供するも
のである。
ス・フィルタであるアクティブ・フィルタを提供するも
のである。
更に、本発明の他の目的は、多段にフィルタ・ブロック
が接続された遅延等化器等に好適なアクティブ・フィル
タを提供するものである。
が接続された遅延等化器等に好適なアクティブ・フィル
タを提供するものである。
ｃｖｉｉ、題を解決する為の手段〕
本発明のアクティブ・フィルタは、入力段に複数のエミ
ッタ負帰還抵抗を用いて夫々の入力信号に重み付けする
電圧ｉｉ流変換器とそれらの出力を単一出力化する差動
増幅回路で構成された多入力演算増幅器で形成された積
分器や加算減算器で構成された状態変数型のアクティブ
・フィルタである。
ッタ負帰還抵抗を用いて夫々の入力信号に重み付けする
電圧ｉｉ流変換器とそれらの出力を単一出力化する差動
増幅回路で構成された多入力演算増幅器で形成された積
分器や加算減算器で構成された状態変数型のアクティブ
・フィルタである。
本発明のアクティブ・フィルタは、人力段に複数のエミ
ッタ負帰還抵抗を用いた電圧電流変換器と単一出力化す
る差動増幅回路で構成された多入力演算増幅器で構成さ
れた積分器が用いられ、電流動作型で多入力型とするこ
とによって外付は抵抗器を省くことができると共に、遅
延等化器のようにフィルタ・ブロックを多段に接続した
としても入力信号の減衰の少ない性能指数Ｑの高い遅延
等化器を形成できる。
ッタ負帰還抵抗を用いた電圧電流変換器と単一出力化す
る差動増幅回路で構成された多入力演算増幅器で構成さ
れた積分器が用いられ、電流動作型で多入力型とするこ
とによって外付は抵抗器を省くことができると共に、遅
延等化器のようにフィルタ・ブロックを多段に接続した
としても入力信号の減衰の少ない性能指数Ｑの高い遅延
等化器を形成できる。
第１図は、本発明のアナログ・フィルタの一実施例を示
す２次オールバス・フィルタ（以下、２次ＡＰＦと称す
る。）の回路図である。
す２次オールバス・フィルタ（以下、２次ＡＰＦと称す
る。）の回路図である。
図に於いて、１は入力端子、２は出力端子、ＡＩＡ ！
、 Ａ ３は入力段にエミッタ負帰還抵抗を具えた演算
増幅器であって、Ａ１．Ａ３は、多入力演算増幅器であ
る。演算増幅器Ａ、、Ａｍは、それらの出力端にコンデ
ンサＣ，，Ｃ，が付加されて夫々積分回路２０．２１を
構成している。入力端子１は、演算増幅器ＡＩの第１の
正転入力端子に接続されると共に、演算増幅器Ａ３の反
転入力端子に接続されている。演算増幅器Ａ、の出力端
子は、演算増幅器Ａｔの反転入力端子と演算増幅器Ａ、
の第２の反転入力端子と、演算増幅器Ａ３の第１と第２
の正転入力端子に接続されている。演算増幅器Ａ２の出
力端子は、演算増幅器Ａ１の第２の正転入力端子に接続
されて帰還回路を構成している。
、 Ａ ３は入力段にエミッタ負帰還抵抗を具えた演算
増幅器であって、Ａ１．Ａ３は、多入力演算増幅器であ
る。演算増幅器Ａ、、Ａｍは、それらの出力端にコンデ
ンサＣ，，Ｃ，が付加されて夫々積分回路２０．２１を
構成している。入力端子１は、演算増幅器ＡＩの第１の
正転入力端子に接続されると共に、演算増幅器Ａ３の反
転入力端子に接続されている。演算増幅器Ａ、の出力端
子は、演算増幅器Ａｔの反転入力端子と演算増幅器Ａ、
の第２の反転入力端子と、演算増幅器Ａ３の第１と第２
の正転入力端子に接続されている。演算増幅器Ａ２の出
力端子は、演算増幅器Ａ１の第２の正転入力端子に接続
されて帰還回路を構成している。
加減算器２２を形成する演算増幅器Ａ３の出力端子は、
第２の反転入力端子に接続されて帰還回路を構成してい
る。演算増幅器Ａ１の反転入力端子と、演算増幅器Ａ２
□□□正転入力端子は夫々接地されている。演算増幅器
Ａ、の出力端子と演算増幅器Ａ、の反転入力端子との接
続点から帯域通過出力が出力され、出力端子２から全域
通過出力が得られる。
第２の反転入力端子に接続されて帰還回路を構成してい
る。演算増幅器Ａ１の反転入力端子と、演算増幅器Ａ２
□□□正転入力端子は夫々接地されている。演算増幅器
Ａ、の出力端子と演算増幅器Ａ、の反転入力端子との接
続点から帯域通過出力が出力され、出力端子２から全域
通過出力が得られる。
第２図は、多入力演算増幅器Ａ、、Ａ！の回路構成が示
されている。その入力端−了が電圧電流変換器Ａ、を構
成し２、その出力段に単一出力化する差動増幅器ＡＩ□
が構成されており、３１．３２は正転入力端子、４９，
４□は反転入力端子であり、夫々トランジスタＱ１乃至
Ｑ、のベースに接続されでいる。トランジスタＱ、乃Ｔ
Ｑ４の１愛ツタに定電流回路５、乃芋５４が接続されて
いる。トランジスタＱ、、Ｑ３の工もツタ間に工もフタ
負帰還抵抗Ｒ１が接続され、１ラン・ジスタＱ２、Ｑ４
の１粟ツタ間に工くツタ負帰還抵抗Ｒ２が接続されてい
る。トランジスタＱ、、Ｑ２のコレクタが共通接続され
てダ・イオード０２のカソードに接続されるとともにト
ランジスタＱ、のへ−・スに接続され、トランジスタＱ
、 ３ 、 Ｑ ａのコレクタが共通接続されてダイオ
ードｌ）、のカソードに接続されると共にトランジスタ
Ｑ６のヘースに接続されている。ダイオードＤ ｚ、
Ｄ ：ｌのアノードは、共通接続されてダイオードＤ、
のカソードに接続され、そのアノードが電源電圧端子９
に接続されている。差動対トランジスタＱ、Ｑ、のコレ
クタに能動負荷回路を形成するトランジスタＱ ７．
Ｑ ａが接続され、トランジスタＱＳ、Ｑ、の共通接続
された工もツタは１、定電流回路６を介して電源電圧端
子９に接続されている。トランジスタＱ６．Ω８のＴｌ
＋／クタの共通接続点が出力端子８に接続されている
。７は接地端子゛である。
されている。その入力端−了が電圧電流変換器Ａ、を構
成し２、その出力段に単一出力化する差動増幅器ＡＩ□
が構成されており、３１．３２は正転入力端子、４９，
４□は反転入力端子であり、夫々トランジスタＱ１乃至
Ｑ、のベースに接続されでいる。トランジスタＱ、乃Ｔ
Ｑ４の１愛ツタに定電流回路５、乃芋５４が接続されて
いる。トランジスタＱ、、Ｑ３の工もツタ間に工もフタ
負帰還抵抗Ｒ１が接続され、１ラン・ジスタＱ２、Ｑ４
の１粟ツタ間に工くツタ負帰還抵抗Ｒ２が接続されてい
る。トランジスタＱ、、Ｑ２のコレクタが共通接続され
てダ・イオード０２のカソードに接続されるとともにト
ランジスタＱ、のへ−・スに接続され、トランジスタＱ
、 ３ 、 Ｑ ａのコレクタが共通接続されてダイオ
ードｌ）、のカソードに接続されると共にトランジスタ
Ｑ６のヘースに接続されている。ダイオードＤ ｚ、
Ｄ ：ｌのアノードは、共通接続されてダイオードＤ、
のカソードに接続され、そのアノードが電源電圧端子９
に接続されている。差動対トランジスタＱ、Ｑ、のコレ
クタに能動負荷回路を形成するトランジスタＱ ７．
Ｑ ａが接続され、トランジスタＱＳ、Ｑ、の共通接続
された工もツタは１、定電流回路６を介して電源電圧端
子９に接続されている。トランジスタＱ６．Ω８のＴｌ
＋／クタの共通接続点が出力端子８に接続されている
。７は接地端子゛である。
第１図に示した演算増輻器Ａ、乃至Ａ３は、第２図乙こ
示した電圧電流変換回路Ａ、とその出力を単一出力化す
る差動増幅器Ａ Ｈ２で構成された演算増幅器で構成さ
れており、フィルタを形成する電圧電流変換回路Ａ、の
電流源回路５Ｉ乃至５４の電流値を調整することで、フ
にルタ特性を調整することができる。電流値を大きくす
ることによって、通過帯域幅（中心周波数）を大きくす
ることが可能である。
示した電圧電流変換回路Ａ、とその出力を単一出力化す
る差動増幅器Ａ Ｈ２で構成された演算増幅器で構成さ
れており、フィルタを形成する電圧電流変換回路Ａ、の
電流源回路５Ｉ乃至５４の電流値を調整することで、フ
にルタ特性を調整することができる。電流値を大きくす
ることによって、通過帯域幅（中心周波数）を大きくす
ることが可能である。
次に、第１図の実施例の二次ＡＰＦについて説明する。
通常、−１次ＡＰＦは、帯域通過゛ノイルタ（ＢＰＦ）
、帯域除去フィルタ（ＢＲＦ）及び加減算器から構成さ
れており、そのブロック図が第３図に示されている。
、帯域除去フィルタ（ＢＲＦ）及び加減算器から構成さ
れており、そのブロック図が第３図に示されている。
第３図に基づいて一般的な二次ＡＰＦの伝達関数Ｔ（ｓ
）ａ□は、次式のように表される。
）ａ□は、次式のように表される。
■２ ／Ｖ＋ ＝Ｔ（Ｓ） ＡＰＦ
＝ ２７ （ｓ） ＩＦＦ −１−−−−−（ｚｌ（
但し、■１は入力端子、■２は出力型Ｆｆ、 Ｓはｊ
ω、 Ｔ（ｓ） ＩＩＰＦは帯域通過フィルタの伝達関
数である。） 帯域通過フィルタ（以下、ＢＰＦと称する。）の伝達関
数Ｔ （ｓ）□、は、周知の如く次のように表される。
但し、■１は入力端子、■２は出力型Ｆｆ、 Ｓはｊ
ω、 Ｔ（ｓ） ＩＩＰＦは帯域通過フィルタの伝達関
数である。） 帯域通過フィルタ（以下、ＢＰＦと称する。）の伝達関
数Ｔ （ｓ）□、は、周知の如く次のように表される。
従、って、−゛４次ＡＰＦの伝達関数Ｔ（ｓ）□、は、
（２）式に（３）式を代入することによって求めること
ができる。
（２）式に（３）式を代入することによって求めること
ができる。
Ｖ２ ／ ＶＩ＝Ｔ（Ｓ） ＡＰＦ
＝ ２ Ｔ（ｓ） ｓｐｙ １．−−−−−−（４
）（４）式に（３）式を代入することによって伝達関数
Ｔ（ｓ） ＡＰＦは、次式のように書き表される。
）（４）式に（３）式を代入することによって伝達関数
Ｔ（ｓ） ＡＰＦは、次式のように書き表される。
ｓ２ ＋ｓ （ωｏ ／Ｑ） ＋ω。２ＢＰＦの
伝達間数Ｔ（ｓ） ｌ１ＦＦを（４）式に代入すること
によって、（５）式の結果が得られる。（５）式の結果
が（１１弐と同じであゐことから、二次ＡＰＦは、ＢＰ
Ｆ、ＢＲＦ及び加減算器で構成されるここは明らかであ
る。従って、ＢＰＦを状態変数型ωフィルタで構成して
２次ＡＰＦをシグナル図で示すことにする。先ず、（５
）式に新しく変数Ｘを導入しζ、次式のよ・うに書き直
すと次式のように表される。
伝達間数Ｔ（ｓ） ｌ１ＦＦを（４）式に代入すること
によって、（５）式の結果が得られる。（５）式の結果
が（１１弐と同じであゐことから、二次ＡＰＦは、ＢＰ
Ｆ、ＢＲＦ及び加減算器で構成されるここは明らかであ
る。従って、ＢＰＦを状態変数型ωフィルタで構成して
２次ＡＰＦをシグナル図で示すことにする。先ず、（５
）式に新しく変数Ｘを導入しζ、次式のよ・うに書き直
すと次式のように表される。
（６）式を二つに分解することによって、次式のように
表される。
表される。
又、（７）式は、次式のように表される。
更に、（９）式からＢＰＦの伝達関数Ｔ（ｓ） ＩＦＦ
は、次式のように表される。
は、次式のように表される。
Ｔ （ｓ） ＩＦＦ ＝ ω。Ｘ ／ Ｓ Ｑ −
・−−−−Ｑω（４）式に００）式を代入することで、
出力電圧Ｖ２は、以下のような関係式で表される。
・−−−−Ｑω（４）式に００）式を代入することで、
出力電圧Ｖ２は、以下のような関係式で表される。
Ｖ２ ＝ ２ （Ｉ’ｌｌ Ｘ／ Ｓ Ｑ −Ｖｌ
−・−−−−−−−−−００従って、状態変数型の２次
ＡＰＦのシグナル図は、（９）式と（１０式の結果から
第４図のように書き表すことができる。即ち、この第４
図のシグナル図に基づいて、各構成要素が演算増幅器か
らなる積分回路２０．２１と加減算回路２２で構成でき
ることが明らかである。
−・−−−−−−−−−００従って、状態変数型の２次
ＡＰＦのシグナル図は、（９）式と（１０式の結果から
第４図のように書き表すことができる。即ち、この第４
図のシグナル図に基づいて、各構成要素が演算増幅器か
らなる積分回路２０．２１と加減算回路２２で構成でき
ることが明らかである。
第４図において、４入力端子を具える積分回路２０は、
その信号入力段に加算器２５とその出力段の積分器２６
から構成されており、その具体回路が第２図に示されて
いる。第２図に図示されるように重み付けが可能なエミ
ッタ負帰還抵抗Ｒ＋。
その信号入力段に加算器２５とその出力段の積分器２６
から構成されており、その具体回路が第２図に示されて
いる。第２図に図示されるように重み付けが可能なエミ
ッタ負帰還抵抗Ｒ＋。
Ｒｇを具える電圧電流変換器Ａ２．とその出力を単−出
力化する差動増幅器Ａ１□で構成された多入力演算増幅
器Ａ１と、その多入力演算増幅器Ａ１の出力端子８と接
地間にコンデンサＣ１を接続することによって積分回路
２０が形成されている。積分回路２０の出力端子は積分
回路２１の反転入力端子に接続されている。積分回路２
１は、反転入力型の積分回路であって、第２図に類似す
るエミッタ負帰還抵抗を具える演算増幅器Ａ２で構成さ
れ、その出力端子と接地間に第１図に示すようにコンデ
ンサＣ２が接続されて構成され、積分回路Ａ２の出力端
子は、多入力演算増幅器Ａ、の正転入力端子に接続され
ている。又、加減算回路２２も第２図に示される多入力
演算増幅器と同一の回路であるエミッタ負帰還抵抗を具
える多入力演算増幅器で構成されている。加減算回路２
２は、−方の反転入力端子に入力電圧Ｖ、が供給される
べく接続されており、積分回路２０と２１で構成された
ＢＰＦ２３の出力端が多入力演算増幅器の第１と第２の
正転入力端子に接続されている。ＢＰＦ２３の出力を多
入力演算増幅器の第１と第２の正転入力端子に接続する
ことで、ＢＰＦ２３の出力の振幅を２倍とすることがで
きる。加減算回路２２の出力端子２から２次ＡＰＦの出
力を得ることができる。
力化する差動増幅器Ａ１□で構成された多入力演算増幅
器Ａ１と、その多入力演算増幅器Ａ１の出力端子８と接
地間にコンデンサＣ１を接続することによって積分回路
２０が形成されている。積分回路２０の出力端子は積分
回路２１の反転入力端子に接続されている。積分回路２
１は、反転入力型の積分回路であって、第２図に類似す
るエミッタ負帰還抵抗を具える演算増幅器Ａ２で構成さ
れ、その出力端子と接地間に第１図に示すようにコンデ
ンサＣ２が接続されて構成され、積分回路Ａ２の出力端
子は、多入力演算増幅器Ａ、の正転入力端子に接続され
ている。又、加減算回路２２も第２図に示される多入力
演算増幅器と同一の回路であるエミッタ負帰還抵抗を具
える多入力演算増幅器で構成されている。加減算回路２
２は、−方の反転入力端子に入力電圧Ｖ、が供給される
べく接続されており、積分回路２０と２１で構成された
ＢＰＦ２３の出力端が多入力演算増幅器の第１と第２の
正転入力端子に接続されている。ＢＰＦ２３の出力を多
入力演算増幅器の第１と第２の正転入力端子に接続する
ことで、ＢＰＦ２３の出力の振幅を２倍とすることがで
きる。加減算回路２２の出力端子２から２次ＡＰＦの出
力を得ることができる。
一方、これらの積分回路２０．２１の伝達関数は、多入
力演算増幅器Ａ ＋、 Ａ ｚの相互コンダクタンスｇ
ｍを夫々ｌ／ｒ＋、１／ｒｔとし、積分回路２０．２１
の積分容量を夫々Ｃｉ、Ｃ２とすると、夫々次式のよう
に表される。
力演算増幅器Ａ ＋、 Ａ ｚの相互コンダクタンスｇ
ｍを夫々ｌ／ｒ＋、１／ｒｔとし、積分回路２０．２１
の積分容量を夫々Ｃｉ、Ｃ２とすると、夫々次式のよう
に表される。
Ｖｚ／Ｖ＋＝ω。／ ｓ Ｑ
＝ １ ／ ｓ ＣＨｒ Ｉ−・−−−−−−−−−−
ＱＺＶｚ ／ Ｖ ｒ ＝Ｑ（ｔｌｏ ／ ｓ＝
１ ／ ｓ Ｃｚ ｒ ｚ ＝−−−−−−−−（１
３）０の式と０３）式から第１図の２次ＡＰＦの性能指
数Ｑ及び中心周波数ω。は、次式のように表すことがで
きる。
ＱＺＶｚ ／ Ｖ ｒ ＝Ｑ（ｔｌｏ ／ ｓ＝
１ ／ ｓ Ｃｚ ｒ ｚ ＝−−−−−−−−（１
３）０の式と０３）式から第１図の２次ＡＰＦの性能指
数Ｑ及び中心周波数ω。は、次式のように表すことがで
きる。
Ｑ ＝ ＋ ｒｒ Ｃｚ ｒｚ −−
−−−−−−−−０４）ω。＝ Ｉ Ｉｚ ｒ
ｒ ｒｚ −−−−−−−−−−−（１５）第１図
の２次ＡＰＦを構成する演算増幅器Ａ。
−−−−−−−−０４）ω。＝ Ｉ Ｉｚ ｒ
ｒ ｒｚ −−−−−−−−−−−（１５）第１図
の２次ＡＰＦを構成する演算増幅器Ａ。
Ａ２の電流源回路の電流値を同時に平衡して変化させた
場合、演算増幅器Ａ、、Ａ２の相互コンダクタンスは可
変される。しかし、（ロ）式から明らかなようにｒ Ｈ
／ ｒ ２は一定となり、而もＣ，／Ｃ２は一定である
ので性能指数Ｑは一定となる。それに対して、演算増幅
器Ａ ＋ 、 Ａ ｚの電流源の電流値を可変すること
で、抵抗戒分子ｌ、ｒ２が可変されるので、中心周波数
ω。は変動することになり、正規化された波形で周波数
のスケーリングが可能となり、広範囲の通過帯域の可変
が可能な群遅延特性を有する２次ＡＰＦを得ることがで
きる。
場合、演算増幅器Ａ、、Ａ２の相互コンダクタンスは可
変される。しかし、（ロ）式から明らかなようにｒ Ｈ
／ ｒ ２は一定となり、而もＣ，／Ｃ２は一定である
ので性能指数Ｑは一定となる。それに対して、演算増幅
器Ａ ＋ 、 Ａ ｚの電流源の電流値を可変すること
で、抵抗戒分子ｌ、ｒ２が可変されるので、中心周波数
ω。は変動することになり、正規化された波形で周波数
のスケーリングが可能となり、広範囲の通過帯域の可変
が可能な群遅延特性を有する２次ＡＰＦを得ることがで
きる。
又、第５図は、第１図［株］２次ＡＰＦを一単位とし７
、ビルディング・ブロック状に接続された遅延等花器を
示す実施例である。２次ＡＰＦを多段に接続すること乙
こまって、群遅延特性の調整が可能である。
、ビルディング・ブロック状に接続された遅延等花器を
示す実施例である。２次ＡＰＦを多段に接続すること乙
こまって、群遅延特性の調整が可能である。
［効果］
本発明のアクアイブ・フィルタは、エミッタ負帰還抵抗
を用いた電流動作型の多入力演算増幅器で構成された積
分回路と加減算回路で形成されたもので、半導体集積回
路化に極めて通した状態変数型のアクティブ・フィルタ
を提供できる利点がある。又、外付けの抵抗等の部品数
をきわめて低減できるので形状を小型に形成できる特徴
を有している。
を用いた電流動作型の多入力演算増幅器で構成された積
分回路と加減算回路で形成されたもので、半導体集積回
路化に極めて通した状態変数型のアクティブ・フィルタ
を提供できる利点がある。又、外付けの抵抗等の部品数
をきわめて低減できるので形状を小型に形成できる特徴
を有している。
本発明のアクティブ・フィルタのフィルタ特性は、アク
ティブ・フィルタを構成する演算増幅器の電流源を可変
させることで容易に調整するこ／ｌ−ができる利点があ
り、而も性能指数Ｑを劣化さ・ぜることなく、中心周波
数ω。を可変さ廿ることが可能である。
ティブ・フィルタを構成する演算増幅器の電流源を可変
させることで容易に調整するこ／ｌ−ができる利点があ
り、而も性能指数Ｑを劣化さ・ぜることなく、中心周波
数ω。を可変さ廿ることが可能である。
更に、本発明のアクティブ・フィルタである２次ＡＰＦ
を一単位とし多段に接続して遅延等化器を形成し、たと
しても性能指数Ｑを劣化させることが少ない特徴を有す
る。
を一単位とし多段に接続して遅延等化器を形成し、たと
しても性能指数Ｑを劣化させることが少ない特徴を有す
る。
本発明のアクティブ・フィルタの２次ＡＰＦを多段に接
続してなる遅延等化器を形成した場合、重み付けが外付
けの抵抗によることなく、エミッタ真帰還抵抗による電
流動作型でなされている為に、入力信号の減衰を少なく
することが可能であり、従って、本発明のアクティブ・
フィルタを多段に接続することによって群遅延特性を容
易に設定することが可能となる利点を有する。
続してなる遅延等化器を形成した場合、重み付けが外付
けの抵抗によることなく、エミッタ真帰還抵抗による電
流動作型でなされている為に、入力信号の減衰を少なく
することが可能であり、従って、本発明のアクティブ・
フィルタを多段に接続することによって群遅延特性を容
易に設定することが可能となる利点を有する。
第１図は、本発明に係る２次Ａ、 Ｐ Ｆで示したアク
ティブ・フィルタω一実施例を示す回路図、第２図は、
多入力演算増幅器の一実施例を説明する為の回路図、第
３図は、本発明のアクティブ・フィルタの動作を説明す
る為のシグナル図、第４図は、本発明のアクティブ・フ
ィルタの動作を説明する為のシグナル図、第５図は、本
発明の７・クチイブ・フィルタを用いた遅延等化器のフ
１】ツク図、第６図は、従来の状態変数型からなるアク
ライブフィルタの一例を示す回路図である。 第 １ は］ ０ １ １：入力端子、２：出力端了１０，２１：積分回路１
２２：加減算回路
ティブ・フィルタω一実施例を示す回路図、第２図は、
多入力演算増幅器の一実施例を説明する為の回路図、第
３図は、本発明のアクティブ・フィルタの動作を説明す
る為のシグナル図、第４図は、本発明のアクティブ・フ
ィルタの動作を説明する為のシグナル図、第５図は、本
発明の７・クチイブ・フィルタを用いた遅延等化器のフ
１】ツク図、第６図は、従来の状態変数型からなるアク
ライブフィルタの一例を示す回路図である。 第 １ は］ ０ １ １：入力端子、２：出力端了１０，２１：積分回路１
２２：加減算回路
Claims (4)
- （１）アクティブ・フィルタに於いて、エミッタ負帰還
抵抗を具える電圧電流変換器とその出力を単一出力化す
る差動増幅器とで構成された多入力の第１の演算増幅器
とその出力端に接続された第１のコンデンサからなる第
１の積分回路と、エミッタ負帰還抵抗を具える電圧電流
変換器とその出力を単一出力化する差動増幅器とで構成
された第２の演算増幅器とその出力端に接続された第２
のコンデンサからなる第２の積分回路とで構成され、該
アクティブ・フィルタの入力端子が第１の反転入力端子
が接地された該第１の演算増幅器の第１の正転入力端子
に接続され、該第１の演算増幅器の出力端が正転入力端
子が接地された該第２の演算増幅器の反転入力端子に接
続され、該第２の演算増幅器の出力端が該第１の演算増
幅器の第２の正転入力端子に接続され、該第１の演算増
幅器の第２の反転入力端子とその出力端が接続された接
続点から帯域通過出力を得ることを特徴とするアクティ
ブ・フィルタ。 - （２）アクティブ・フィルタに於いて、エミッタ負帰還
抵抗を具える電圧電流変換器とその出力を単一出力化す
る差動増幅器とで構成された多入力の第１の演算増幅器
とその出力端に接続された第１のコンデンサからなる第
１の積分回路と、エミッタ負帰還抵抗を具える電圧電流
変換器とその出力を単一出力化する差動増幅器とで構成
された第２の演算増幅器とその出力端に接続された第２
のコンデンサからなる第２の積分回路と、エミッタ負帰
還抵抗を具える電圧電流変換器とその出力を単一出力化
する差動増幅器とで構成された多入力の第３の演算増幅
器で構成された加減算回路とで形成され、入力端子が第
１の反転入力端子が接地された該第１の演算増幅器の第
１の正転入力端子に接続されると共に、該第３の演算増
幅器の第１の反転入力端子に接続され、該第１の演算増
幅器の出力端子が該第２の演算増幅器の反転入力端子に
接続され、且つ該第３の演算増幅器の第１と第２の正転
入力端子に接続されると共に、該第１の演算増幅器の第
２の反転入力端子に接続され、正転入力端子が接地され
た該第２の演算増幅器の出力端が該第１の演算増幅器の
第２の正転入力端子に接続され、負帰還回路を形成する
該第３の演算増幅器の第１の反転入力端子が該第１の演
算増幅器の第１の正転入力端子に接続され、該第３の演
算増幅器の出力端から出力を得ることを特徴とするアク
ティブ・フィルタ。 - （３）特許請求の範囲第２項記載のアクティブ・フィル
タをビルディングブロック型に接続して遅延回路を構成
したことを特徴とするアクティブ・フィルタ。 - （４）第１の積分器と加減算回路を形成する第１と第３
の演算増幅器が夫々電圧電流変換器と単一出力化する差
動増幅器とから構成され、該電圧電流変換器が第１のダ
イオードのカソードに第２と第３のダイオードの夫々の
アノードが接続され、該第２のダイオードのカソードに
第１と第２のトランジスタのコレクタが接続され、該第
２のダイオードのカソードに第３と第４のトランジスタ
のコレクタが接続され、該第１乃至第４のトランジスタ
のエミッタに定電流回路が接続され、該第１と第３のト
ランジスタのエミッタ間と該第２と第４のトランジスタ
のエミッタ間に夫々エミッタ負帰還抵抗が接続されてお
り、且つ該差動増幅器が差動対トランジスタとその能動
負荷回路から構成され、該差動対トランジスタの一方が
該第１のダイオードのカソードと該第１と該第２のトラ
ンジスタのコレクタの接続点に接続され、差動対トラン
ジスタの他方のトランジスタのベースが、該第２のダイ
オードのカソードと該第３と該第４のトランジスタのコ
レクタの接続点に接続されたことを特徴とする特許請求
の範囲第２項記載のアクティブ・フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5777890A JPH03258109A (ja) | 1990-03-08 | 1990-03-08 | アクティブ・フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5777890A JPH03258109A (ja) | 1990-03-08 | 1990-03-08 | アクティブ・フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03258109A true JPH03258109A (ja) | 1991-11-18 |
Family
ID=13065329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5777890A Pending JPH03258109A (ja) | 1990-03-08 | 1990-03-08 | アクティブ・フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03258109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004523932A (ja) * | 2000-09-18 | 2004-08-05 | スカイワークス ソリューションズ，インコーポレイテッド | ＧｍＣフィルタおよびこのフィルタによって導出される不要な信号の抑制方法 |
| EP1003281A3 (en) * | 1998-11-19 | 2005-01-19 | Sony Corporation | Multi-input differential amplifier circuit |
-
1990
- 1990-03-08 JP JP5777890A patent/JPH03258109A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1003281A3 (en) * | 1998-11-19 | 2005-01-19 | Sony Corporation | Multi-input differential amplifier circuit |
| JP2004523932A (ja) * | 2000-09-18 | 2004-08-05 | スカイワークス ソリューションズ，インコーポレイテッド | ＧｍＣフィルタおよびこのフィルタによって導出される不要な信号の抑制方法 |
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