JPH0325943B2 - - Google Patents
Info
- Publication number
- JPH0325943B2 JPH0325943B2 JP57065350A JP6535082A JPH0325943B2 JP H0325943 B2 JPH0325943 B2 JP H0325943B2 JP 57065350 A JP57065350 A JP 57065350A JP 6535082 A JP6535082 A JP 6535082A JP H0325943 B2 JPH0325943 B2 JP H0325943B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- resistor
- region
- semiconductor
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に電圧を抵抗
比に応じて分割する電圧分割回路に用いられる抵
抗装置に関するものである。
比に応じて分割する電圧分割回路に用いられる抵
抗装置に関するものである。
半導体集積回路装置内で用いられるこの種の電
圧分割用の抵抗としては、ポリシリコン抵抗、高
不純物濃度の拡散抵抗、低不純物濃度のウエル抵
抗が考えられる。この不純物としてはＰ型不純物
を用いるのが通常である。
圧分割用の抵抗としては、ポリシリコン抵抗、高
不純物濃度の拡散抵抗、低不純物濃度のウエル抵
抗が考えられる。この不純物としてはＰ型不純物
を用いるのが通常である。
このうちポリシリコン抵抗と拡散抵抗（例えば
表面濃度1018原子／cm3）は、その抵抗値の電圧依
存性が小さいという利点がある。このため、一般
の抵抗として用いる他に、高い相対精度を要求さ
れる演算増幅器（OPアンプ）のゲイン調整部分
や、絶対精度を要求されるＡ／Ｄ変換等に使用さ
れる。しかし、これらはシート抵抗ρSが小さいた
め所望の抵抗値を得るには占有面積が大きくなる
という欠点がある。このため近年のICの高集積
化に伴い、シート抵抗ρSの大きい（不純物濃度の
低い）半導体領域例えばウエル領域（例えば表面
濃度1015原子／cm3）を抵抗として用いる考えがあ
る。しかしながら、このウエル抵抗のように低不
純物濃度の半導体領域の抵抗値には精度面で問題
があるので、高い相対または絶対精度が要求され
る分野では実用化されていない。この理由を詳細
に説明すると、基板とウエル領域との接合が低不
純物濃度領域同士の接合であるため、電圧印加時
に接合から空乏層が伸び易い。このために抵抗と
してのウエル領域の実効的な断面積が変調を受け
易くなるから、印加電圧の変動によつて抵抗値が
変動し、しかも場所によつて空乏層の伸びが異な
るために場所的に抵抗値がばらつく。
表面濃度1018原子／cm3）は、その抵抗値の電圧依
存性が小さいという利点がある。このため、一般
の抵抗として用いる他に、高い相対精度を要求さ
れる演算増幅器（OPアンプ）のゲイン調整部分
や、絶対精度を要求されるＡ／Ｄ変換等に使用さ
れる。しかし、これらはシート抵抗ρSが小さいた
め所望の抵抗値を得るには占有面積が大きくなる
という欠点がある。このため近年のICの高集積
化に伴い、シート抵抗ρSの大きい（不純物濃度の
低い）半導体領域例えばウエル領域（例えば表面
濃度1015原子／cm3）を抵抗として用いる考えがあ
る。しかしながら、このウエル抵抗のように低不
純物濃度の半導体領域の抵抗値には精度面で問題
があるので、高い相対または絶対精度が要求され
る分野では実用化されていない。この理由を詳細
に説明すると、基板とウエル領域との接合が低不
純物濃度領域同士の接合であるため、電圧印加時
に接合から空乏層が伸び易い。このために抵抗と
してのウエル領域の実効的な断面積が変調を受け
易くなるから、印加電圧の変動によつて抵抗値が
変動し、しかも場所によつて空乏層の伸びが異な
るために場所的に抵抗値がばらつく。
従つて、本発明の目的は、OPアンプのゲイン
調整やＡ／Ｄ変換器等のデバイスの消費電力を抑
えかつ占有面積を小さくするために高抵抗化を図
ると同時に、抵抗値の電圧依存性を解消した高精
度の抵抗（特に電圧分割用）を提供することにあ
る。
調整やＡ／Ｄ変換器等のデバイスの消費電力を抑
えかつ占有面積を小さくするために高抵抗化を図
ると同時に、抵抗値の電圧依存性を解消した高精
度の抵抗（特に電圧分割用）を提供することにあ
る。
以下、本発明を図面に示す実施例について詳細
に説明する。
に説明する。
第１図は、本発明が適用されるOPアンプの回
路図を示す。図示したOPアンプの非反転入力端
子には入力電圧VINが印加されており、反転入力
端子にはOPアンプの出力が抵抗R1を介して帰還
入力されている。抵抗R1とR2はその抵抗値の比
を調整することによつて帰還入力される電圧量を
調整してこのOPアンプのゲインGVを調整し、出
力電圧VOUTをその設計値に対して高い精度の値
に補正するためのものである。すなわち、VINに
対してVOUTは VOUT＝VIN・（R1＋R2）／R2 で示される。ゲインGV＝（R1＋R2）／R2とすれ
ば、VOUTはVINをGV倍して得られる。したがつて
個々のICにおいて入力電圧がその設計値から例
えば±10％ばらついた場合でも、GVを調整する
こと、即ちR1とR2の値を調整することによつて
VOUTを設計値に対して高い精度（例えば±１％）
で得ることができる。
路図を示す。図示したOPアンプの非反転入力端
子には入力電圧VINが印加されており、反転入力
端子にはOPアンプの出力が抵抗R1を介して帰還
入力されている。抵抗R1とR2はその抵抗値の比
を調整することによつて帰還入力される電圧量を
調整してこのOPアンプのゲインGVを調整し、出
力電圧VOUTをその設計値に対して高い精度の値
に補正するためのものである。すなわち、VINに
対してVOUTは VOUT＝VIN・（R1＋R2）／R2 で示される。ゲインGV＝（R1＋R2）／R2とすれ
ば、VOUTはVINをGV倍して得られる。したがつて
個々のICにおいて入力電圧がその設計値から例
えば±10％ばらついた場合でも、GVを調整する
こと、即ちR1とR2の値を調整することによつて
VOUTを設計値に対して高い精度（例えば±１％）
で得ることができる。
このような抵抗R1，R2を主体とするOPアンプ
のゲイン調整部分は、本発明によれば具体的には
第２図の如くに構成される。このゲイン調整部分
は、抵抗R1，R2を形成するための抵抗部１と、
この抵抗部１のR1とR2の抵抗値を調整するため
のスイツチ群２と、スイツチ群２を制御するため
のスイツチ群制御回路３からなる。なお、図中ａ
点、ｂ点およびｃ点は第１図のａ点、ｂ点および
ｃ点に対応する。
のゲイン調整部分は、本発明によれば具体的には
第２図の如くに構成される。このゲイン調整部分
は、抵抗R1，R2を形成するための抵抗部１と、
この抵抗部１のR1とR2の抵抗値を調整するため
のスイツチ群２と、スイツチ群２を制御するため
のスイツチ群制御回路３からなる。なお、図中ａ
点、ｂ点およびｃ点は第１図のａ点、ｂ点および
ｃ点に対応する。
抵抗部１は、低不純物濃度領域からなる抵抗
R0が多数個接続されたものからなつている。R10
はｍ個のR0からなるR1のうちの固定抵抗分、R20
はｎ個のR0からなるR2のうちの固定抵抗分であ
る。そして、R10とR20との間の７個のR0をスイ
ツチ群２によつてR1又はR2側へ振り分け、これ
に基いてR1とR2との抵抗値の比を夫々調整する。
R0が多数個接続されたものからなつている。R10
はｍ個のR0からなるR1のうちの固定抵抗分、R20
はｎ個のR0からなるR2のうちの固定抵抗分であ
る。そして、R10とR20との間の７個のR0をスイ
ツチ群２によつてR1又はR2側へ振り分け、これ
に基いてR1とR2との抵抗値の比を夫々調整する。
スイツチ群２はtree状のＮチヤネルMOSFET
（Metal Oxide Semicnnductor Field Effect
Transistot）Q11〜Q32を選択的に導通させ、tree
状の配線中にR1とR2の接点（ｃ点）からｂ点に
到る１本の電流路を形成する。
（Metal Oxide Semicnnductor Field Effect
Transistot）Q11〜Q32を選択的に導通させ、tree
状の配線中にR1とR2の接点（ｃ点）からｂ点に
到る１本の電流路を形成する。
スイツチ群制御回路３においては、ボンデイン
グパツドP1〜P3のいずれかとP4との間に高電圧
を印加して、対応するポリシリコンのフユーズf1
〜f3を溶解、切断（溶断）し、MOSFETQ11〜
Q32のゲート電極に印加される信号を固定する。
グパツドP1〜P3のいずれかとP4との間に高電圧
を印加して、対応するポリシリコンのフユーズf1
〜f3を溶解、切断（溶断）し、MOSFETQ11〜
Q32のゲート電極に印加される信号を固定する。
例えば、第２図においては、f1およびf2を溶断
してｃ点からQ12，Q21，Q31を通つてｂ点に到る
電流路を形成している。すなわち、抵抗RIと抵
抗RfとはRI＞Rfの関係にあるので、動作時にP0
にVDD、P4に−VSSを印加すれば、溶断されたフ
ユーズに対応するパツドP1，P2の電位は＋VDD
となり、パツドP3の電位は−VSSとなる。これ
らの信号はインバータIV11〜IV32を介してスイツ
チ群２に印加される。したがつて、スイツチ群２
の中で導通するMISFETはQ12，Q14，Q16，Q18，
Q21，Q23，Q31であり、他は非導通となる。ゆえ
にTree状のスイツチによつて一本の電流路が設
定される。
してｃ点からQ12，Q21，Q31を通つてｂ点に到る
電流路を形成している。すなわち、抵抗RIと抵
抗RfとはRI＞Rfの関係にあるので、動作時にP0
にVDD、P4に−VSSを印加すれば、溶断されたフ
ユーズに対応するパツドP1，P2の電位は＋VDD
となり、パツドP3の電位は−VSSとなる。これ
らの信号はインバータIV11〜IV32を介してスイツ
チ群２に印加される。したがつて、スイツチ群２
の中で導通するMISFETはQ12，Q14，Q16，Q18，
Q21，Q23，Q31であり、他は非導通となる。ゆえ
にTree状のスイツチによつて一本の電流路が設
定される。
次に、抵抗部１の構造について詳述する。
第３図は、上記した抵抗部１のレイアウトパタ
ーンを示し、抵抗として用いられる低不純物濃度
領域（表面濃度1015原子／cm3）Ｐ−WELLの一端
はａ点に、他端はアースGNDに接続されている。
高濃度領域（表面濃度1018原子／cm3）SR1，SR2，
SR3……は、第４図に明示するようにフイールド
酸化膜４のパターンに自己整合された状態でその
酸化膜４の存在しない位置に選択的に形成され、
また電気的には他のいずれの領域にも接続されな
いように設けられる。また、先述したスイツチ群
２へ接続されるべき部分では、高濃度領域はスイ
ツチ群へ伸びており、例えばMISFETのソー
ス・ドレイン領域を形成している。
ーンを示し、抵抗として用いられる低不純物濃度
領域（表面濃度1015原子／cm3）Ｐ−WELLの一端
はａ点に、他端はアースGNDに接続されている。
高濃度領域（表面濃度1018原子／cm3）SR1，SR2，
SR3……は、第４図に明示するようにフイールド
酸化膜４のパターンに自己整合された状態でその
酸化膜４の存在しない位置に選択的に形成され、
また電気的には他のいずれの領域にも接続されな
いように設けられる。また、先述したスイツチ群
２へ接続されるべき部分では、高濃度領域はスイ
ツチ群へ伸びており、例えばMISFETのソー
ス・ドレイン領域を形成している。
これらの高濃度領域の間隔L1は、Ｐ−WELL
の拡散深さXjと同じか或いはそれ以下に形成さ
れている。この間隔L1で低濃度領域Ｐ−WELL
が持つ抵抗分が第２図に示す抵抗R0であり、抵
抗体１は多数のR0が直列に配されてなつている。
もちろん高不純物濃度領域SR1，SR2……も抵抗
を持つので、その値は考慮する必要があるが、こ
のSR1，SR2は不純物濃度も高く、接合からの影
響を受けないように接合面から十分に浅く形成さ
れているので、その抵抗値は設計値に対して精度
よく形成される。
の拡散深さXjと同じか或いはそれ以下に形成さ
れている。この間隔L1で低濃度領域Ｐ−WELL
が持つ抵抗分が第２図に示す抵抗R0であり、抵
抗体１は多数のR0が直列に配されてなつている。
もちろん高不純物濃度領域SR1，SR2……も抵抗
を持つので、その値は考慮する必要があるが、こ
のSR1，SR2は不純物濃度も高く、接合からの影
響を受けないように接合面から十分に浅く形成さ
れているので、その抵抗値は設計値に対して精度
よく形成される。
このように、複数個の高濃度領域SR1，SR2，
SR3……を低濃度領域Ｐ−WELLを横切つて一定
のピツチでしかもＰ−WELLよりも充分浅く形
成したことによつて、第４図に示す如く、電流路
を示す電気力線（等電位線と直交）５が隣接し合
う高濃度領域間を結ぶように発生することにな
る。即ち、Ｐ−WELLによる抵抗Ｒとして寄与
するのは、電気力線５が切る領域（つまり表面近
傍領域）のみとなり、このために空乏層６は一点
鎖線で示すように低濃度領域Ｐ−WELL側へ拡
がるものの抵抗Ｒの実効部分には実質的に影響を
及ぼさない。従つて、印加電圧（ａ点の電圧）に
より空乏層６の伸びが異なつて低濃度領域Ｐ−
WELLの断面積が変調を受けたとしても、抵抗
値Ｒは変化しないことになり、電圧依存性のない
高精度の抵抗を得ることができ、上記のR0，
R10，R20を設計値通りに形成できる。したがつ
て、第１図に示した如き回路、特にVINが±10％
程度の精度でVOUTを高精度に調整したい場合に
有効であることが理解されよう。実測によれば、
VINに設計値から±10％のばらつきがあるときに
VOUTは設計値に対し±0.4％と高精度で得ること
ができた。
SR3……を低濃度領域Ｐ−WELLを横切つて一定
のピツチでしかもＰ−WELLよりも充分浅く形
成したことによつて、第４図に示す如く、電流路
を示す電気力線（等電位線と直交）５が隣接し合
う高濃度領域間を結ぶように発生することにな
る。即ち、Ｐ−WELLによる抵抗Ｒとして寄与
するのは、電気力線５が切る領域（つまり表面近
傍領域）のみとなり、このために空乏層６は一点
鎖線で示すように低濃度領域Ｐ−WELL側へ拡
がるものの抵抗Ｒの実効部分には実質的に影響を
及ぼさない。従つて、印加電圧（ａ点の電圧）に
より空乏層６の伸びが異なつて低濃度領域Ｐ−
WELLの断面積が変調を受けたとしても、抵抗
値Ｒは変化しないことになり、電圧依存性のない
高精度の抵抗を得ることができ、上記のR0，
R10，R20を設計値通りに形成できる。したがつ
て、第１図に示した如き回路、特にVINが±10％
程度の精度でVOUTを高精度に調整したい場合に
有効であることが理解されよう。実測によれば、
VINに設計値から±10％のばらつきがあるときに
VOUTは設計値に対し±0.4％と高精度で得ること
ができた。
また、低濃度領域Ｐ−WELLを抵抗として用
いたことによつて、その抵抗のシート抵抗ρSが大
となつて流れる電流が少なく、低消費電力化を図
れると共に、小さな面積で所望の抵抗を形成で
き、高集積化も図れる。こうした効果は、第１図
および第２図の如き回路では大きな利点である。
いたことによつて、その抵抗のシート抵抗ρSが大
となつて流れる電流が少なく、低消費電力化を図
れると共に、小さな面積で所望の抵抗を形成で
き、高集積化も図れる。こうした効果は、第１図
および第２図の如き回路では大きな利点である。
上記高濃度領域間の間隔Ｌは、低濃度領域の深
さxjより小さく（xj／Ｌ≧１）することが重要で
あることが実験的に確認されている。第５図に示
すように、テストサンプルとして、N-型基板７
中にP-型の低濃度抵抗領域Ｐ−WELLを形成し、
この両端に端子領域としてのP+型領域SR，
SR′を形成したものを用意し、Ｐ−WELLのxjと
高濃度領域SR−SR′間の間隔Ｌとの比（xj／Ｌ）
に応じたSR−SR′間の抵抗値を測定した。この
場合、Ｌを一定にしてxjの異なるサンプルを用意
して各xj／Ｌについての抵抗値を求めたところ、
第５図の如くになつた。抵抗値はxj＝Ｌの時の値
を１とした相対値で示してある。これによれば、
xj／Ｌが1.0以上のときには抵抗値が殆んど変化
せず、低濃度領域の深さによる影響を受けないこ
とが分る。これに対し、xj／Ｌ＜1.0のときには
抵抗値が増大し、低濃度領域の深さの影響を受け
易くなる。このことは、高濃度領域SR−SR′間、
即ち第３図及び第４図のSR1−SR2、SR2−SR3
間……のピツチ又は間隔をＰ−WELLの深さと
同じか或いはそれより小さくする方が、抵抗値の
変動を少なくする上で望ましいことを示唆してい
る。言い換えれば、xj／Ｌ≧1.0では、空乏層６
を切る電気力線５（第４図参照）の数が急激に減
少するために、空乏層により抵抗の実効部分が受
ける影響が非常に少なくなる。
さxjより小さく（xj／Ｌ≧１）することが重要で
あることが実験的に確認されている。第５図に示
すように、テストサンプルとして、N-型基板７
中にP-型の低濃度抵抗領域Ｐ−WELLを形成し、
この両端に端子領域としてのP+型領域SR，
SR′を形成したものを用意し、Ｐ−WELLのxjと
高濃度領域SR−SR′間の間隔Ｌとの比（xj／Ｌ）
に応じたSR−SR′間の抵抗値を測定した。この
場合、Ｌを一定にしてxjの異なるサンプルを用意
して各xj／Ｌについての抵抗値を求めたところ、
第５図の如くになつた。抵抗値はxj＝Ｌの時の値
を１とした相対値で示してある。これによれば、
xj／Ｌが1.0以上のときには抵抗値が殆んど変化
せず、低濃度領域の深さによる影響を受けないこ
とが分る。これに対し、xj／Ｌ＜1.0のときには
抵抗値が増大し、低濃度領域の深さの影響を受け
易くなる。このことは、高濃度領域SR−SR′間、
即ち第３図及び第４図のSR1−SR2、SR2−SR3
間……のピツチ又は間隔をＰ−WELLの深さと
同じか或いはそれより小さくする方が、抵抗値の
変動を少なくする上で望ましいことを示唆してい
る。言い換えれば、xj／Ｌ≧1.0では、空乏層６
を切る電気力線５（第４図参照）の数が急激に減
少するために、空乏層により抵抗の実効部分が受
ける影響が非常に少なくなる。
第６図〜第８図は別の実施例を示すものであ
る。
る。
この例は全並列比較型Ａ／Ｄ変換装置に係るも
のであつて、第１図において参照電圧VREFを複数
の抵抗体Ｒで分割し、コンパレータOP1〜OP4の
基準電圧（４／5VREF〜１／5VREF）を発生せしめ
ている。各コンパレータは、入力信号電圧VINが
夫々の基準電圧より大きいときに“Ｈ”信号を出
力する。
のであつて、第１図において参照電圧VREFを複数
の抵抗体Ｒで分割し、コンパレータOP1〜OP4の
基準電圧（４／5VREF〜１／5VREF）を発生せしめ
ている。各コンパレータは、入力信号電圧VINが
夫々の基準電圧より大きいときに“Ｈ”信号を出
力する。
第２図は複数の抵抗体Ｒのパターンを示してい
る。各抵抗体Ｒは低濃度領域（表面濃度1015原
子／cm3）Ｐ−WELLを横切つて形成された各高
濃度領域（表面濃度1018原子／cm3）を端子として
各コンパレータに接続されている。そして重要な
ことは各抵抗体Ｒの両端子間において、第３図と
同様の高濃度領域SR1，SR2，SR3が一定のピツ
チL2を置いて形成されていることである。これ
らのSR1〜SR3はＰ−WELLより浅くかつＰ−
WELLの深さ以下のピツチL2で形成され、電気
的には他のいずれの領域にも接続されていない。
る。各抵抗体Ｒは低濃度領域（表面濃度1015原
子／cm3）Ｐ−WELLを横切つて形成された各高
濃度領域（表面濃度1018原子／cm3）を端子として
各コンパレータに接続されている。そして重要な
ことは各抵抗体Ｒの両端子間において、第３図と
同様の高濃度領域SR1，SR2，SR3が一定のピツ
チL2を置いて形成されていることである。これ
らのSR1〜SR3はＰ−WELLより浅くかつＰ−
WELLの深さ以下のピツチL2で形成され、電気
的には他のいずれの領域にも接続されていない。
このように構成すれば、抵抗Ｒの中間域におい
てSR1−SR2、SR2−SR3間に第４図で述べた如
き電気力線が生じ、これに伴なつて電流路が表面
近傍に形成されてＰ−WELLの深さ（即ち空乏
層）の影響を受けることがなくなる。つまり、各
高濃度領域間には、第８図の如くに安定な抵抗
R0が形成され、複数の抵抗R0によつて各Ｒが同
等に構成されたのと等価となる。このため、上述
したと同様に、抵抗Ｒをすべて設計値通りに高精
度に形成でき、しかも低消費電力化及び高集積化
も図れる。この例のようなＡ／Ｄ変換装置におい
ては、抵抗Ｒの絶対精度が直接Ａ／Ｄ変換の精
度、特に非直線性誤差（微分直線性誤差、直線性
誤差）に影響するが、本例によれば、R0，Ｒを
設計通りに実現できるために抵抗に起因する非直
線性誤差を殆んど解消できる。
てSR1−SR2、SR2−SR3間に第４図で述べた如
き電気力線が生じ、これに伴なつて電流路が表面
近傍に形成されてＰ−WELLの深さ（即ち空乏
層）の影響を受けることがなくなる。つまり、各
高濃度領域間には、第８図の如くに安定な抵抗
R0が形成され、複数の抵抗R0によつて各Ｒが同
等に構成されたのと等価となる。このため、上述
したと同様に、抵抗Ｒをすべて設計値通りに高精
度に形成でき、しかも低消費電力化及び高集積化
も図れる。この例のようなＡ／Ｄ変換装置におい
ては、抵抗Ｒの絶対精度が直接Ａ／Ｄ変換の精
度、特に非直線性誤差（微分直線性誤差、直線性
誤差）に影響するが、本例によれば、R0，Ｒを
設計通りに実現できるために抵抗に起因する非直
線性誤差を殆んど解消できる。
以上述べた例は更に変形可能であり、Ａ／Ｄ変
換装置全般に適用できる。例えば第１図及び第２
図において、ａ点をVOUTから切り離して入力
とし、VINを入力とし、抵抗部１においてR0
（又は2R0，3R0……）毎にスイツチ群２への出力
を設け、スイツチ群制御回路３は外部からの信号
により任意の電流路を形成するようにもできる。
この場合には、入力＝VREF、入力＝VINとし
てＡ／Ｄ変換を行なえる。なお、上述した各半導
体領域のパターンや導電型を変化させてよい。
換装置全般に適用できる。例えば第１図及び第２
図において、ａ点をVOUTから切り離して入力
とし、VINを入力とし、抵抗部１においてR0
（又は2R0，3R0……）毎にスイツチ群２への出力
を設け、スイツチ群制御回路３は外部からの信号
により任意の電流路を形成するようにもできる。
この場合には、入力＝VREF、入力＝VINとし
てＡ／Ｄ変換を行なえる。なお、上述した各半導
体領域のパターンや導電型を変化させてよい。
図面は本発明の実施例を示すものであつて、第
１図は演算増幅器のゲイン調整を行なうための回
路図、第２図はその具体的構成を示す回路図、第
３図はゲイン調整用の抵抗部のパターン図、第４
図は第３図におけるＸ−Ｘ線拡大断面図、第５図
はテストサンプルにおける低濃度領域の深さと高
濃度領域間の間隔との比に応じた抵抗変化を示す
グラフ、第６図は他の実施例である全並列比較型
Ａ／Ｄ変換装置の回路図、第７図はその電圧分割
用抵抗のパターン図、第８図は各抵抗を直列接続
された小抵抗で示す回路図である。 なお、図面に示された符号において、１は抵抗
部、２はスイツチ群、３はスイツチ群制御回路、
５は電気力線、６は空乏層、SR1〜SR3……は高
濃度領域、Ｐ−WELLへP-型低濃度ウエルであ
る。
１図は演算増幅器のゲイン調整を行なうための回
路図、第２図はその具体的構成を示す回路図、第
３図はゲイン調整用の抵抗部のパターン図、第４
図は第３図におけるＸ−Ｘ線拡大断面図、第５図
はテストサンプルにおける低濃度領域の深さと高
濃度領域間の間隔との比に応じた抵抗変化を示す
グラフ、第６図は他の実施例である全並列比較型
Ａ／Ｄ変換装置の回路図、第７図はその電圧分割
用抵抗のパターン図、第８図は各抵抗を直列接続
された小抵抗で示す回路図である。 なお、図面に示された符号において、１は抵抗
部、２はスイツチ群、３はスイツチ群制御回路、
５は電気力線、６は空乏層、SR1〜SR3……は高
濃度領域、Ｐ−WELLへP-型低濃度ウエルであ
る。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体の一主面側に形成し
た第２導電型の第１半導体領域を用いた抵抗を有
する半導体集積回路装置において、前記抵抗は前
記第１半導体領域より不純物濃度が高い第２導電
型の複数の第２半導体領域が、前記第１半導体領
域中にこの領域を横切るように、かつ前記第１半
導体領域よりも浅く形成されてなることを特徴と
する半導体集積回路装置。 ２ 前記複数の第２半導体領域の互いの間隔は、
前記第１半導体領域の深さと同じか或いはより小
さく形成されていることを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065350A JPS58182860A (ja) | 1982-04-21 | 1982-04-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065350A JPS58182860A (ja) | 1982-04-21 | 1982-04-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182860A JPS58182860A (ja) | 1983-10-25 |
| JPH0325943B2 true JPH0325943B2 (ja) | 1991-04-09 |
Family
ID=13284412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065350A Granted JPS58182860A (ja) | 1982-04-21 | 1982-04-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182860A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5867058A (ja) * | 1981-10-16 | 1983-04-21 | Nec Corp | 半導体装置 |
-
1982
- 1982-04-21 JP JP57065350A patent/JPS58182860A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182860A (ja) | 1983-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7119527B2 (en) | Voltage reference circuit using PTAT voltage | |
| US5061863A (en) | Transistor provided with a current detecting function | |
| US7852148B2 (en) | Method of forming a sensing circuit and structure therefor | |
| JPH04312107A (ja) | 定電圧回路 | |
| US3567965A (en) | Temperature compensated zener diode | |
| US4181878A (en) | Integrated-circuit chip with voltage divider | |
| US20180143659A1 (en) | Reference voltages | |
| US4158804A (en) | MOSFET Reference voltage circuit | |
| JPH075225A (ja) | 金属・酸化物・半導体電界効果トランジスタのドレイン電流を監視する回路構造体 | |
| US4424461A (en) | Semiconductor integrated circuit providing temperature compensation | |
| US12408374B2 (en) | Transistor arrangement with a load transistor and a sense transistor | |
| US6441460B1 (en) | Largely voltage-independent electrical resistor formed in an integrated semiconductor circuit | |
| JP2944442B2 (ja) | ディジタルアナログ変換器 | |
| JP2001168651A (ja) | 半導体装置 | |
| US5023693A (en) | Transistor with current sensing function | |
| US4199733A (en) | Extended-drain MOS mirrors | |
| JPH0325943B2 (ja) | ||
| US5130529A (en) | Semiconductor optical position sensing device | |
| KR900008046B1 (ko) | 비교기 | |
| US6768139B2 (en) | Transistor configuration for a bandgap circuit | |
| US6771116B1 (en) | Circuit for producing a voltage reference insensitive with temperature | |
| JP2819787B2 (ja) | 定電流源回路 | |
| US20240272010A1 (en) | Temperature sensor | |
| JPH04297061A (ja) | 半導体抵抗装置 | |
| US4645949A (en) | Circuit arrangement for enhancing the utilizable hall-signal of hall sensor |