JPH03259496A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH03259496A JPH03259496A JP2058359A JP5835990A JPH03259496A JP H03259496 A JPH03259496 A JP H03259496A JP 2058359 A JP2058359 A JP 2058359A JP 5835990 A JP5835990 A JP 5835990A JP H03259496 A JPH03259496 A JP H03259496A
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- Japan
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- constant current
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- Pending
Links
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- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 230000001052 transient effect Effects 0.000 abstract 2
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、メモリなどに内蔵され、複数の出力トラン
ジスタにより構成される出力回路に係わり、特に各出力
トランジスタのオフからオンに変化する際に生じるノイ
ズの発生を抑えた出力回路に関する。
ジスタにより構成される出力回路に係わり、特に各出力
トランジスタのオフからオンに変化する際に生じるノイ
ズの発生を抑えた出力回路に関する。
「従来の技術」
第２図は、メモリ（例えば、ＲＡＭ、ランダム・アクセ
ス・メモリ）などに内蔵される複数の出力トランジスタ
により構成される出力回路の一例を示す回路図である。
ス・メモリ）などに内蔵される複数の出力トランジスタ
により構成される出力回路の一例を示す回路図である。
この図において、ｌはノアゲートであり、その第１入力
端かインノく一夕２を介してナントゲート３の第１入力
端に接続されてＬ）る。また、その第２入力端がナント
ゲート３の第２の入力端に接続され、その出力端かイン
ノく一タ４を介してＦ Ｅ Ｔ （ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ）５のゲートに接続され
ている。ナントゲート３は、その出力端がインバータ６
を介してＦＥＴ７のゲートに接続されている。上記Ｆ’
ＥＴ ５のドレインには電源電圧Ｖ０が印加され、また
、そのソースがＦＥＴ７のドレインと共通接続されてい
る。そして、この共通接続部分から出力信号Ｐｏが取出
されるようになっている。Ｆ Ｅ Ｔ’ ７のソースは
接地されている。なお、上記ＦＥＴ５は、ＰＭＯＳ（Ｐ
チャンネル・メタルオキサイド・セミコンダクタ）型で
あり、ＦＥＴ ７はＮＭＯＳ（Ｎチャンネル・メタルオ
キサイド・セミコンダクタ）型である。
端かインノく一夕２を介してナントゲート３の第１入力
端に接続されてＬ）る。また、その第２入力端がナント
ゲート３の第２の入力端に接続され、その出力端かイン
ノく一タ４を介してＦ Ｅ Ｔ （ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ）５のゲートに接続され
ている。ナントゲート３は、その出力端がインバータ６
を介してＦＥＴ７のゲートに接続されている。上記Ｆ’
ＥＴ ５のドレインには電源電圧Ｖ０が印加され、また
、そのソースがＦＥＴ７のドレインと共通接続されてい
る。そして、この共通接続部分から出力信号Ｐｏが取出
されるようになっている。Ｆ Ｅ Ｔ’ ７のソースは
接地されている。なお、上記ＦＥＴ５は、ＰＭＯＳ（Ｐ
チャンネル・メタルオキサイド・セミコンダクタ）型で
あり、ＦＥＴ ７はＮＭＯＳ（Ｎチャンネル・メタルオ
キサイド・セミコンダクタ）型である。
この上うな構成の出力回路において、ノアゲート１の第
１入力端と、インバータ２を介してナントゲート３の第
１入力端に“Ｌ”レヘルのＯＥ（アウトプットイネーブ
ル）信号が印加された状態で、ノアゲートｌおよびナン
トゲート３各々の第２入力端に印加されるＩ信号のレベ
ルが“Ｌ”から“Ｈ”に変化すると、出力信号Ｐｏのレ
ベルが“Ｈ”から“Ｌ”に変化する。
１入力端と、インバータ２を介してナントゲート３の第
１入力端に“Ｌ”レヘルのＯＥ（アウトプットイネーブ
ル）信号が印加された状態で、ノアゲートｌおよびナン
トゲート３各々の第２入力端に印加されるＩ信号のレベ
ルが“Ｌ”から“Ｈ”に変化すると、出力信号Ｐｏのレ
ベルが“Ｈ”から“Ｌ”に変化する。
「発明が解決しようとする課題」
ところで、上述した従来の出力回路にあっては、回路の
スピードを上げるためには、Ｆ’ＥＴ ７のチャネル幅
をある程度大きくしないと、出力信号端とグランドとの
間に生じる寄生容量を含めた負荷に対応させることがで
きない。しかしながら、チャネル幅をある程度大きくす
ると、過渡期において、ＦＥＴ７がオンになると同時に
、このＦＥＴ７の能力に応じた大きな電流が流れること
になる。こ乙がグランドレベルを変動させ、ノイズとな
って他の回路の誤動作を引き起こしてしまうとい問題が
生じる。
スピードを上げるためには、Ｆ’ＥＴ ７のチャネル幅
をある程度大きくしないと、出力信号端とグランドとの
間に生じる寄生容量を含めた負荷に対応させることがで
きない。しかしながら、チャネル幅をある程度大きくす
ると、過渡期において、ＦＥＴ７がオンになると同時に
、このＦＥＴ７の能力に応じた大きな電流が流れること
になる。こ乙がグランドレベルを変動させ、ノイズとな
って他の回路の誤動作を引き起こしてしまうとい問題が
生じる。
この発明は上述した事情に鑑みてなされたちので、ＦＥ
Ｔ７のオフからオンになる際の過渡期において一時的に
大電流が流れ無い出力回路を提供することを目的として
いる。
Ｔ７のオフからオンになる際の過渡期において一時的に
大電流が流れ無い出力回路を提供することを目的として
いる。
「課題を解決するための手段」
この発明は、複数の出力トランジスタにより構成される
出力回路において、前記各出力トランジスタのバイアス
を一定として定電流動作させる定電流バイアス手段を具
備することを特徴とする。
出力回路において、前記各出力トランジスタのバイアス
を一定として定電流動作させる定電流バイアス手段を具
備することを特徴とする。
「作用 」
この発明の構成によれば、定電流バイアス手段により各
出力トランジスタのバイアスを一定にして定電流動作を
させるので、前記各出力トランジスタがオフからオンに
なる際の過渡期においても一時的に大電流が流れない。
出力トランジスタのバイアスを一定にして定電流動作を
させるので、前記各出力トランジスタがオフからオンに
なる際の過渡期においても一時的に大電流が流れない。
したがって、大電流が流れることにより生じるグランド
レベルの変動がほとんど生じないので、ノイズがほとん
ど発生せず、他の回路への影響がほとんど無い。
レベルの変動がほとんど生じないので、ノイズがほとん
ど発生せず、他の回路への影響がほとんど無い。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第１図はこの発明の一実施例による出力回路の構成を示
す回路図である。なお、この図において前述した第２図
と共通する部分には同一の符号を付してその説明を省略
する。
す回路図である。なお、この図において前述した第２図
と共通する部分には同一の符号を付してその説明を省略
する。
この図において、ＦＥＴ７のソースがＦＥＴ ８のドレ
インに接続されている。ＦＥＴ ８はＮＭＯＳ型のＦＥ
Ｔてあり、そのソースが接地され、ゲートがＦＥＴ９の
ソースに接続されるとともに、ＦＥＴ １０のドレイン
およびゲートにそれぞれ接続されている。ＦＥＴ ９は
ＰＭＯＳ型のＦＥＴであり、そのドレインには電源電圧
Ｖ。が印加され、ゲートが接地されている。一方、上述
したＦＥＴ１ＯはＮＭＯＳ型のＦＥＴであり、そのソー
スが接地されている。これらＦＥＴ９，１０は定電流バ
イアス回路を構成する。
インに接続されている。ＦＥＴ ８はＮＭＯＳ型のＦＥ
Ｔてあり、そのソースが接地され、ゲートがＦＥＴ９の
ソースに接続されるとともに、ＦＥＴ １０のドレイン
およびゲートにそれぞれ接続されている。ＦＥＴ ９は
ＰＭＯＳ型のＦＥＴであり、そのドレインには電源電圧
Ｖ。が印加され、ゲートが接地されている。一方、上述
したＦＥＴ１ＯはＮＭＯＳ型のＦＥＴであり、そのソー
スが接地されている。これらＦＥＴ９，１０は定電流バ
イアス回路を構成する。
ここで、ＦＥＴｌ０のチャネル幅をＷ、。、チャンネル
長をＬｌ。、流れる電流を■１゜とし、ＦＥＴ８のチャ
ネル幅をＷ８、チャネル長をＬ８とすると、このＦＥＴ
８を流れる電流Ｉ８は、 Ｗｓ Ｌ＋ｎ ■・−１曽ｏ’Ｌｅ”・・ Ｗ８ Ｌ Ｉ。
長をＬｌ。、流れる電流を■１゜とし、ＦＥＴ８のチャ
ネル幅をＷ８、チャネル長をＬ８とすると、このＦＥＴ
８を流れる電流Ｉ８は、 Ｗｓ Ｌ＋ｎ ■・−１曽ｏ’Ｌｅ”・・ Ｗ８ Ｌ Ｉ。
＝ｋｌ 、。、（ｋ−ｗｌｏ −ＬＩｌ ）となり、Ｆ
ＥＴ １０を流れる電流１＋ｏに比例した値になる。し
たがって、上式に示す比例定数ｋを変えることにより、
電流Ｉ６を所望とする一定値に保つことができる。これ
により回路のスピードを上げるためにＦＥＴ ７のチャ
ネル幅を広くしても、過渡期において同ＥＦＴ７がオフ
からオンになった際に、同ＦＥＴ ７の能力に応じた電
流が流れることがない。したがってグランドレベルの変
動が起こりにくくなり、ノイズはほとんど発生しない。
ＥＴ １０を流れる電流１＋ｏに比例した値になる。し
たがって、上式に示す比例定数ｋを変えることにより、
電流Ｉ６を所望とする一定値に保つことができる。これ
により回路のスピードを上げるためにＦＥＴ ７のチャ
ネル幅を広くしても、過渡期において同ＥＦＴ７がオフ
からオンになった際に、同ＦＥＴ ７の能力に応じた電
流が流れることがない。したがってグランドレベルの変
動が起こりにくくなり、ノイズはほとんど発生しない。
このように、ＦＥＴ９，１０よりなる定電流ノくイアス
回路によってＦＥＴ８を流れる電流■、を一定値に設定
することで、ＦＥＴ７を定電流動作させることができる
。
回路によってＦＥＴ８を流れる電流■、を一定値に設定
することで、ＦＥＴ７を定電流動作させることができる
。
なお、上記実施例において、ＦＥＴ９としてＰＭＯＳ型
を使用したが、ＮＭＯＳ型を使用しても良い。ただしこ
の場合、バイアスはグランドではなく電源にする。
を使用したが、ＮＭＯＳ型を使用しても良い。ただしこ
の場合、バイアスはグランドではなく電源にする。
「発明の効果」
以上説明したようにこの発明による出力回路によれば、
定電流バイアス手段により各出力トランジスタのバイア
スを一定にしてこれらを定電流動作させるので、各出力
トランジスタがオフからオンになる過渡期においても一
時的に大電流が流れることがない。したかって、過渡期
におけるグランドレベルの変動が起こりにくくなり、ノ
イズがほとんど発生しないので、このノイズによる他の
回路への影響がほとんど無い。
定電流バイアス手段により各出力トランジスタのバイア
スを一定にしてこれらを定電流動作させるので、各出力
トランジスタがオフからオンになる過渡期においても一
時的に大電流が流れることがない。したかって、過渡期
におけるグランドレベルの変動が起こりにくくなり、ノ
イズがほとんど発生しないので、このノイズによる他の
回路への影響がほとんど無い。
第１図はこの発明の一実施例である出力回路の構成を示
す回路図、 第２図は従来の出力回路の構成を示す回路図である。 ５．９・・・・・・ＰＭＯＳ型のＦＥＴ。 ７．８．９・・・・・・ＮＭＯＳ型のＦＥＴ（８，９，
１０は定電流バイアス手段を構成する）。 第２図
す回路図、 第２図は従来の出力回路の構成を示す回路図である。 ５．９・・・・・・ＰＭＯＳ型のＦＥＴ。 ７．８．９・・・・・・ＮＭＯＳ型のＦＥＴ（８，９，
１０は定電流バイアス手段を構成する）。 第２図
Claims (1)
- 複数の出力トランジスタにより構成される出力回路にお
いて、前記各出力トランジスタのバイアスを一定として
定電流動作させる定電流バイアス手段を具備することを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058359A JPH03259496A (ja) | 1990-03-09 | 1990-03-09 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058359A JPH03259496A (ja) | 1990-03-09 | 1990-03-09 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259496A true JPH03259496A (ja) | 1991-11-19 |
Family
ID=13082126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058359A Pending JPH03259496A (ja) | 1990-03-09 | 1990-03-09 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990711A (en) * | 1997-03-21 | 1999-11-23 | Yamaha Corporation | Constant current driving circuit |
-
1990
- 1990-03-09 JP JP2058359A patent/JPH03259496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990711A (en) * | 1997-03-21 | 1999-11-23 | Yamaha Corporation | Constant current driving circuit |
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