JPH0326016A

JPH0326016A - パルス幅変調回路

Info

Publication number: JPH0326016A
Application number: JP1160366A
Authority: JP
Inventors: Hiroyuki Yamamoto; 裕之山本; Yuichi Goto; 裕一後藤; Toshiji Nishimura; 西村　利治
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 1989-06-22
Filing date: 1989-06-22
Publication date: 1991-02-04
Anticipated expiration: 2014-09-13
Also published as: JP2949349B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、パルス幅変調回路に関し、更に詳しくは、高
い周波数での使用に適したパルス幅変調回路に関する。

（発明の背景）いわゆるパルス幅変調回路は各種の分野で利用されてい
る。′例えば、モータの制御，レーザプリンタの中間調
再現などが主な用途である。このうち、モータの制御は
比較的周波数も低く、制御を行ないやすい。また、専用
のパルス幅変調用のＩＣも用意されており、問題はない
。

ところが、レーザプリンタでは使用する周波数も高く、
パルス幅変調用の専用ＩＣも用意されていない。従って
、ディスクリートで構戊していた。

第３図は上述のように構成したパルス幅変調回路の構成
例を示す構戊図てある。図において、１は外部より与え
られるデータクロックを基準に三角波を発生する三角波
発生回路、２はデータクロックを基準にしてディジタル
データ入力をアナログ信号に変換するＤ／Ａ変換器、３
は三角波発生回路１よりの三角波とＤ／Ａ変換器２から
のアナログ信号とを比較することによりパルス幅の制御
されたＰＷＭ信号を生戒するコンバレー夕である。

また、第４図は上述したパルス幅変調回路の動作状態に
おける各部の信号波形を示す波形図である。

外部より与えられるデータクロック（第４図（ａ））に
従って、三角波発生回路１内のトランジスタＴｒｉはオ
ン／オフを繰り返す。このＴｒ１のオン／オフの繰り返
しと同期して、コンデンサＣ１は放電／充電を繰り返す
。このＣＩの放電／充電により三角波の電圧が生威され
る。尚、Ｃ１の充放電は可変抵抗器ＶＲ１を介している
ので，三角波の波高値はこのＶＲＩで調節される。この
三角波はトランジスタＴｒ２で電流増幅され、コンデン
サＣ２を介して外部に出力される（第４図（ｂ））。尚
、この三角波は、両端が電源の＋−に接続された可変抵
抗器ＶＲ２によりＤＣオフセット調整がなされる。

一方、Ｄ／Ａ変換器２でディジタルデータ人力より生成
されたアナログ信号（第４図（Ｃ））と上述の三角波（
第４図（ｂ））とがコンバレータ３で比較され、ＰＷＭ
信号（第４図（ｄ））が得られる。

（発明が解決しようとする課題）第３図に示した回路構戊では、三角波（第４図ｂ）やア
ナログ信号（第４図（Ｃ））へノイズが混入すると、比
較結果であるパルス幅信号も容易に変化する。従って、
アナログで処理を行なうことによる精度の悪化，Ｄ／Ａ
変換器が高価であるなどの問題点がある。特に、アナロ
グレベルで比較を行なっているために、精度の安定にも
難点がある。

これをディジタル化するには、データクロックより更に
周波数の高い高周波クロックが必要となり、実現は困難
である。

本発明は上記した問題点に鑑みてなされたもので、その
目的とするところは、アナログで比較をする方式と比べ
高精度にパルス幅を制御することが可能なパルス幅変調
回路を、ディジクル方式により簡単な構或で実現するこ
とにある。

（課題を解決するための手段）上記課題を解決する本発明は、基準となるクロック信号
から遅延時間の異なる複数の遅延信号を生或する遅延手
段と、ディジタルデー夕入力をデコードするデコーダと
、このデコーダの出力を基準にして前記遅延手段からの
遅延信号を選択的に通過させる選択手段と、この選択手
段を通過した遅延信号とクロック信号とをゲーティング
する論理ゲート手段とを有し、ディジタルデータ人力に
応じたパルス幅の信号を得ることを特徴とするものであ
る。

（作用）本発明のパルス幅変調回路において、遅延手段により生
威された複数の遅延信号のうち、ディジタルデータ入力
に応じたもののみが選択手段を通過し、この選択手段を
通過した遅延信号とクロック信号とが論理ゲート手段で
ゲーティングされる。

この結果、ディジタルデータ入力に応じたパルス幅の信
号が生威される。

（実施例冫以下図面を参照して、本発明の実施例を詳細に説明する
。

まず、第１図のブロック図を参照して本発明のパルス幅
変調回路の概要について説明する。この図において、１
０はデータクロックを受けて周波数１７２のクロックを
出力するフリップ・フロップである。１１はフリップ・
フロップ１０のＱ出力を受け、遅延時間の異なる複数の
遅延された信号（以下これを遅延信号と呼ぶ）を出力す
るディレーラインである。尚、この実施例では６４の素
子（ＤＬ−１−ＤＩ、−６４）を有するものとして説明
する。

また、このディレーライン１］．は、複数の出力タップ
を有する単一の素子であっても、複数の遅延素子を縦続
接続し，たちのであっても良い。更には、ロジックＩＣ
，バッファ等が有する固定遅延やゲートアレイにおける
１ゲートの固定遅延を利用したものであっても良い。１
２は６ビットのディジタルデータ入力を受け、６４の出
力（０〜６３）のいずれか１つが順次ローレベルになる
デコーダである。１３はデコーダ１２の出力により、デ
ィレーライン１１の遅延出力を選択的に通過させる選択
回路である。この選択回路１３は６４個のオアゲートで
構成されており、ディレーライン１１からはそれぞれ位
相の異なる遅延信号がそれぞれ選択回路１３を構或する
オアゲートの一端に接続されている。また、それぞれの
オアゲートの他端にはデコーダ１２の出力が接続されて
いる。１４はフリップ◆フロップ１０のＱ出力と選択回
路１３の出力を受け、排他的論理和をとる排他的論理和
（Ｅｘ　ＯＲ）ゲートである。

第２図は本実施例の説明のためのタイムチャートである
。

以下、第１図及び第２図を参照して本実施例の動作説明
を行う。

データクロックはフリップ・フロップ１０により周波数
１／２のクロックに変換される。このフリップ・フロッ
プ１０のＱ出力（第２図（ａ））はディレーライン１０
に供給され、６４種類の遅延時間の異なる遅延信号が出
力されている（第２図（ｂ）〜第２図（ｅ））。

一方、デコーダ１２の出力は、６ビットのディジタルデ
ータ入力に対応して、０〜６３のうちいずれか１つのみ
がＬ，他はＨとなっている。この入出力の関係を第１表
に示す。

従って、選択回路１３の各オアゲー１・の出力は、デコ
ーダ１３の出力がＬである箇所のみでディレーライン１
１からの遅延信号が現われる。デコーダ１２の出力がＨ
である箇所のオアゲートの出力はＨレベルに固定される
。

第１表尚、これらオアゲートの出力はまとめて排他的論理和ゲ
ート１４の一方の入力に接続されているので、デコーダ
１２の出力がＬである箇所のオアゲートの出力のみが選
択されて出力されていることと等価である。

そして、排他的論理和ゲート１４は選択回路１３で選択
された遅延信号とフリップ・フロップ１０のＱ出力の排
他的論理和をとる。この結果、排他的論理和ゲート１４
の出力側には、２つの入力が一致でＬ，不一致でＨとな
る信号が現われる。

排他的論理和ゲート１４の一方の入力（遅延信号）は選
択結果により変化するので、排他的論理和ゲート１４の
出力信号はパルス幅が可変の信号．すなわちＰＷＭ信号
になる。尚、第２図（ｇ）に示したＰＷＭ信号は、ＤＬ
−３　（第２図（ｄ））が選択された場合を示している
。従って、本実施例では、どの遅延信号を選択するかで
、ＰＷＭ信号のローレベルのパルス幅を６４段階に自由
に変化させることが可能である。

以上説明したように本実施例によれば、高価なＤ／Ａ変
換器が不要となり、低コスト化を図れる。

また、アナログでの処理を行なわないので、ノイズにも
強く、稍度の低下の心配はない。そして、通常のディジ
タル処理と異なり、ドットクロックより周波数の高いク
ロックは不要であり、回路構戊も簡車である。また、本
実施例で使用した各部品は集積化に適しており、回路を
コンパクトにすることも可能である。

尚、以上の実施例ではパルス幅を６４段階に変化させる
場合について説明したが、これに限定されるものではな
い。すなわち、基本的な回路構或は本実施例と同じまま
で、ディレーラインのタップ数（又は素子数），選択回
路のオアゲート数，デコーダの処理能力を必要に応じて
変形するだけで、所望のパルス幅の変化率が得られる。

また、本実施例では、選択手段としてオアゲートからな
る選択回路，選択された遅延信号とクロックとのゲーテ
ィングを行なう論理ゲート手段として排他的論理和ゲー
トを使用して説明を行なったが、これに限定されるもの
ではない。すなわち、他種類の論理ゲートを使用して同
様の動作を行なわせることも可能である。

（発明の効果）以上詳細に説明したように、本発明では、遅延手段で生
或した複数の遅延信号のうち、ディジタルデータ人力に
応じたもののみを選択し、選択された遅延信号とクロッ
ク信号とをゲーティングするようにした。この結果、デ
ィジタルデー夕入力に応じたパルス幅の信号が生或され
る。従って、アナログで比較をする方式と比べ、パルス
幅を高精度に制御することが可能なパルス幅変調回路を
、ディジタル方式により簡単な構成で実現することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す構成図、第２図
は本実施例の動作の説明のためのタイムチャート、第３
図は従来のパルス幅変調回路の構戊例を示す構威図、第
４図は従来のパルス幅変調回路の動作状態に於ける波形
図である。１０・・・フリップ・フロップ１１・・・ディレーライン１２・・・デコーダ　　　　１３・・・選択回路１４・
・・排他的論理和ゲート

Claims

【特許請求の範囲】基準となるクロック信号から遅延時間の異なる複数の遅
延信号を生成する遅延手段と、ディジタルデータ入力をデコードするデコーダと、このデコーダの出力を基準にして前記遅延手段からの遅
延信号を選択的に通過させる選択手段と、この選択手段
を通過した遅延信号とクロック信号とをゲーティングす
る論理ゲート手段とを有し、ディジタルデータ入力に応
じたパルス幅の信号を得ることを特徴とするパルス幅変
調回路。