JPH03261213A - ディジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像伝送装置内で画像信号の帯域制限処理に
用いられるディジタルフィルタ回路に関するものである
。

従来の技術 従来より、画像信号の帯域制限に用いられるディジタル
フィルタ回路は、高速度の画像信号に対して処理を行う
場合、回路の動作クロックのクロックレートを低下させ
るため、その処理を多相に分割し、並列処理（多相処理
）を行っていた。

例えば、１９８５年テレビジョン学会全国大会予稿集１
３−１１３−１２ｒ工ンコーダ用２次元フィルタ」（二
宮　他）記載の構成が知られている。

以下、第５図および第６図を用いて従来のディジタルフ
ィルタ回路で、処理を多相に分割して並列処理を行う場
合の構成について説明する。第５図は、１次元の５タツ
プのトランスバーサルフィルタ回路である。第５図にお
いて、３７は入力端子、３８、３９．４０．４１はサン
プリングクロックの１クロック分の遅延回路、４２．４
３．４４．４５．４６は係数乗算器、４７は加算器、４
８は出力端子である。第５図の構成において、入力信号
Ｘア　（ｎは整数で画素番号を表わす）を入力した時、
出力信号Ｙ４は第（１）式で示される。

Ｙ＠　＝ａ、Ｘ、ｌ＋ａ＋Ｌ−＋　　＋ａｚＸ、ｌ−ｔ
＋ａ３Ｘｈ−３十ａ４Ｌ−４・＋＋＋　　（１）この第
５図で示した１次元の５タツプのトランスバーサルフィ
ルタ回路の動作クロックをサンプリングクロックの１／
２のクロックレートとするため、回路を２相に分割し、
並列処理（２相処理）するようにしたのが、第６図の構
成である。第６図において、４９は入力端子、５０．７
４はスイッチ回路、５１．５２．５３．５４．５５．５
６．５７は動作クロックの１クロック分の遅延回路、５
８．５９．６０．６１．６２゜６３、６４．６５．６６
、６７は係数乗算器、６Ｂ、　６９．７０゜７１、７２
．７３は加算器、７５は出力端子である。第６図の構成
において、以下その動作を説明する。入力端子４９より
入力される信号Ｘ１１は、スイッチ回路５０に入力され
る。スイッチ回路５０ではサンプリングクロックの１周
期ごとにスイッチの接点を切換えることにより、入力信
号Ｘ７を奇数系列の信号Ｘ！ｍ−１と、偶数系列の信号
Ｘｔｍの２つに分割する。そして、スイッチ回路５０で
分割してからスイッチ回路７４の直前までの処理はサン
プリングクロックの１７２のクロックレートの動作クロ
ックにより処理される。分割された後、偶数系列の信号
ＸＺｍは、５Ｂ、　５９．６０．６１．６２の係数乗算
器により、それぞれａ　ｏ＋　ａ　！＋　ａ　４．　ａ
　＋　＋　ａ　ｓの係数が乗算され、奇数系列の信号Ｘ
　ｔａ−、は、６３．６４．６５．６６、６７の係数乗
算器により、それぞれａ　ｌｌ＋　ａ　ｚ、ａ　４．　
ａ　１゜ａ、の係数が乗算される。乗算後、加算器６８
．７１゜７２により、第（２）式のＹｚ、が得られ、同
様に加算器６９、７０．７３により、第（３）式のＹ　
！＋＋−１が得られる。

Ｙ　ｚａ＝　（ａｏＸｉｍ　＋ａ！ｘ！６−！　＋ａ４
ｘｚｅ−ｉ）＋（ａ＋Ｘ＊＊−＋　＋ａｓＸｚｍ−ｓ）
＝ａｅＬ＊　＋ａＪ１ｍ−１＋　ａｚＸｚｍ−ｚ十ａＪ
ｚｍ−ｓ　＋ａａχ８１４　　・・・・・・　〔２）Ｙ
ｔｓ−＋＝（ａｏＸｚａ−＋＋ａＪｚ＊−ｓ　＋ａ４Ｘ
ｚｓ−ｓ）＋（ａ＋Ｘｉ＊−ｚ＋ａ＊Ｘｉ＋＋−ａ）＝
ａｏＸｚａ−＋　＋ａ＋Ｘ＊ｅ−ｘ　＋ａｚＸｚｓ−３
十ａｓＸｔａ−ｎ　　＋ａａＸｚｍ−ｓ　　　−−（３
）その後、スイッチ回路７４の接続接点をサンプリング
クロックの１周期ごとに切換えることにより、２相に分
割して処理することにより得られた信号Ｙ　！、　、と
Ｙ２．とを交互に出力端子７５に出力し、再びもとのサ
ンプリングクロックレートの出力信号Ｙ、ｌを得ること
ができる０以上のように、入出力部のスイッチ回路５０
およびスイッチ回路７４を除いては、すべてサンプリン
グクロックの１／２のクロックレートで処理できる。

また、従来の、オフセットサブサンプリング方式により
帯域圧縮あるいは高能率符号化し、画像信号を伝送する
画体伝送装置内でオフセットサブサンプリングを行う場
合は、第７図のように、ディジタルフィルタ回路７６と
は別回路として、オフセットサブサンプリング回１７７
を設けることにより行っていた。そして、オフセントサ
ブサンプリング回路内のスイッチ回路により、Ｙアのう
ち、Ｙ２１１とＹｔｍのどちらか一方を選択し、その選
択をオフセットの単位ごとに変更することによりオフセ
ットサブサンプリングを行っていた。

発明が解決しようとする課題 しかし、従来のディジタルフィルタ回路では、高速度の
画像信号に対応するために処理を多相に分割して、並列
処理を行う場合、回路規模が増大するという課題があっ
た。

本発明は、以上のような、ディジタルフィルタ回路を多
相に分割して並列処理する際に伴う回路規模の増大に鑑
み、オフセットサブサンプリング方式により、帯域圧縮
あるいは高能率符号化し、画像信号を伝送する画像伝送
装置において、画像信号の帯域制限用に使用されるディ
ジタルフィルタ回路を高速処理に対応させるために処理
を多相に分割して構成する際に伴う、回路規模の増大を
抑制することを目的としたものである。

ｉｓを解決するための手段 上記目的を達成するため、ディジタルフィルタ回路内部
に、入力信号を多相に分割する手段すなわちスイッチ回
路および、フィルタの係数値を制御できる係数乗算回路
を設け、ディジタルフィルタ回路内で、オフセントサブ
サンプリングするようにしたものである。

作用 本発明は、入力信号を多相に分割し処理する手段すなわ
ちスイッチ回路および、フィルタの係数値を制御できる
係数乗算回路をディジタルフィルタ回路の内部に持つこ
とにより、ディジタルフィルタ回路の内部でオフセット
サブサンプリングを行い、その結果、高速処理に対積す
ることができ、かつ、回路規模の増大を抑えたディジタ
ルフィルタを構成できるようにしたものである。

実施例 以下、第１図を参照しながら本発明の第１の実施例につ
いて説明する。

第１の実施例は、１次元の５タツプのトランスバーサル
フィルタ回路を２相に分割して構成した例である。

１は入力端子、２はスイッチ回路、３．４，５゜６は動
作クロックの１クロック分の遅延回路、７８、　９．１
０．１１．１２は係数乗算器、１３．１４．１５は加算
器、１６は出力端子、１７はフィルタの係数値を制御す
る係数制御回路である。１８はＡブロックで３．４の遅
延回路、７．８．９の係数乗算器、１３の加算器が含ま
れる。１９はＢブロックで５．６の遅延回路、１０．１
１．１２の係数乗算器、１４の加算器が含まれる。

以上のような構成において、以下その動作を説明する。

入力端子１より入力される画像信号ＸＲは、スイッチ回
路２により奇数系列の信号Ｘ１−１と偶数系列の信号Ｘ
！、の２つの信号系列に分割され、偶数系列の信号Ｘ！
、はＡブロック１８に、奇数系列の信号ｘ、−１はＢブ
ロック１９に出力される。

そして、以後の処理は、すべてサンプリングクロックの
１／２のクロックレートの動作クロックにより行われる
。Ａブロック１８では、入力Ｘ１は遅延回路３，４で遅
延され、係数乗算器７．８．９です、、ｂ、、ｂ、の係
数が乗算された後、加算器１３により加算される。また
、Ｂブロック１９では、入力Ｘ　！ａ−１は遅延回路５
．６で遅延され、係数乗算器１０．１１．１２でｂ＋、
ｂｓ、ｂｓの係数が乗算された後、加算器１４により加
算される。その結果、遅延回路３．４，５，６、係数乗
算器７．８．９．１０゜１１、１２、加算器１３．１４
．１５を経由して、出力端子１６か−ら出力される信号
Ｙは第（４）式のようになる。

ここで、係数乗算器７．　８．　９．１０．１１．１２
により乗算される係数ｂｏ＋　ｂｔ、ｂａ、ｂ＋、ｂｓ
、ｂｓは係数制御回路１７が出力する係数制御信号Ｐに
より制御され、Ｐ＝Ｏのとき、ｂ＋＋　−ａｏ＋ｂ＋　
＝ａ＋ｂｚ　−ａｘ、　ｂｓ　＝ａｓ、　ｂａ　＝ａａ
＋ｔｌｓ　”０に、Ｐ＝１のとき、ｂｅ　＝Ｏ＋　　ｂ
ｌ　−ａｏ＋ｋ）ｔ　＝ａｔｂｓ　”ａ＊＋ｂａ　＝ａ
ｓ＋ｂｓ　＝ａａ　となるように制御される。　（ただ
し、ａ　Ｏ＋　ａ　＋＋　ａ　ｔ＋　ａ　＋ｌ＋　ａ　
ａ　は固定値）なお、係数制御回路１７が出力する係数
制御信号Ｐはオフセットを行う単位ごと、すなわち、ラ
イン間オフセットならばラインごとに、フィールド間オ
フセットならばフィールドごとに信号の論理が制御され
る。ライン間オフセットを例にとると、第２にラインで
はＰ＝Ｏが出力され、このとき、出力信号Ｙは第（５）
式のようになる。また、第２に＋１ラインではＰ＝１が
出力され、出力信号Ｙは第（６）式のようになる。

Ｙ　””　（ｂｏＸｘ、＋　ｂ！ｘ！＠−ｔ　＋ｂａＸ
ｚｍ−４）＋　（ｂ＋Ｘｘ＋＝−＋　＋ｂｓＬ−−３）
＝ｂｏＸ、、　＋ｂ１Ｘｚ、−＋　＋ｂ＊Ｘｚａ−ｚ＋
ｂｓＸｉａ−ｓ　＋　ｂａＸ怠ｍ−ａ　　−−（４１第
２にラインのとき（Ｐ＝Ｏ） Ｙ＝（ａｏＸｚａ＋ａＪｚｓ−ｚ　＋ａＪ＊＋ｍ−ａ）
＋（ａＪｚｍ−＋　＋ａＪｚ＋ａ−３）＝ａｏＬｓ　＋
ａ＋Ｘｚｓ−＋　＋ａｔＬ＋ａ−ｚ＋ａ！ｘｇａ−ｓ　
＋ａａＸｚ＊−ａ　　　−−（５）第２に＋１ラインの
とき（Ｐ＝１） Ｙ　＝（ａｏＸｔｍ−＋　＋ａｔＸ＊＊−ｓ　＋ａＪｚ
ｓ−ｓ）＋（ａ＋Ｘｘａ−□＋ａ３Ｘ１ａ−ａ）＝ＢＯ
Ｘ！＋ｍ−１＋’ａＩＸｚ＊−宜　＋ａＪ！ａ−３＋　
ａＪｚｍ−ａ　＋　ａａＸｘａ−ｓ　　＋＋　＋＋・（
６）また、以上に示した第２にラインおよび第２に＋１
ラインにおけるサンプリングクロックと入力信号Ｘ７に
対する、動作クロックならびに出力信号Ｙのタイミング
関係を第２図に示す。

第（５）式、第（６）式はそれぞれフィルタリング処理
後、ライン間オフセントサブサンプリングを行った時に
得られる出力に相当する。すなわち、実施例のディジタ
ルフィルタ回路は、２相に分割し並列処理を行うことに
よりサンプリングクロ・ツクの１／２のクロックレート
で動作し、かつ、オフセットサブサンプリングされた出
力を得ることができる。また、本実施例は１次元の５タ
ツプのトランスバーサルフィルタ回路の例を示したが、
任意のｎタップのトランスバーサルフィルタ回路であっ
てもかまわない。

以下、第３図を参照しながら本発明の第２の実施例につ
いて説明する。

第２の実施例は、インターレースされて送られてくる画
像信号の帯域制限および、オフセットサブサンプリング
を行う垂直３ライン、水平５タツプの３×５の２次元デ
ィジタルフィルタ回路である。

第３図において、２０は入力端子、２１はスイッチ回路
、２２は係数制御回路、２３．２４フイールドメモリ、
２５．２６はラインメモリ、２７．２Ｂ　　２９．３０
．３１゜３２は係数乗算回路である。３３は加算器、３
４は出力端子である。３５はＣブロックで２３のフィー
ルドメモリ、２５のラインメモリ、２７．２８．２９の
係数乗算回路が含まれる。３６はＤブロックで２４のフ
ィールドメモリ、２６のラインメモリ、３０．３１．３
２の係数乗算回路が含まれる。

以上のような構成において、以下その動作を説明する。

入力端子２０より入力される画像信号Ｘｆｉは、スイッ
チ回路２工により奇数系列の信号Ｘ　、、　。

と、偶数系列の信号Ｘ！、の２つの信号系列に分割され
、Ｃブロック３５側の入力として偶数系列の信号Ｘｍｍ
が、Ｄブロック３６側の入力として奇数系列の信号Ｘ１
−、が出力される。以後の処理はすべて、サンプリング
クロックの１／２のクロンクレートの動作クロックで行
われる。Ｃブロック３５の内部では、現ラインを第ｊラ
インとし、第ｊラインの第２ｍ番百の画素をＸｊ＋！ｓ
とすれば、送られてくる画像信号はインタレースされた
ものであるから、ラインメモリ２５によりライン方向く
垂直方向）に遅延され、ＸＪ、、８．！、が出力される
。また、フィールドメモリ２３により、１フイールド前
で、かつ、第ｊラインと第ｊ−２ラインの間の第ｊ−１
ラインの第２ｍ番目の画素Ｘｊ−１＋２１１が出力され
る。

Ｘｊ＋２ｍ、ＸＪ−１＋！ｌ）、ＸＪ−１＋ｉ＠はそれ
ぞれ係数乗算回路２７．２８．２９に入力され、遅延な
らび番こ係数の乗算が行われ、Ｙｅｔ、　　Ｙｃｚ、　
　ＹＣ３として出力される。ここで、 Ｙｅｔ　＝＝ｂｏｏＸ＝、　ｚａ　＋ｂｏｘχｊ＋２＋
ａ−２＋１ｌｏ４χ１３．４ＹＣ１″″”ｂｒｏＸｉ−
ｈｔａ＋ｂＩｚＸｉ−＋＋　ｚｍ−ｚ＋ｂＩａＸｊ−＋
、　ｔｍ−５ Ｙｃｓ−ｂｔｏＸＪ−ｉｔ　ｚａ＋ｂｘＪａ−ｔ＋　＊
ｍ−ｘ＋ｂｔａＸｉ−ｚである。

また、Ｄブロック３６の内部でも、Ｘｊ＋！＠−１に対
して、ラインメモリ２６によりライン方向（垂直方向）
に遅延した、Ｘｊ−！＋１１１１−１が出力されるとと
もに、フィールドメモリ２４によりＸｊ−１＋ｔ＆−１
が出力される・Ｘ　ｊ＋　＊＠−１・Ｘ、−、・寡−１
・Ｘ、−！ロー１はそれぞれ係数乗算回路３０．３１．
３２に入力され、遅延ならびに係数の乗算が行われ、Ｙ
□、　　Ｙｏｚ＋　　ＹＢ２として出力される。ここで
、 Ｙｅｔ−ｂｏｂＬｔ　ｌ＋ｍ−１＋ｂｏｓＸＪ、ｔｓ−
ｓ＋ｂｏｓＸＪ＋　ｚａ−５ＹＤｔ−Ｅｌ＋ＩＸｊ−＋
、　！＠−１＋　ｂ＋ｓχｊ−１，鵞−３＋ｂｌＪｊ−
１＋　！ｌ１ｌ−３ Ｙｅｓ−ｂｆｌＸＪ−ｘ、　！１１−１　＋　ｂｇｓＸ
ｊ−ｚ＋　冨＊−ｓ＋ｂ！５ｘＪ−寡、！１Ｓ である。

さらに、加算器３３により、ＣブロックおよびＤブロッ
クから出力される各信号Ｙｃ＋、　　’／Ｃ１，Ｙｃ。

ＹＤＩ、　　’１’Ｂ、　　’ｌ’ｏａを加算すると第
（７）式で示す、出力信号Ｙを出力端子３４より得るこ
とができる。

Ｙ　＝　Ｙｅｔ　＋　Ｙｃｚ＋　ＹＣ１＋　Ｙｌｌｌ　
＋　Ｙｅｔ　＋ＹＤ３”’　（Ｙｅ＋＋Ｙ＋＋＋）　＋
（Ｙｃｚ＋Ｙｔ＋ｚｌ＋　（Ｙｃ３＋　Ｙｏｓ） ＝　（ｂｏｅＸ、ｚａ　＋　ｂａｔχｉ＋　ｔｍ−＋　
＋　ｂｏｔＸｊ、　ｆｆ１ｓ−ｔ＋ｂｏｓＸ＝、　ｔｍ
−ｓ　＋ｂｏａχ＝、　ｚａ−ｎ＋ｂｏｓＬ＋　ｚａ−
ｓｌ＋　（ｂ＋ｅＸＪ−＋、　ｔ−＋ｂｚＸ＝−＋、　
ｔｍ＋　ｂ＋　ＪＪ−＋、　ｚａ−ｚ　＋ｂ＋　５Ｘ＝
−１＋　ｚａ−ｓ＋ｂ＋ＪＪ−＋、　ｔｍ−ａ　＋　ｂ
＋５ＸＪ−＋、　２ｍ−５）＋　（ｂｘｏＸＪ−ｇ、　
ｔｍ　＋ｂｔ＋Ｘ＝−ｚ、　１ｍ−１十ｂｚｚＸａ−ｚ
、　ｘ＋＋＋−ｚ＋ｂｚｓＸｊ−ｔ＋　ｔｍ−ｓ＋ｂｚ
Ｊ＝−ｚ、　ｚ−−ａ＋ｂｚｓχ＝−ｔ、　＊−ｓｌ　
−−（７）ここで、係数乗算回路２７．２８．２９．３
０．３Ｌ　３２で乗算される係数ｂｏｏ、　　ｂｏｘ、
　　ｂｏ４＋　　ｂｌＯ＋　　ｂｌｌｂ＋４＋　　ｂ！
０．　　ｂ＋Ｂ＋　　ｂｘ＊＋　　ｂｏｂ、　　ｂｏａ
、　　ｂｅｓｂｌｌ＋　　ｂ１３．ｂｌｓ＋　　ｂｆｌ
、ｂ！３＋　　ｂｔ’Ａは係数制御回路２２が出力する
係数制御信号Ｐにより、っぎのように制御される。

Ｐ＝Ｏのとき、 ｂｅＯ＝ａｏｏ、ｂｏ＋＝ａｏ＋、ｂｏｘ″ａｏｔｂｅ
ｓ＝ａａｓ＋　　ｂｏａ＝ａｏａ＋　　ｂｏｓ−Ｏｔ）
ｔｏ＝ａ＋ｅ＋　　ｔｌｚ＝ａ目、　　ｂ＋ｚ＝ａ＋ｉ
ｂ　＋ｓ＝　ａ　＋ｓ＋　　ｂ　＋ａ＝　ａ　ｊ４＋　
　ｂ　＋ｓ＝　０ｂｔｏ＝ａｔｏ＋　　ｂｉｔ”ａｘ＋
＋　　ｂａｔ−ａｔｔｂｚｓ−ａｔｓ＋　　ｂ＊４＝ａ
ｇ４＋　　ｂｔｓ＝ＯＰ＝１のとき、 ｂｏｏ＝ｏ＋　　ｂｏ＋＝ａｏｏ＋　　ｂｏｘ−ａｏ＋
ｂａｓ＝ａａｔ＋　　ｂｏ４−ａ＊ｓ＋　　ｂＯｓ−ａ
ｈａｂ　＋ｏｗＯｒ　　ｂ　＋＋−ａ　ｌ＠＋　　ｂ　
１１””　ａ　＋＋ｂ＋ｓ＝ａ＋ｘ＋　　ｂｒａ−ａｒ
ｘ＊　　ｂｓｓ−ａｈａｂ＊ｏ＝０．ｂｉｔ−ａｚｏ＋
　　ｂｚ＊＝ａｔ＋ｂｚｓ＝ａｘｚ＋　　ｂｚｉ””ａ
ｚｓ＋　　Ｉ）ｌｓ−ａｚａ（ただし−、ａｏｏ＋　　
ａＯＺ＋　　ａ０４＋　　ａｌＯ＋　　ａ目＋　　ａ１
４＋ａ！０＋　　ａｇｚ＋　　ａｔａ＋　　ａＩＩＩ＋
　　ａｏ３．　　ａｏｓｌａｔａ１３＋　　”１５−　
　ａ冨１＋　　ａ！ａ＋　　ａｚｓは固定値）なお、係
数制御回路２２が出力する係数制御信号Ｐはオフセット
を行う単位ごと、すなわち、ライン間オフセントならば
ラインごとに、フィールド間オフセットならばフィール
ドごとに信号の論理が制御される。したがって、フィー
ルド間オフセットを例にとると、第２にフィールドでは
Ｐ−０が出力され、このとき、出力信号Ｙは第（８）式
のようになる。また、第２に＋１フイールドではＰ−１
が出力され、出力信号Ｙは第（９）式のようになる。

第２にフィールドのとき（Ｐ＝Ｏのとき）Ｙ−Ｙ□ −（ａ、。Ｘｊ＋　！ｓ＋ａ＠ＩＸｊ、！ｓ−１十ａｏ
ｚＸｊ、１ｍ−１＋ａ＠３ｘ４＋　ｔｅａ−１＋ａｅａ
Ｘｊ＋　ｔｍ−ａ） ＋　（ａｔｓＸｊ−＋、　＊＊＋ａ＋　ＩＸｊ−１＋　
！１１−”ａｌＪｊ−１＋　Ｒ−−富士ａ１３Ｘｊ−１
１！ａ−３＋ａｚＸＪ−＋＋　！ｌｌ−４） ＋　（ａｔｏｘＪ−ｚ、　！ｍ＋ａｍＩＸｊ−！＋　８
ｍ−１＋ａｚｔＸＪ−ｚ＋　ｔａ−＊　＋ａｚｓＸＪ−
ｔ＋　！＋ｅ−３十ａ＊ａＸＪ−ｚ、ｚｍ−ａ）　　　
　　−−（８）第２に＋１フイールドのとき　（Ｐ＝１
のとき）Ｙ＝Ｙ□ −（ａｏｅＸＪ、　ｔｍ−＋　＋ａｏ＋Ｘ＝、　ｘ＊−
ｚ＋ａｏＪ＝、　寞ｍ−ｓ　＋ａＯ３ｘｊ、！ｓ−４十
ａｏａＸｊ、　ｚｓ−ｓｌ ＋（ａｌ。ｘｊ−１＋　！＠−１”ａｌｌｘｊ−１＋　
Ｒ＠−Ｚ十ａ＋ＪＪ−＋＋　ｚａ−ｓ　＋　ａｌｌｘｊ
−１＋　！ｓ−４十ａ＋ａＪ−＋＋２ｍ４） ”　　（ａ　２０　Ｘ　Ｊ　−１＋　＊　ｌＩ−１＋　
ａ　ＲＩ　Ｘ　ｊ　−Ｚ　＋　１　ｍ　−２＋ａ＊Ｊト
＊＋　ｚａ−ｓ＋　ａｔｓＸｊ−ｚ＋　寞１１−４＋ａ
ｔａＸ４−ｓｒ　！ａ４）　　　　　・・・・・・　（
９）また、以上に示した第２にフィールドおよび第２に
＋１フイールドにおけるサンプリングクロックと入力信
号Ｘイに対する、動作クロックならびに出力信号Ｙのタ
イミング関係を第４図に示す。

第（８）式、第（９）式で示された出力信号Ｙ、。。

Ｙ□は、３×５の２次元ディジタルフィルタ回路でフィ
ルタリングした信号をフィールド間オフセントサブサン
プリングした信号と等しくなっている。以上のように、
フィールドメモリ２３．２４、ラインメモリ２５．２６
、係数乗算回路２７．２８．２９．３０゜３１、３２、
加算器３３はすべてサンプリングクロックの１／２のク
ロックレートの動作クロックで動作させることができ、
かつ各回路を経由して、出力端子３４から出力されるフ
ィルタリング処理された信号Ｙは、フィールド間オフセ
ットサブサンプリングされた出力を得ることができる。

第２の実施例では、垂直３ライン、水平５タツプの３×
５の２次元ディジタルフィルタ回路の例であるが、任意
のｍＸｎの２次元ディジタルフィルタ回路であってもよ
い。

発明の効果 以上のように、オフセットサブサンプリングを行うｉｉ
！倣伝送伝送装置いて、ディジタルフィルタ回路内でオ
フセントサブサンプリングを行うことにより、高速の画
体信号に対して高速処理が要求され並列処理が必要とな
る場合でも、処理を多相に分割し並列処理を行う際に発
生する回路規模の増大を抑制することができるため、そ
の効果は大である。

【図面の簡単な説明】 第１図は本発明の第１の実施例におけるディジタルフィ
ルタ回路のブロック回路図、第２図は本発明の第１の実
施例における入力信号に対する詳軸内部の各タイミング
チャート、第３図は本発明の第２の実施例におけるディ
ジタルフィルタ回路のブロック回路図、第４図は本発明
の第２の実施例における入力信号に対する詳細内部の各
タイミングチャート、第５図は従来の１次元のトランス
バーサルフィルタ回路のブロック回路図、第６図は従来
の１次元のトランスバーサルフィルタ回路を２相に分割
した場合のブロック回路図、第７図は従来のディジタル
フィルタ回路とオフセットサブサンプリングを行う場合
のブロック結線図である。 １・・・・・・入力端子、２・・・・・・スイッチ回路
、３．４５．６・・・・・・遅延回路、７．　８．　９
．１０．１１．１２・・・・・・係数乗算器、１３．１
４．１５・・・・・・加算器、１６・・・・・・出力端
子、１７・・・・・・係数制御回路、１８・・・・・・
Ａブロック、１９・・・・・・Ｂブロック、２０・・・
・・・入力端子、２１・・・・・・スイッチ回路、２２
・・・・・・係数制御回路、２３．２４・・・・・・フ
ィールドメモリ、２５．２６・・・・・・ラインメモリ
、２７．２Ｂ２９、３０．３１．３２・・・・・・係数
乗算回路、３３・・・・・・加算器、３４・・・・・・
出力端子、３５・・・・・・Ｃブロック、３６・・・・
・・Ｄブロック、３７・・・・・・入力端子、３８．３
９．４０．４１・・・・・・遅延回路、４２．４３．４
４．４５．４６・・・・・・係数乗算器、４７・・・・
・・加算器、４８・・・・・・出力端子、４９・・・・
・・入力端子、５０、７４・・・・・・スイッチ回路、
５１．５２．５３．５４．５５゜５６、５７・・・・・
・遅延回路、５Ｂ、　５９．６０．６１．６２．６３６
４、６５．６６、６７・・・・・・係数乗算器、６８．
６９．７０．７１゜７２、７３・・・・・・加算器、７
５・・・・・・出力端子、７６・・・・・・ディジタル
フィルタ、７７・・・・・・オフセットサブサンプリン
グ回路。

Claims (1)

【特許請求の範囲】
1. オフセットサブサンプリング方式により帯域圧縮または
   高能率符号化して、画像信号を伝送する画像伝送する際
   に、回路の処理を分割し並列処理を行う手段と、係数乗
   算回路の係数値の制御によりオフセットサブサンプリン
   グする手段を有することを特徴とするディジタルフィル
   タ回路。