JPH03261240A - 同期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は共通のクロックに同期して動作する複数の受
信モジュールとこれらの受信モジュールとは非同期で動
作する送信モジュールとがハス接続された構成において
、その送信モジュールからの非同期信号をクロックに同
期して取込む同期化方式に関するものである。

「従来の技術」 それぞれ非同期に動作する２個のモジュールが１対１で
非同期信号を送受する場合には、受信モジュールでフリ
ップフロップを２段１或とし、まず送信モジュールから
の非同期信号を自己のクロックにより第１のフリップフ
ロップで受け、その第１のフリップフロップの出力を適
当な時間遅らせてクロックにより第２のフリップフロッ
プで受け、第２のフリップフロップがオンであることに
より受信モジュールは非同期信号がアサートされたと！
！！議する方法が一般にとられる。受信モジュールが１
個の場合は上述のように制御することにより、非同期信
号の同期化を問題なく行うことができる。

送信モジュールからの非同期信号を複数の受信モジュー
ルで前記手法によりそれぞれ個別に同期化して受信し、
ある１つの受信モジュールのみが非同期信号を受信した
旨の応答を送信モジュールに返すことが考えられる。

つまり第３図に示すように、送信モジュール１に対し、
受信モジュール２及び３が共通のバス１０１で接続され
、受信モジュール２．３は共通の発振器４からのクロッ
クで同期動作する。受信モジュール２．３はそれぞれ第
１のフリップフロップ７．８と、第２のフリップフロッ
プ９．ＩＯとをそれぞれ有し、これらフリップフロップ
７〜１０は発振器４のクロックで動作し、第１のフリッ
プフロップ７．８の各入力側はバス１０１に接続されて
いる。送信モジュール１内の制御レジスタ６から発生す
る非同期信号を、受信モジュール２．３でそれぞれクロ
ックに同期化して受信するが、この例では送信モジュー
ル１内のデータレジスタ５にデータがセットされると、
制御レジスタ６にデータレジスタ５のデータが有効であ
ることを表示する信号をセットし、この有効表示信号（
非同期信号）を受信モジュール２，３に送り、受信モジ
ュール２．３でそれぞれその有効表示信号をクロックに
同期化受信し、有効表示信号が取込まれるとデータレジ
スタ５のデータを受信モジュール２．３内の各データレ
ジスタ１１．１２にそれぞれ取込むようにした場合であ
る。

従って、送信モジュール１内のデータレジスタ５は受信
モジュール２，３内のデータレジスタ１１１２と共通バ
ス１０２で接続されている。受信モジュール２３内にお
いてそれぞれ、第１のフリップフロップ７．８の各出力
と発振器４のクロックとの論理積がアンドゲート］３．
１４でそれぞれとられ、アンドゲート１３．１４の出力
でそれぞれバス１０２上のデータをデータレジスタ１１
１２に取込むようにされている。また１つの受信モジュ
ール２では非同期信号を受信した旨の応答を送信モジュ
ールに返すために、第２のクリップフロップ９の出力が
信号＋１１０３を通して送信モジュール１内のデータレ
ジスタ５及び制御レジスタ６に供給されている。第２の
フリップフロップ９．１０の各出力でそれぞれ第１のフ
リップフロップ７．８をリセットするようにされている
。

第４図に示すように送信モジュール１においてデータレ
ジスタ５に有効データＤｏがセットされ、データが有効
であることを示す有効表示信号（非同期信号）が制御レ
ジスタ６に時点ｔｓｔｏでセットされてその出力ＣＯが
立上ると、その直後の発振器４のクロックの立上りで、
有効表示信号が第１のフリップフロップ７．８にそれぞ
れ取込まれ（受信され）、第１のフリップフロップ７．
８の各出力ＣＩ、Ｃ２がそれぞれ立上る。次のクロック
の立上りで第１のクリップフロップ７，８の各出力がそ
れぞれ第２のクリップフロップ９．１０に取込まれ、ま
たこのクロックの立上りはアンドゲート１３．１４をそ
れぞれ！過してバス１０２のデータ、つまりデータレジ
スタ５のデータＤＯがデータレジスタ１１．１２にそれ
ぞれセットされる。これらにより第２のクリップフロッ
プ９１０の各出力ＣＤＩ、ＣＤ２がそれぞれ立上り、か
つデータレジスタ１１．１２の内容ＤＩ、Ｄ２がそれぞ
れデータレジスタ５の内容ＤＯとなる。

第２のクリップフロップ９．１０の出力の立上りでそれ
ぞれ第１のフリップフロップ７．８がリセットされ、か
つ第２のフリップフロップ９の出力の立上りが信号線１
０３を通して受信応答信号としてデータレジスタ５及び
制御レジスタ６へ供給されて、これらがリセットされる
。

「発明が解決しようとする課題」 この第３図に示した同期化方式では同期化ずれが生ずる
ことがあり、誤動作を引き起こすことがある。以下同期
化ずれにより引き起こされる誤動作の一例について説明
する。いま、 ＴＰＤ＆？：制御レジスタ６から第１のフリップフロッ
プ７までの伝播遅延時間 ＴＰＤ６Ｂ：制御レジスタ６から第１のフリップフロッ
ゾ８までの伝播遅延時間 ＴＳ！？？：第１のフリップフロップ７のセットアツプ
時間 Ｔ　５ｉｔｅ　：　第１のフリップフロップ８のセット
アツプ時間 ＴＩｌ：受信モジュール２．３に発振器４から供給され
るクロックの立ち上がり時刻（ｔｓｔｓｏの直後からＴ
　＋　Ｔ　ｚ　Ｔ　ｓ　Ｔ　ａ・・・と記す）とすると
、 Ｔ＋　　ｔｓｚｓｏ≧Ｔ　ｐＤｂｑ　＋　Ｔ　５ｉｔｙ
・・・■が戒り立つ場合、制御レジスタ６の有効表示信
号が時刻Ｔ、に第１のフリップフロップ７にセットされ
る。

同様に、 ＴＩｔｓｉＮｎ≧ＴＰＤ６１１＋Ｔ、。１・・■が成り
立つ場合、制御レジスタ６の有効表示信号が時刻Ｔ、に
第１のフリップフロップ８にセットされる。一方、■及
び■の各関係が成り立たない場合は、制御レジスタ６の
有効表示信号は時刻Ｔ。

により１マシンサイクル遅れた時刻Ｔ２に第１のフリッ
プフロップ７．８にセットされる。

Ｔ、６．及びＴ　ｐ　ｏ　６　ｓはそれぞれ送信モジュ
ール１と受信モジュール２．３の距離及び伝播路の負荷
特性等に依存し、ＴＳＥＴ？及びＴｓｔ’ｒｓは第１の
フリップフロップ７．８で使用する素子の電気特性に依
存する。従って、送信モジュール１、受信モジュール２
．３の実装条件及び第１のフリップフロップ７．８で使
用する素子条件、さらにｔｓｉＮｏとＴ、の位相関係に
よっては、■式のみが威り立ち■式が威り立たない場合
が発生する。この場合は第５図に示すように受信モジュ
ール２ではＴ、の時刻に第１のフリップフロップ７がセ
ットされ、受信モジュール３ではＴ、の時刻に第１のフ
リ・ノブフロップ８がセントされる。従って、第１のフ
リップフロップ７．８の各出力を１マシンサイクル遅れ
て保持するデイレイ第２のフリップフロップ９　１０は
それぞれＴｚ　、Ｔ３の時刻にセットされ、受信モジュ
ール２と受信モジュール３とで第２のフリップフロップ
９，１０がオンとなる時刻が１マシンサイクルずれる。

送信モジュール１からの送信に対する応答は受信モジュ
ール２内の第２のプリップフロップ９の出力で行う、第
２のフリップフロップ９がオンとなったことにより信号
線１０３を介して送信モジュール１のデータレジスタ５
及び制御レジスタ６はリセットされる。従って、時刻Ｔ
３にはデータレジスタ５はリセットされており、時刻Ｔ
、にセットされたデータレジスタ１２には不定データが
保持されることになる。

以上説明したように、送信モジュールからの非同期信号
を複数の受信モジュールで受信するとき、従来の同期化
方式では同期化ずれが生ずる場合があり、これにより誤
動作を引き起こす。

「課題を解決するための手段」 この発明においては、送信モジュールからの非同期信号
を複数の受信モジュールで受信する場合に、各受信モジ
ュール内の第１のフリ・ノブフロ・ノブの出力を相互に
受は渡し、全ての受信モジュールの出力の論理積がそれ
ぞれ各受信モジュールにおいてアンドゲートでとられ、
その各アンドゲートの出力がクロックによりそれぞれ第
２のフリップフロップで受けるようにされる。

「実施例」 第１図にこの発明の実施例を示す。これは第３図に示し
たシステムにこの発明を適用した場合であり、第３図と
対応する部分に同一符号を付けて重複説明を省略する。

この実施例においては第１のフリップフロップ７．８の
各出力を受信モジュール２．１へそれぞれ供給し、相互
に受は渡し、受信モジュール２では第１のフリップフロ
ップ７の出力と供給された第１のフリップフロップ８の
出力とをアンドゲート１５へ供給して、全受信モジュー
ルの第１のフリップフロップの出力の論理積をとり、受
信モジュール３では第１のフリッププロップ８の出力と
供給された第１のフリップフロップ７の出力とをアンド
ゲート１６へ供給して全受信モジュールの第１のフリッ
プフロップの出力の論理積をとる。アンドゲート１５．
１６の各出力を発振器４のクロックで第２のフリップフ
ロップ９．１０にそれぞれ取込まれる。またこの例では
アンドゲート１５の出力と発振器４のクロックとがアン
ドゲート１３へ供給され、アンドゲート１３の出力でデ
ータレジスタ１１への取込みが行われ、アンドゲート１
６の出力と発振器４のクロックとがアンドゲート１４へ
供給され、アントゲ−１１４の出力でデータレジスタ１
２への取込みが行われる。

このような構成になっているから、第５図の例に示した
ように、受信モジュール２では■式が威り立つが、受信
モジュール３では■式が戒り立たない場合は、第２図に
示すように、時刻Ｔ１に制御レジスタ６の有効表示信号
が第１のフリップフロップ７に取込まれ、その出力が“
ｌ”となるが、第１のフリップフロップ８には取込まれ
ないため、その出力は“０°′のままである。従ってア
ンドゲート１５，１６の各出力は共に“０″のままであ
る。このため、次の時刻Ｔｔでは第２のフリップフロッ
プ９．１０の何れにも有効表示信号は取込まれない。時
刻Ｔ２で第１のフリップフロップ８に有効表示信号が取
込まれ、従って第１のフリップフロップ７．８の出力は
共に１”となり、第２図に示すように、アントゲ−）１
５，１６の各出力が“′１゛となる。よって次の時刻Ｔ
、でアンドゲート１５．１６の各出力の′１゛がそれぞ
れ第２のフリップフロップ９．１０に取込まれ、つまり
有効表示信号が取込まれると共にアントゲ−）１３．１
４の各出力の立上りで、データレジスタ５の有効データ
がデータレジスタ１１．１２にそれぞれ取込まれる。第
２のフリップフロップ９゜１０の各出力の立上りで第１
のフリップフロップ７．８がそれぞれリセットされると
共に、第２のフリップフロップ９の出力の立上りが応答
信号としてデータレジスタ５及び制御レジスタ６へ供給
されて、これらがリセットされる。

制御レジスタ６の有効表示信号（非同期信号）が時刻Ｔ
１に第１のフリップフロップ７にセットされ、時刻Ｔ、
に第１のフリップフロップ８にセットされるようにずれ
が生しても、第２のフリップフロップ９，１０は時刻Ｔ
３に同時にオンとなり、送信モジュール１の制御レジス
タ６がオンとなったことの認識時刻は受信モジュール２
と３で同しとなる。すなわち、同期化時期のずれは生し
ない。

「発明の効果」 以上述べたようにこの発明によれば、送信モジュールか
らの非同期信号を複数の受信モジュールで受信する場合
、同期化時期のずれを無くすことが出来るため、同期化
時期のずれに伴う誤動作を防止できる。

【図面の簡単な説明】

第１図はこの発明の同期化方式の一実施例を示すブロッ
ク図、第２図は第１図の実施例の動作例を示すタイムチ
ャート、第３図は従来技術の同期化方式を示すブロック
図、第４図は、従来技術の同期化方式で正しく動作して
いる状態を示すタイムチャート、第５図は従来技術にお
ける誤動作状態を示すタイムチャートである。

Claims (1)

【特許請求の範囲】
1. （１）クロックに同期して動作する複数の受信モジュー
   ルとこれらの受信モジュールとは非同期に動作する送信
   モジュールがバス接続された構成において、 上記各受信モジュールは、第１のフリップフロップ及び
   第２のフリップフロップをそれぞれ有し、上記受信モジ
   ュールの全ては上記送信モジュールからの非同期信号を
   上記クロックにより上記第１のフリップフロップで受け
   、 その第１のフリップフロップの出力を上記受信モジュー
   ル相互に受渡して全ての受信モジュールの第１のフリッ
   プフロップの出力の論理積を各受信モジュールごとにア
   ンドゲートでそれぞれとり、上記各受信モジュールにお
   いて上記アンドゲートの出力を上記クロックにより上記
   第２のフリップフロップで受けて上記非同期信号を上記
   クロックに同期化して受信することを特徴とする同期化
   方式。