JPH03263684A - ダイナミック・ランダム・アクセス・メモリ - Google Patents
ダイナミック・ランダム・アクセス・メモリInfo
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- JPH03263684A JPH03263684A JP2318754A JP31875490A JPH03263684A JP H03263684 A JPH03263684 A JP H03263684A JP 2318754 A JP2318754 A JP 2318754A JP 31875490 A JP31875490 A JP 31875490A JP H03263684 A JPH03263684 A JP H03263684A
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- write data
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミック・ランダム・アクセス・メモリ
（以下ダイナミックＲＡ Ｍと称す）に関し、特に、メ
モリセルが情報を電荷の形態で格納するキャパシタを白
“するダイナミックＲＡ〜１のデータ電荷保持特性の改
良に関する。
（以下ダイナミックＲＡ Ｍと称す）に関し、特に、メ
モリセルが情報を電荷の形態で格納するキャパシタを白
“するダイナミックＲＡ〜１のデータ電荷保持特性の改
良に関する。
［従来の技術］
″＋導体技術の発展に（十って様々な分野て半導体メモ
リか利用されている。このような半導体メモリの１つに
、データを記憶するためにキャパシタを利用するダイナ
ミックＲＡ Ｍかある。ダイナミックＲＡ Ｍは、その
メモリセルの構造に従って大きく２つの型に分けること
ができる。１つのメモリセルの型は、１個のキャパシタ
と１個のトランジスタからなる１トランジスタ／］キヤ
パシタ型のメモリセルである。もう１つのメモリセルの
形式は、３個のトランジスタと１個のキャパシタからな
る３トランジスタ／１キヤパシタ型メモリセルである。
リか利用されている。このような半導体メモリの１つに
、データを記憶するためにキャパシタを利用するダイナ
ミックＲＡ Ｍかある。ダイナミックＲＡ Ｍは、その
メモリセルの構造に従って大きく２つの型に分けること
ができる。１つのメモリセルの型は、１個のキャパシタ
と１個のトランジスタからなる１トランジスタ／］キヤ
パシタ型のメモリセルである。もう１つのメモリセルの
形式は、３個のトランジスタと１個のキャパシタからな
る３トランジスタ／１キヤパシタ型メモリセルである。
ダイナミックＲＡ ＭはスタティックＲＡＭに比べて高
集積密度化か可能であり、かつビット単価か安いため、
大記憶容量を必要とする多くの分野に利用されている。
集積密度化か可能であり、かつビット単価か安いため、
大記憶容量を必要とする多くの分野に利用されている。
このようなダイナミックＲＡＭか適用される分野の１つ
に画像処理分野かある。画像処理分野においては、画像
情報がデジタル的に処理される。
に画像処理分野かある。画像処理分野においては、画像
情報がデジタル的に処理される。
高速にデジタル画像情報をも理するために、半導体メモ
リには、データの書込みとデータの読出しを別々に独立
して丈行することか変求される。このようなダイナミッ
クＲＡ Ｍの１つに、データ書込み経路とデータ読出し
経路とか別々に設けられているものかある。
リには、データの書込みとデータの読出しを別々に独立
して丈行することか変求される。このようなダイナミッ
クＲＡ Ｍの１つに、データ書込み経路とデータ読出し
経路とか別々に設けられているものかある。
第９図は従来のダイナミックＲＡ Ｍの全体の構造の一
例を示す図である。この第９図に示すダイナミックＲＡ
Ｍはシリアル・アクセス・メモリであり、データ書込み
が行なわれるメモリセルのアドレスとデータの読出しか
行なわれるメモリセルのアドレスはそれぞれ連続的に土
曽分または減分される。
例を示す図である。この第９図に示すダイナミックＲＡ
Ｍはシリアル・アクセス・メモリであり、データ書込み
が行なわれるメモリセルのアドレスとデータの読出しか
行なわれるメモリセルのアドレスはそれぞれ連続的に土
曽分または減分される。
第９図において、従来のダイナミックＲＡ Ｍは、Ｍ行
・Ｎ列に配列された置数のメモリセルを６−するメモリ
セルアレイ］と、書込みイネーブル信号ＷＥ、書込みア
ドレスリセット信号ＷＲ５Ｔおよび書込みクロック信号
ＷＣＫに応答して、メモリセルアレイ１内のデータ書込
みを行なうへきメモリセルを特定するデータ書込みアド
レスＷＷおよびＷＰを発生する書込み４７列ポインタ２
と、読出しイネーブル信号ＲＥ、読出アドレスリセント
信号ＲＲ５Ｔおよび読出しクロック信号ＲＣＫに応答し
て、データ読出しを行なうべきメモリセルを指定するデ
ータ読出しアドレスＲＷおよびＲＰを発生する読出し４
７列ポインタ３を含む。
・Ｎ列に配列された置数のメモリセルを６−するメモリ
セルアレイ］と、書込みイネーブル信号ＷＥ、書込みア
ドレスリセット信号ＷＲ５Ｔおよび書込みクロック信号
ＷＣＫに応答して、メモリセルアレイ１内のデータ書込
みを行なうへきメモリセルを特定するデータ書込みアド
レスＷＷおよびＷＰを発生する書込み４７列ポインタ２
と、読出しイネーブル信号ＲＥ、読出アドレスリセント
信号ＲＲ５Ｔおよび読出しクロック信号ＲＣＫに応答し
て、データ読出しを行なうべきメモリセルを指定するデ
ータ読出しアドレスＲＷおよびＲＰを発生する読出し４
７列ポインタ３を含む。
この第９図に示すダイナミックＲＡ Ｍはさらに書込み
イネーブル信号ＷＥに応答して活性状態となり、外部か
ら与えられる書込みデータＤ１に対応する山部書込みデ
ータを発生してアドレスされたメモリセルへ伝達する書
込み制御回路４と、読出しイネーブル信号ＲＥに応答し
て活性化され、選択されたメモリセルからデータを読出
して外部読出しデータＤ。を生成する読出制御回路５を
含む。
イネーブル信号ＷＥに応答して活性状態となり、外部か
ら与えられる書込みデータＤ１に対応する山部書込みデ
ータを発生してアドレスされたメモリセルへ伝達する書
込み制御回路４と、読出しイネーブル信号ＲＥに応答し
て活性化され、選択されたメモリセルからデータを読出
して外部読出しデータＤ。を生成する読出制御回路５を
含む。
書込みイネーブル信号ＷＥが活性状態となり、データ書
込み可能状態を示しているとき、書込み４７列ポインタ
２は書込みクロック信号ＷＣＫに応答して書込みアドレ
スＷＷおよびＷＰをそれぞれ連続的に増分または減分す
る。書込みアドレスリセット信号ＷＲ８Ｔか活性状態の
とき、書込み４７列ポインタ２は初期化され、書込みア
ドレスはたとえばアドレス“Ｏ”の初期値にリセットさ
れ、またメモリセルへのデータの着込みか禁止される。
込み可能状態を示しているとき、書込み４７列ポインタ
２は書込みクロック信号ＷＣＫに応答して書込みアドレ
スＷＷおよびＷＰをそれぞれ連続的に増分または減分す
る。書込みアドレスリセット信号ＷＲ８Ｔか活性状態の
とき、書込み４７列ポインタ２は初期化され、書込みア
ドレスはたとえばアドレス“Ｏ”の初期値にリセットさ
れ、またメモリセルへのデータの着込みか禁止される。
この書込みクロック信号ＷＣＫはまた、メモリセルへの
データを書込むタイミングすなわち、外部から与えられ
る書込みデータＤＩを装置内部へ取込むためのタイミン
グを規定する。
データを書込むタイミングすなわち、外部から与えられ
る書込みデータＤＩを装置内部へ取込むためのタイミン
グを規定する。
書込みアドレスＷＷはメモリセルアレイ１においてデー
タ書込みを受けるべき１行のメモリセルを指定する。書
込みアドレスＷＰはメモリセルアレイ１のデータ書込み
を受ける１列のメモリセルを指定する。したかってこの
書込みアドレスＷＷおよびＷＰか指定する行と列の交点
に位置するメモリセルか選択されてこの選択されたメモ
リセルへのデータ書込みか行なわれる。
タ書込みを受けるべき１行のメモリセルを指定する。書
込みアドレスＷＰはメモリセルアレイ１のデータ書込み
を受ける１列のメモリセルを指定する。したかってこの
書込みアドレスＷＷおよびＷＰか指定する行と列の交点
に位置するメモリセルか選択されてこの選択されたメモ
リセルへのデータ書込みか行なわれる。
読出しイネーブル信号ＲＥか活性状態となると、読出し
４７列ポインタ３は読出しクロック信号ＲＣＫに応答し
て読出しアドレスＲＰおよびＲＷをそれぞれ増分または
減分する。読出しアドレスリセット信号ＲＲ５Ｔか活性
状態となると、読出し４７列ポインタ３は初期化され、
読出しアドレスか例えばアドレス“０”の初期値にリセ
ットされるとともに、メモリセルからのデータ読出しか
禁止される。
４７列ポインタ３は読出しクロック信号ＲＣＫに応答し
て読出しアドレスＲＰおよびＲＷをそれぞれ増分または
減分する。読出しアドレスリセット信号ＲＲ５Ｔか活性
状態となると、読出し４７列ポインタ３は初期化され、
読出しアドレスか例えばアドレス“０”の初期値にリセ
ットされるとともに、メモリセルからのデータ読出しか
禁止される。
読出しクロック信号ＲＣＫはメモリセルからのデータ読
出しタイミング、すなわち、装置外部へ読出しデータＤ
。を出力するタイミングをも規定する。
出しタイミング、すなわち、装置外部へ読出しデータＤ
。を出力するタイミングをも規定する。
読出しアドレスＲＷはメモリセルアレイ１のメモリセル
を指定し、読出しアドレスＲＰはこのメモリセルアレイ
１の１列のメモリセルを指定する。
を指定し、読出しアドレスＲＰはこのメモリセルアレイ
１の１列のメモリセルを指定する。
したかって、この読出しアドレスＲＰと読出しアドレス
ＲＷか指定する行および列の交点に位置するメモリセル
からデータの読出しが行なわれる。
ＲＷか指定する行および列の交点に位置するメモリセル
からデータの読出しが行なわれる。
書込み制御回路４は外部から与えられる書込みデータＤ
１を直接受けて内部書込みデータを発生する人力バッフ
ァそのものであってもよく、またこの人力バッファと、
さらにこの人力バッファからの出力データをさらにバッ
ファ処理して内部書込みデータ伝達線（選択列）へ伝達
する駆動能力か大きい書込み回路とを含む構成てあって
もよい。
１を直接受けて内部書込みデータを発生する人力バッフ
ァそのものであってもよく、またこの人力バッファと、
さらにこの人力バッファからの出力データをさらにバッ
ファ処理して内部書込みデータ伝達線（選択列）へ伝達
する駆動能力か大きい書込み回路とを含む構成てあって
もよい。
読出し制御回路５は、一般に、選択されたメモリセルか
らの読出しデータを検知しかつ増幅する読出しトライバ
と、この読出しドライバからの出力に応答して外部読出
しデータＤ。を生成する出力バッファとを含む。
らの読出しデータを検知しかつ増幅する読出しトライバ
と、この読出しドライバからの出力に応答して外部読出
しデータＤ。を生成する出力バッファとを含む。
第１０図はこの第１図に示すダイナミックＲＡＭのデー
タ書込みに関連する主要部分の構成を示す図である。第
１０図においては、データの書込み／読出しが１ビット
単位で行なわれるダイナミックＲＡ Ｍか一例として示
される。しかしなから、このダイナミックＲＡ Ｍは複
数ビット即位でデータの書込み／読出しか行なわれる構
成、すなわち１ワードが複数ビットの構成であってもよ
い。
タ書込みに関連する主要部分の構成を示す図である。第
１０図においては、データの書込み／読出しが１ビット
単位で行なわれるダイナミックＲＡ Ｍか一例として示
される。しかしなから、このダイナミックＲＡ Ｍは複
数ビット即位でデータの書込み／読出しか行なわれる構
成、すなわち１ワードが複数ビットの構成であってもよ
い。
この第１０図に示すメモリセルの構造は、たとえばスガ
ノ等により翻訳され、１９８４年４月２０日に産業図書
株式会社から出版された７ＭＯ３ＬＳＩ設計入門」の第
５．２８図に示されている。
ノ等により翻訳され、１９８４年４月２０日に産業図書
株式会社から出版された７ＭＯ３ＬＳＩ設計入門」の第
５．２８図に示されている。
第１０図において、メモリセルアレイ１の行方向に沿っ
て書込み行線ＷＷおよび読出し行線ＲＷが配設される。
て書込み行線ＷＷおよび読出し行線ＲＷが配設される。
書込み行アドレスＷＷが書込み行線ＷＷ上に伝達され、
読出し行アドレスＲＷか読出し行線ＲＷ １．： １ｍ
達される。第１０図においては、３本の書込み行線ＲＷ
および３本の読出し行線ＲＷか例示的に示されている。
読出し行アドレスＲＷか読出し行線ＲＷ １．： １ｍ
達される。第１０図においては、３本の書込み行線ＲＷ
および３本の読出し行線ＲＷか例示的に示されている。
ここてこの書込み行線ＷＷおよび読出し行線ＲＷは各行
線を総称的に示す。また、この信号線とその上に伝達さ
れる信号とは同一の装態番号を付して説明している。こ
のことは、以下の説明においても同様である。
線を総称的に示す。また、この信号線とその上に伝達さ
れる信号とは同一の装態番号を付して説明している。こ
のことは、以下の説明においても同様である。
内部書込みデータを伝達するための書込みビット線ＷＢ
と山部読出しデータを伝達する読出しビット線ＲＢかメ
モリセルアレイ１の列方向に沿って配置される。ここで
、またビット線ＷＢおよびＲＢはそれぞれ各ビット線を
総称的に示している。
と山部読出しデータを伝達する読出しビット線ＲＢかメ
モリセルアレイ１の列方向に沿って配置される。ここで
、またビット線ＷＢおよびＲＢはそれぞれ各ビット線を
総称的に示している。
行線ＷＷ （またはＲＷ）とビット線ＷＢ （またはＲ
Ｂ）の交差部にメモリセル１００かそれぞれ配置される
。１ビツトのメモリセルを選択するために、各メモリセ
ルに対しＡＮＤ回路１５０か設けられる。ＡＮＤ回路１
５０はその一方入力に書込みアドレス（書込み行選択信
号）ＷＷを受け、その他方入力に書込み列アドレス（書
込み列選択信号）ＷＰを受ける。このＡＮＤ回路１５０
から選択ワード信号ＷＷ′か発生される。
Ｂ）の交差部にメモリセル１００かそれぞれ配置される
。１ビツトのメモリセルを選択するために、各メモリセ
ルに対しＡＮＤ回路１５０か設けられる。ＡＮＤ回路１
５０はその一方入力に書込みアドレス（書込み行選択信
号）ＷＷを受け、その他方入力に書込み列アドレス（書
込み列選択信号）ＷＰを受ける。このＡＮＤ回路１５０
から選択ワード信号ＷＷ′か発生される。
メモリセル１００の各々は、３トランジスタ／１キヤパ
シタ型の構造を有しており、ｎチャネルＭＯＳトランジ
スタ（ｎチャネル絶縁ゲート型電光効果トランジスタ以
下、１１１にｎＭＯ３ｈランジスタと称す）１１，１２
．１３と、キャパシタ１４を含む。キャパシタ１４は情
報を電荷の形態で記憶する。ｎＭＯＳトランジスタ１１
は選択ワードｆＣ；号ＷＷ′に応答してオン状態となり
、キャパシタ１４を関連の書込みビット線ＷＢへ接続す
る。
シタ型の構造を有しており、ｎチャネルＭＯＳトランジ
スタ（ｎチャネル絶縁ゲート型電光効果トランジスタ以
下、１１１にｎＭＯ３ｈランジスタと称す）１１，１２
．１３と、キャパシタ１４を含む。キャパシタ１４は情
報を電荷の形態で記憶する。ｎＭＯＳトランジスタ１１
は選択ワードｆＣ；号ＷＷ′に応答してオン状態となり
、キャパシタ１４を関連の書込みビット線ＷＢへ接続す
る。
ｎＭＯＳトランジスタ１３はそのゲートにキャパシタ〕
４に記憶、された情報（充電′毛泣）を受け、このキャ
パシタ１４に記憶された情報を士曽幅する。
４に記憶、された情報（充電′毛泣）を受け、このキャ
パシタ１４に記憶された情報を士曽幅する。
ｎ〜１０Ｓトランジスタ１２は、読出し行アドレス（読
出し行選択信号）に応答してオン状態となり、増幅用ｎ
ＭＯ５）ランシスタ１３て増幅された記憶情報を読出し
ビット翔ＲＢへ伝達する。
出し行選択信号）に応答してオン状態となり、増幅用ｎ
ＭＯ５）ランシスタ１３て増幅された記憶情報を読出し
ビット翔ＲＢへ伝達する。
選択メモリセルへ書込みデータを伝達するために、書込
み列選択信号ＷＰに応答してオン状態となり、書込みビ
ット線ＷＢを内部書込みデータ転達信号線ＩＬへ接続す
るｎＭＯ８ｈランジスタＱ１およびＱ２か設けられる。
み列選択信号ＷＰに応答してオン状態となり、書込みビ
ット線ＷＢを内部書込みデータ転達信号線ＩＬへ接続す
るｎＭＯ８ｈランジスタＱ１およびＱ２か設けられる。
データ読出し■、１において１列のメモリセルを選択す
るために、読出し列アドレス（読出し列選択（２号）Ｒ
Ｐに応答してオン状態となり、関連の読出しビット線Ｒ
Ｂを西部読出しデータ伝達１≦号線ＯＬへ接続スるｎＭ
Ｏ５）ランジスタＱ３およびＱ４か設けられる。
るために、読出し列アドレス（読出し列選択（２号）Ｒ
Ｐに応答してオン状態となり、関連の読出しビット線Ｒ
Ｂを西部読出しデータ伝達１≦号線ＯＬへ接続スるｎＭ
Ｏ５）ランジスタＱ３およびＱ４か設けられる。
内部書込みデータ伝達信号線ＩＬには、外部書込みデー
タＤ１に応答して内部書込みデータを発生する書込みト
ライバ４０が課けられる。この書込みドライバ４０は入
力バッファそのものであってもよく、またこの人力バッ
ファからの出力をさらにバッファ処理して内部書込みデ
ータを発生する回路であってもよい。書込みドライバ４
０はＣＭＯＳインバータからなりｐチャネル絶縁ケート
型電界効果トランジスタ（以下、単にｐＭＯｓトランジ
スタと称す）ＴＩとｎＭＯＳトランジスタＴ２とを含む
。すなわち、この書込みドライバ４０は与えられた書込
みデータＤ１を反転して内部書込みデータ伝達ｔＳ号線
ＩＬ上へ伝達する。この書込みデータＤＩ は、外部か
らの書込みデータＤてあってもよく、またこの外部書込
みデータを人力バッファでバッファ処理した書込みデー
タであってもよい。
タＤ１に応答して内部書込みデータを発生する書込みト
ライバ４０が課けられる。この書込みドライバ４０は入
力バッファそのものであってもよく、またこの人力バッ
ファからの出力をさらにバッファ処理して内部書込みデ
ータを発生する回路であってもよい。書込みドライバ４
０はＣＭＯＳインバータからなりｐチャネル絶縁ケート
型電界効果トランジスタ（以下、単にｐＭＯｓトランジ
スタと称す）ＴＩとｎＭＯＳトランジスタＴ２とを含む
。すなわち、この書込みドライバ４０は与えられた書込
みデータＤ１を反転して内部書込みデータ伝達ｔＳ号線
ＩＬ上へ伝達する。この書込みデータＤＩ は、外部か
らの書込みデータＤてあってもよく、またこの外部書込
みデータを人力バッファでバッファ処理した書込みデー
タであってもよい。
内部読出しデータ伝達信号線ＯＬに対しては、選択メモ
リセルからの内部読出しデータを検知し増幅して外部読
出しデータＤ。を出力バッファを介して装置外部へ出力
する８カドライバか設けられる。次に動作について説明
する。
リセルからの内部読出しデータを検知し増幅して外部読
出しデータＤ。を出力バッファを介して装置外部へ出力
する８カドライバか設けられる。次に動作について説明
する。
今、メモリセルアレイ１においてｉｎ行および第に列の
位置あるメモリセル１００か選択され、この選択メモリ
セル１００へ論理“１′のデータか書込まれ場合を考え
る。この論理“１”は動作電源電圧Ｖｃｃのレベルに対
応する“Ｈ”の電位レベルに対応し、また論理“０”は
たとえば基板電位である第２の動作電源電圧ＶＳＳレベ
ルである”Ｌ″の電位レベルに対応するものとする。
位置あるメモリセル１００か選択され、この選択メモリ
セル１００へ論理“１′のデータか書込まれ場合を考え
る。この論理“１”は動作電源電圧Ｖｃｃのレベルに対
応する“Ｈ”の電位レベルに対応し、また論理“０”は
たとえば基板電位である第２の動作電源電圧ＶＳＳレベ
ルである”Ｌ″の電位レベルに対応するものとする。
論理“０”の書込みデータＤ１かまず書込みトライバ４
０へ人力される。書込みドライバ４０はＣＭＯＳインバ
ータ構戊を構成ており、この論理“０“の書込みデータ
を反転して論理“１”にした後内部書込みデータ伝達ｆ
０°号線ＩＬ上へ伝達する。
０へ人力される。書込みドライバ４０はＣＭＯＳインバ
ータ構戊を構成ており、この論理“０“の書込みデータ
を反転して論理“１”にした後内部書込みデータ伝達ｆ
０°号線ＩＬ上へ伝達する。
書込み行／列ポインタ２は書込みクロックｆ＝゛号ＷＣ
Ｋに応答して書込み列選択信号ＷＰｋを“Ｈ”に立上げ
て、ｎＭＯｓトランジスタＱ１をオン状態にする。これ
により、内部書込みデータ伝達信号線ＩＬ上の論理“１
″の内部書込みデータが書込みビット線ＷＢｋ上へ伝達
される。
Ｋに応答して書込み列選択信号ＷＰｋを“Ｈ”に立上げ
て、ｎＭＯｓトランジスタＱ１をオン状態にする。これ
により、内部書込みデータ伝達信号線ＩＬ上の論理“１
″の内部書込みデータが書込みビット線ＷＢｋ上へ伝達
される。
次いで、書込み行選択信号ＷＷｎが“Ｈ“に立上がる。
“Ｈ”の書込み列選択信号ＷＰｋは既にＡＮＤ回路１５
０の一方入力へ句えられているため、ＡＮＤ回路１５０
からは“Ｈ”の書込みワード信号ＷＷ” ｎか出力さ
れる。これにより、第０行・第に列に位置するメモリセ
ル１００内のトランジスタ１１かオン状態となり、キャ
パシタ１４の一方電極が書込みビット線ＷＢｋに接続さ
れる。
０の一方入力へ句えられているため、ＡＮＤ回路１５０
からは“Ｈ”の書込みワード信号ＷＷ” ｎか出力さ
れる。これにより、第０行・第に列に位置するメモリセ
ル１００内のトランジスタ１１かオン状態となり、キャ
パシタ１４の一方電極が書込みビット線ＷＢｋに接続さ
れる。
すなわち、論理“１”の山部書込みデータかキャパシタ
１４に書込まれる（記憶される）。このとき、キャパシ
タ１４のストレージノートＮの電位は電源電圧Ｖｃｃに
充電される。
１４に書込まれる（記憶される）。このとき、キャパシ
タ１４のストレージノートＮの電位は電源電圧Ｖｃｃに
充電される。
他の行および列上のメモリセルにおいては対応のＡＮＤ
回路１５０の出力は“Ｌ゛のレベルにあり、各メモリセ
ル内のトランジスタ１１はオフ状態にある。これにより
、非選択メモリセルへのデータの書込みが禁止される。
回路１５０の出力は“Ｌ゛のレベルにあり、各メモリセ
ル内のトランジスタ１１はオフ状態にある。これにより
、非選択メモリセルへのデータの書込みが禁止される。
この後、書込み行選択信号ＷＷｎおよび書込み列選択信
号ＷＰｋか“Ｌ′に立下かり、１つのデータ書込みサイ
クルか終了する。
号ＷＰｋか“Ｌ′に立下かり、１つのデータ書込みサイ
クルか終了する。
上述の動作を行なうことにより選択メモリセルへ論理“
１′のデータが書込まれたことになる。
１′のデータが書込まれたことになる。
メモリセルへ論理“０”のデータを書込みたい場合には
、論理“１′のデータか書込みドライバ４０へ人力され
、上記の動作と同し動作か行なわれる。この場合、書込
みビット線ＷＢ上の電位は“Ｏ”となり、選択メモリセ
ルのキャパシタ１４のストレージノートＮの充化屯位は
“Ｌ“レベルとなる。次に第０行・第に列に位置するメ
モリセルからのデータ読出し動作について説明する。
、論理“１′のデータか書込みドライバ４０へ人力され
、上記の動作と同し動作か行なわれる。この場合、書込
みビット線ＷＢ上の電位は“Ｏ”となり、選択メモリセ
ルのキャパシタ１４のストレージノートＮの充化屯位は
“Ｌ“レベルとなる。次に第０行・第に列に位置するメ
モリセルからのデータ読出し動作について説明する。
まず読出し行線ＲＷｎの読出し行選択信号か“Ｈ″に立
上がる。この、涜出し行線ＲＷｎに接続される１行のメ
モリセルのデータか対応の読出しビット線ＲＢ上に伝達
される。メモリセルに論理“１“か記憶されている場合
、そのキャパシタ１４のストレージノードＮの充電電位
は“Ｈ”であり、増幅用トランジスタ１３はオン状態に
ある。
上がる。この、涜出し行線ＲＷｎに接続される１行のメ
モリセルのデータか対応の読出しビット線ＲＢ上に伝達
される。メモリセルに論理“１“か記憶されている場合
、そのキャパシタ１４のストレージノードＮの充電電位
は“Ｈ”であり、増幅用トランジスタ１３はオン状態に
ある。
この場合、読出しビット線ＲＢｋはこの選択行のメモリ
セル内のｎＭＯｓｈランジスタ１２を介して接地電位（
第２の動作電源電位）に接続される。
セル内のｎＭＯｓｈランジスタ１２を介して接地電位（
第２の動作電源電位）に接続される。
すなわち、読出しビット線ＲＢｋ上に論理“Ｏ“を表わ
す内部読出しデータが伝達される。
す内部読出しデータが伝達される。
メモリセルのキヤパシタ１４に論理“０”が記憶されて
いる場合、増幅用トランジスタ１３はオフ状態にあり、
この場合、読出しビット線ＲＢｋの信号電位は論理“１
″に対応する電源電圧ＶｃＣレヘルとなる。ここで、第
１０図においては明確には示していないが、読出しビッ
ト線ＲＢにはこの読出しビット線ＲＢを電源電圧Ｖｃｃ
レベルにプリチャージするプリチャージトランジスタが
設けられており、各読出しビット線ＲＢはデータ読出し
前においては動作電源電圧Ｖｃｃのレベルにプリチャー
ジされている。
いる場合、増幅用トランジスタ１３はオフ状態にあり、
この場合、読出しビット線ＲＢｋの信号電位は論理“１
″に対応する電源電圧ＶｃＣレヘルとなる。ここで、第
１０図においては明確には示していないが、読出しビッ
ト線ＲＢにはこの読出しビット線ＲＢを電源電圧Ｖｃｃ
レベルにプリチャージするプリチャージトランジスタが
設けられており、各読出しビット線ＲＢはデータ読出し
前においては動作電源電圧Ｖｃｃのレベルにプリチャー
ジされている。
読出しビット線ＲＢの信号電位を判定するために、読出
し列選択信号ＲＰｋか“Ｈ″に立上げられる。これによ
り、ｎＭＯ３ｈランジスタＱ３かオン状態となり、読出
しビット線ＲＢｋが内部読出しデータ伝達信号線ＯＬへ
接続されてこの続出しビット線ＲＢｋの信号電位か内部
読出しデータ伝達信号線ＯＬ上へ伝達される。この内部
読出しデータ伝達信号線ＯＬ上の信号電位は出力トライ
バにより検出されかつ増幅されて出力バッファを介して
外部読出しデータＤ。とじて装置外部へ出力される。
し列選択信号ＲＰｋか“Ｈ″に立上げられる。これによ
り、ｎＭＯ３ｈランジスタＱ３かオン状態となり、読出
しビット線ＲＢｋが内部読出しデータ伝達信号線ＯＬへ
接続されてこの続出しビット線ＲＢｋの信号電位か内部
読出しデータ伝達信号線ＯＬ上へ伝達される。この内部
読出しデータ伝達信号線ＯＬ上の信号電位は出力トライ
バにより検出されかつ増幅されて出力バッファを介して
外部読出しデータＤ。とじて装置外部へ出力される。
書込み４７列アドレスと読出し４７列アドレスはそれぞ
れ書込み制御信号ＷＣＫおよび読出しクロック信号ＲＣ
Ｋに応答して発生される。クロック信号ＷＣＫおよびＲ
ＣＫはまたメモリセルへのデータ書込みタイミングおよ
びデータ読出しタイミングをも制御している。したかっ
て、この書込みクロック信号ＷＣＫと読出しクロックｒ
＝ｑＲｃＫのトリガタイミング（メモリセルのデータの
書込み／読出しおよび行／列選択をするタイミング）か
互いに５１コなるようにすれば、同一のメモリセルにχ
・ｌし同時にデータの書込みおよび読出しを実行するこ
とができる。これにより、メモリセルへのデータの書込
みおよび読出しを非同期的かつ独立に行なうことのでき
るダイナミックＲＡ Ｍを？ｑることかできる。
れ書込み制御信号ＷＣＫおよび読出しクロック信号ＲＣ
Ｋに応答して発生される。クロック信号ＷＣＫおよびＲ
ＣＫはまたメモリセルへのデータ書込みタイミングおよ
びデータ読出しタイミングをも制御している。したかっ
て、この書込みクロック信号ＷＣＫと読出しクロックｒ
＝ｑＲｃＫのトリガタイミング（メモリセルのデータの
書込み／読出しおよび行／列選択をするタイミング）か
互いに５１コなるようにすれば、同一のメモリセルにχ
・ｌし同時にデータの書込みおよび読出しを実行するこ
とができる。これにより、メモリセルへのデータの書込
みおよび読出しを非同期的かつ独立に行なうことのでき
るダイナミックＲＡ Ｍを？ｑることかできる。
このダイナミックＲＡ Ｍかシリアル・アクセス・メモ
リの場合、第１列の第１行から第Ｍ行までの位置のメモ
リセルが順次選択され、続いて、第２列の第１行ないし
第Ｎ１行の位置のメモリセルが順次選択される。この動
作は第Ｍ行および第Ｎ列の位置のメモリセルが選択さる
まで繰り返される。
リの場合、第１列の第１行から第Ｍ行までの位置のメモ
リセルが順次選択され、続いて、第２列の第１行ないし
第Ｎ１行の位置のメモリセルが順次選択される。この動
作は第Ｍ行および第Ｎ列の位置のメモリセルが選択さる
まで繰り返される。
この第Ｍ行、第Ｎ列のメモリセルの選択が終了すると、
再び第１列・第１行からのメモリセルの選択か行なわれ
る。このダイナミックＲＡ Ｍは、またＬＩＦＯ（ラー
ストイン・ファーストアウト）メモリとしても、またＦ
ＩＦＯ（ファーストイン・ファーストアウト）メモリと
しても機能することができる。
再び第１列・第１行からのメモリセルの選択か行なわれ
る。このダイナミックＲＡ Ｍは、またＬＩＦＯ（ラー
ストイン・ファーストアウト）メモリとしても、またＦ
ＩＦＯ（ファーストイン・ファーストアウト）メモリと
しても機能することができる。
［発明が解決しようとする３題コ
複数のメモリセルか１本の書込みビット線ＷＢに接続さ
れている。ダイナミックＲＡ Ｐｖｌがたとえば４１６
０ワード（１ワードサイズか８ビツトとする）の記憶容
量を有する場合、メモリセルアレイにおいてはメモリセ
ルか１３０行×３２列（１列か８ビツト）に配列され、
各書込みビット線には１３０個のメモリセルか接続され
る。したかって、この書込みビット線ＷＢにはかなり大
きな寄生容量が付随し、大きな配線抵抗もそこにｌｆ：
在する。この寄生容量およびＭ線抵抗によるＲＣ遅延の
影響をなくして書込みビット線ＷＢの信号電位を高速で
変化させるためには、書込みドライバ４０には大きな駆
動能力か心変とされる。このような大きな駆動能力を何
する書込みドライバ４０を用いて書込みビット線ＷＢ上
に内部書込みデータを伝達した場合、メモリセルに記憶
されている論理“１”のデータか破壊される場合か生し
る。この間の事情について以下に説明する。
れている。ダイナミックＲＡ Ｐｖｌがたとえば４１６
０ワード（１ワードサイズか８ビツトとする）の記憶容
量を有する場合、メモリセルアレイにおいてはメモリセ
ルか１３０行×３２列（１列か８ビツト）に配列され、
各書込みビット線には１３０個のメモリセルか接続され
る。したかって、この書込みビット線ＷＢにはかなり大
きな寄生容量が付随し、大きな配線抵抗もそこにｌｆ：
在する。この寄生容量およびＭ線抵抗によるＲＣ遅延の
影響をなくして書込みビット線ＷＢの信号電位を高速で
変化させるためには、書込みドライバ４０には大きな駆
動能力か心変とされる。このような大きな駆動能力を何
する書込みドライバ４０を用いて書込みビット線ＷＢ上
に内部書込みデータを伝達した場合、メモリセルに記憶
されている論理“１”のデータか破壊される場合か生し
る。この間の事情について以下に説明する。
第１１図はデータ書込みに関連する１個のメモリセル断
面構造を示す図である。第１１図において書込み用のメ
モリセルトランジスタ１１は、低不純物濃度のｐ−半導
体凰板２００と、このｐ半導体基板２００の所定領域に
形成される高不純物濃度のｎ十不純物領域２０１および
２０２と、不純物領域２０１および２０２の間の半導体
装置２００表面上に形成されるゲート絶縁膜２０５と、
このゲート絶縁膜２０５上に形成される、たとえばポリ
シリコンからなるゲート電極２０３を備える。
面構造を示す図である。第１１図において書込み用のメ
モリセルトランジスタ１１は、低不純物濃度のｐ−半導
体凰板２００と、このｐ半導体基板２００の所定領域に
形成される高不純物濃度のｎ十不純物領域２０１および
２０２と、不純物領域２０１および２０２の間の半導体
装置２００表面上に形成されるゲート絶縁膜２０５と、
このゲート絶縁膜２０５上に形成される、たとえばポリ
シリコンからなるゲート電極２０３を備える。
不純物領域２０１はたとえばアルミニウムからなる配線
層を介して書込みビット線ＷＢへ接続される。ゲート電
極２０３はたとえばアルミニウムからなる配線層を介し
て書込みワード線（ＡＮＤ回路１５０の出力）ｗｗ’
に接続される。
層を介して書込みビット線ＷＢへ接続される。ゲート電
極２０３はたとえばアルミニウムからなる配線層を介し
て書込みワード線（ＡＮＤ回路１５０の出力）ｗｗ’
に接続される。
各メモリセルのキャパシタ】４は、半導体基板２００と
、半導体基板２００上に形成されるキャパシタ絶縁膜２
０６と、たとえばポリシリコンからなる電極層２０４を
含む。この電極層２０４はキャパシタ絶縁膜２０６上に
形成される。半導体基板２００がキャパシタ１４の一方
電極を構威し、電極層２０４がキャパシタ１４のストレ
ージノードを構成する。電極層２０４は、たとえばアル
ミニウムからなる配線層Ｎを介して不純物領域２０２へ
電気的に接続される。
、半導体基板２００上に形成されるキャパシタ絶縁膜２
０６と、たとえばポリシリコンからなる電極層２０４を
含む。この電極層２０４はキャパシタ絶縁膜２０６上に
形成される。半導体基板２００がキャパシタ１４の一方
電極を構威し、電極層２０４がキャパシタ１４のストレ
ージノードを構成する。電極層２０４は、たとえばアル
ミニウムからなる配線層Ｎを介して不純物領域２０２へ
電気的に接続される。
半導体基板２００は半導体基板２００の所定の表面舶載
に形成された島不純物濃度のｐ十不純物鎮域２０７およ
びたとえばアルミニウムからなる配線層２１１を介して
たとえば接地電位である第２の動作電源電（立Ｖｓｓに
バイアスされる。
に形成された島不純物濃度のｐ十不純物鎮域２０７およ
びたとえばアルミニウムからなる配線層２１１を介して
たとえば接地電位である第２の動作電源電（立Ｖｓｓに
バイアスされる。
トランンスタ１１とキャパシタ１４との間の基板表面鎮
域上には、各セルおよび各配線層を電気的に分離するた
めに素子分離絶縁膜２１０か形成される。
域上には、各セルおよび各配線層を電気的に分離するた
めに素子分離絶縁膜２１０か形成される。
この絶縁ゲート型電界効果トランジスタをＨするメモリ
セルの横進においては、不純物領域２０１かエミッタと
なり、不純物領域２０２かコレクタとなりかつ半導体基
板がベースとなる寄生バイポーラトランジスタＴｐか形
成される。
セルの横進においては、不純物領域２０１かエミッタと
なり、不純物領域２０２かコレクタとなりかつ半導体基
板がベースとなる寄生バイポーラトランジスタＴｐか形
成される。
今、論理“０″、すなわち接地電位Ｖｓｓのレベルの信
号か書込みドライバ４０から書込みビット線ＷＢへ転達
された場合を考える。書込みビット線ＷＢはまた寄生容
量および配線抵抗に加えて寄生インダクタンスをも有し
ている。この奇生容量および寄生インダクタンスの存在
により、第１２図に示すように、書込みビット線ＷＢ上
の電位が“Ｈ”から“Ｌ′へ立下かるときにアンダーシ
ュートか生じ、このとき、書込みビット線ＷＢの電位が
基板電位（接地電位）Ｖｓｓ以下になる期間が存在する
。
号か書込みドライバ４０から書込みビット線ＷＢへ転達
された場合を考える。書込みビット線ＷＢはまた寄生容
量および配線抵抗に加えて寄生インダクタンスをも有し
ている。この奇生容量および寄生インダクタンスの存在
により、第１２図に示すように、書込みビット線ＷＢ上
の電位が“Ｈ”から“Ｌ′へ立下かるときにアンダーシ
ュートか生じ、このとき、書込みビット線ＷＢの電位が
基板電位（接地電位）Ｖｓｓ以下になる期間が存在する
。
半導体基板２００の電位レベルはこの接地電位Ｖｓｓレ
ベルに等しいため、寄生バイポーラトランジスタＴｐの
ベース−エミッタ間かこのアンダーシュートにより順方
向にバイアスされ、寄生バイポーラトランジスタＴｐの
ベースからベース電流がエミッタへと流れ、寄生バイポ
ーラトランジスタＴｐかオン状態となる。
ベルに等しいため、寄生バイポーラトランジスタＴｐの
ベース−エミッタ間かこのアンダーシュートにより順方
向にバイアスされ、寄生バイポーラトランジスタＴｐの
ベースからベース電流がエミッタへと流れ、寄生バイポ
ーラトランジスタＴｐかオン状態となる。
したがって、たとえ非選択メモリセルにおいて、そのゲ
ート電極２０３の電位が接地電位Ｖｓｓのレベルに設定
されていても、ストレーンノートＮに論理“１″のデー
タが記憶されている場合には、寄生バイポーラトランジ
スタＴｐを介してストレージノードの信号電荀か書込み
ビット線ＷＢへ流出する。この結果、非選択メモリセル
のキャパシタ１４内に論理“１”のデータが格納されて
いる場合、そのストレージノードＮの充電電位が減少す
る（第１２図（Ｃ）参にα）。
ート電極２０３の電位が接地電位Ｖｓｓのレベルに設定
されていても、ストレーンノートＮに論理“１″のデー
タが記憶されている場合には、寄生バイポーラトランジ
スタＴｐを介してストレージノードの信号電荀か書込み
ビット線ＷＢへ流出する。この結果、非選択メモリセル
のキャパシタ１４内に論理“１”のデータが格納されて
いる場合、そのストレージノードＮの充電電位が減少す
る（第１２図（Ｃ）参にα）。
このストレーンノードＮの充電電位か土性幅用トランジ
スタ１３のしきい値よりも低くなると、データ読出し時
にオン状態となるへきトランンスタ１３がオフ状態を維
持し、ご；ったデータか読出されてしまう。
スタ１３のしきい値よりも低くなると、データ読出し時
にオン状態となるへきトランンスタ１３がオフ状態を維
持し、ご；ったデータか読出されてしまう。
ダイナミックＲＡ Ｍか高速で動作すればするほど、ま
たメモリの記憶容量か七人すればその寄生インダクタン
スもより大きくなるｔ二め、書込みビット線ＷＢにおけ
るｆミリ電位のアンダーシュートか牛しる度合か大きく
！よる。
たメモリの記憶容量か七人すればその寄生インダクタン
スもより大きくなるｔ二め、書込みビット線ＷＢにおけ
るｆミリ電位のアンダーシュートか牛しる度合か大きく
！よる。
またたとえ、このキャパシタ］４の充′屯電位か増幅用
ｌ・ランジスタ１３のしきい値ｌ′）、下とならない場
合であってもキャパシタ１４に記ｊＱされた電荷か、こ
のアンダーシュートにより生した寄生バイポーラトラン
ジスタのオン払聾により書込みビット線ＷＢへリークし
、メモリセルの電殉保持特性が劣化する。
ｌ・ランジスタ１３のしきい値ｌ′）、下とならない場
合であってもキャパシタ１４に記ｊＱされた電荷か、こ
のアンダーシュートにより生した寄生バイポーラトラン
ジスタのオン払聾により書込みビット線ＷＢへリークし
、メモリセルの電殉保持特性が劣化する。
メモリセルへ論理“Ｏ”のデータを書込みたい場合には
書込みビット線ＷＢの電位は“Ｈ”から“Ｌ′へ立−ド
かるように第１２図においては示されている。ここでダ
イナミックＲＡ Ｍかシリアル・アクセス・メモリの場
合１同一列（書込みビット線）」二に配置されたメモリ
セルが順次アクセスされるため、先の書込みサイクルに
おける内部書込みデータか論理“〕“であり、続いて論
理“０”の内部書込みデータがこの同一の書込みビット
線ＷＢ上へ伝達された場合を示している。
書込みビット線ＷＢの電位は“Ｈ”から“Ｌ′へ立−ド
かるように第１２図においては示されている。ここでダ
イナミックＲＡ Ｍかシリアル・アクセス・メモリの場
合１同一列（書込みビット線）」二に配置されたメモリ
セルが順次アクセスされるため、先の書込みサイクルに
おける内部書込みデータか論理“〕“であり、続いて論
理“０”の内部書込みデータがこの同一の書込みビット
線ＷＢ上へ伝達された場合を示している。
このようなシリアル・アクセス・メモリの場合と異なり
、データ書込みか行なわれる前にこの書込みビット線が
“Ｈ” レヘルまたは中間電位レベルヘプリチャージさ
れるダイナミックＲＡＭにおいても、この書込みビット
線ＷＢへ内部書込みデータを書込む際には同様のアンダ
ーシュートか発生する。
、データ書込みか行なわれる前にこの書込みビット線が
“Ｈ” レヘルまたは中間電位レベルヘプリチャージさ
れるダイナミックＲＡＭにおいても、この書込みビット
線ＷＢへ内部書込みデータを書込む際には同様のアンダ
ーシュートか発生する。
この上述のようなアンダーシュートによるｊｃ２ｔ＆電
荷のリークを防止するためには、半導体基板２００を負
の電位ＶＢＢにバイアスすることか考えられる。しかし
なから、このダイナミックＲＡ Ｍは他の論理処理回路
と同一半導体基板上に集積化されるのか一般である。も
しこの負のバイアス電圧ＶＢＢか半導体基板２００へ印
加された場合、論理処理回路はそこに含まれるＭＯＳト
ランジスタのしきい値電圧がバックケートバイアス効果
（基板効果）により上昇するため高速で動作することが
できなくなる。したかって、このような負のバイアス電
圧ＶＢ［１を半導体基板２００へ印加しないのか一般で
ある。また、このようなオンチップのＶＢＢ発生回路を
設ける場合チップ占有面積およびその消費電床およびコ
スト／パフォーマンス等の観点からも望ましくない。
荷のリークを防止するためには、半導体基板２００を負
の電位ＶＢＢにバイアスすることか考えられる。しかし
なから、このダイナミックＲＡ Ｍは他の論理処理回路
と同一半導体基板上に集積化されるのか一般である。も
しこの負のバイアス電圧ＶＢＢか半導体基板２００へ印
加された場合、論理処理回路はそこに含まれるＭＯＳト
ランジスタのしきい値電圧がバックケートバイアス効果
（基板効果）により上昇するため高速で動作することが
できなくなる。したかって、このような負のバイアス電
圧ＶＢ［１を半導体基板２００へ印加しないのか一般で
ある。また、このようなオンチップのＶＢＢ発生回路を
設ける場合チップ占有面積およびその消費電床およびコ
スト／パフォーマンス等の観点からも望ましくない。
上述のような“Ｌ”のデータ書込み時に発生するアンダ
ーシュートに起因する記憶電荷のリークはまた１トラン
ジスタ／１キヤパシタ型のメモリセル構造のダイナミッ
クＲＡ Ｍについても発生する。この場合、内部書込み
データかビットへ線伝達され、このビット線に接続され
る非選択メモリセルのキャパシタからの記憶電荷のリー
クか同様に生じる。
ーシュートに起因する記憶電荷のリークはまた１トラン
ジスタ／１キヤパシタ型のメモリセル構造のダイナミッ
クＲＡ Ｍについても発生する。この場合、内部書込み
データかビットへ線伝達され、このビット線に接続され
る非選択メモリセルのキャパシタからの記憶電荷のリー
クか同様に生じる。
それゆえ、この発明の目的は従来のダイナミックＲＡ
Ｍの勺°する欠点を除夫し、電荷保持特性の優れたダイ
ナミックＲＡＭを提供することである。
Ｍの勺°する欠点を除夫し、電荷保持特性の優れたダイ
ナミックＲＡＭを提供することである。
この発明の他の目的は、たとえ書込みビット線またはビ
ット線上に信号電位のリンギングか発生したとしても、
誤動作することのない信頼性の高いダイナミックＲＡＭ
を提供することである。
ット線上に信号電位のリンギングか発生したとしても、
誤動作することのない信頼性の高いダイナミックＲＡＭ
を提供することである。
［課題を解決するための手段］
この発明に係るダイナミックＲＡ Ｍは、内部書込みデ
ータを発生する書込み回路出力の一方論理の電位レベル
を他方論理電位レベル方向ヘシフトして選択メモリセル
へ伝達するように構成したものである。
ータを発生する書込み回路出力の一方論理の電位レベル
を他方論理電位レベル方向ヘシフトして選択メモリセル
へ伝達するように構成したものである。
［作用コ
この発明においては１）号部書込みデータの一方論理電
位しヘルは他方の論理電位レベルへシフトされているた
め、たとえこの内部書込みデータ伝達叫にアンダーシュ
ートか発生したとしても、このアンダーシュートの最低
到達電位を寄生バイポーラトランジスタのムース−エミ
ッタ間のターン・オン電圧以下に抑制することができ、
寄生パイポラトランジスタをオフ状態に維持することか
できる。
位しヘルは他方の論理電位レベルへシフトされているた
め、たとえこの内部書込みデータ伝達叫にアンダーシュ
ートか発生したとしても、このアンダーシュートの最低
到達電位を寄生バイポーラトランジスタのムース−エミ
ッタ間のターン・オン電圧以下に抑制することができ、
寄生パイポラトランジスタをオフ状態に維持することか
できる。
［発明の丈施例コ
第１図はこの発明によるダイナミックＲＡ Ｍの概念的
構成を示す図である。第１図において、外部からの書込
みデータＤ＋に応答して内部書込みデータＤｉｎ’を発
生する内部書込みデータ発生回路ＤＧと書込みビット線
ＷＢとの間に、この内部書込みデータＤｉｎ’の“Ｌル
ーベルを所定電位たけ“Ｈ″竜位方向にシフトさせるレ
ベルシフト回路ＬＳか設けられる。
構成を示す図である。第１図において、外部からの書込
みデータＤ＋に応答して内部書込みデータＤｉｎ’を発
生する内部書込みデータ発生回路ＤＧと書込みビット線
ＷＢとの間に、この内部書込みデータＤｉｎ’の“Ｌル
ーベルを所定電位たけ“Ｈ″竜位方向にシフトさせるレ
ベルシフト回路ＬＳか設けられる。
この第１図に示す構成に従えば、レベルシフト回路ＬＳ
の出力により、書込みビット線ＷＢ上にアンダーシュー
トが発生したとしても、そのアンダーシュートの最低到
達電位レヘルは基板電位すなわち接地電位レヘルよりも
高くなるため、寄生バイポーラトランジスタを確実にオ
フ状態に保持することができ、メモリセルにおける記憶
電荷のリークが防止される。
の出力により、書込みビット線ＷＢ上にアンダーシュー
トが発生したとしても、そのアンダーシュートの最低到
達電位レヘルは基板電位すなわち接地電位レヘルよりも
高くなるため、寄生バイポーラトランジスタを確実にオ
フ状態に保持することができ、メモリセルにおける記憶
電荷のリークが防止される。
第２図はこの発明の一丈施例であるダイナミッりＲＡＭ
の主要部分の具体的構成の一例を示す図である。この第
２図においてはデータ書込みに関連する部分のみが示さ
れており、また２ビツトのメモリセル１００ａおよび１
００ｂが代表的に例示される。この第２図において、第
９図に示す従来のダイナミックＲＡ Ｍと対応する部分
には同一の参照番号が付されている。
の主要部分の具体的構成の一例を示す図である。この第
２図においてはデータ書込みに関連する部分のみが示さ
れており、また２ビツトのメモリセル１００ａおよび１
００ｂが代表的に例示される。この第２図において、第
９図に示す従来のダイナミックＲＡ Ｍと対応する部分
には同一の参照番号が付されている。
第２図において、内部書込みデータを生成する書込みド
ライバ４０′は、書込みデータＤＩ を反転するインバ
ータＩＶと、このインバータＩＶの出力と書込みデータ
ＤＩ とに応答して内部書込みデータを生成する回路部
分とを含む。この内部書込みデータ生成回路部分は、ｐ
ＭＯＳトランジスタＴ１と、ｎＭＯ３ｈＭＯＳトランジ
スタＴ２よびＴ４を含む。トランジスタＴ１はその一方
導通端子が第１の電源電圧Ｖｃｃに接続され、そのゲー
トがインバータＩＶの出力に接続され、その他方導通端
子が内部書込みデータ伝達信号線ＩＬに接続される。
ライバ４０′は、書込みデータＤＩ を反転するインバ
ータＩＶと、このインバータＩＶの出力と書込みデータ
ＤＩ とに応答して内部書込みデータを生成する回路部
分とを含む。この内部書込みデータ生成回路部分は、ｐ
ＭＯＳトランジスタＴ１と、ｎＭＯ３ｈＭＯＳトランジ
スタＴ２よびＴ４を含む。トランジスタＴ１はその一方
導通端子が第１の電源電圧Ｖｃｃに接続され、そのゲー
トがインバータＩＶの出力に接続され、その他方導通端
子が内部書込みデータ伝達信号線ＩＬに接続される。
トランジスタＴ２はその一方導通端子が内部書込みデー
タ伝達信号線ＩＬに接続され、そのケトがノードＮＷに
接続され、その他方導通端子が第２の電源電圧（接地電
位）Ｖｓｓに接続される。
タ伝達信号線ＩＬに接続され、そのケトがノードＮＷに
接続され、その他方導通端子が第２の電源電圧（接地電
位）Ｖｓｓに接続される。
トランジスタＴ３はその一方導通端子が内部書込みデー
タ伝達信号線ＩＬに接続され、その他方導通端子がノー
ドＮＷに接続され、そのゲートがインバータＩＶの出力
に接続される。トランジスタＴ４はその一方導通端子か
ノードＮＷに接続され、そのゲートが内部書込みデータ
Ｄ！を受け、その他方導通端子か接地電位Ｖｓｓに接続
される。
タ伝達信号線ＩＬに接続され、その他方導通端子がノー
ドＮＷに接続され、そのゲートがインバータＩＶの出力
に接続される。トランジスタＴ４はその一方導通端子か
ノードＮＷに接続され、そのゲートが内部書込みデータ
Ｄ！を受け、その他方導通端子か接地電位Ｖｓｓに接続
される。
メモリセル］００ａおよび１．００ ｂに含まれる増幅
用トランジスタ１３ａおよび１３ｂのそれぞれのしきい
値電圧は、他のＭ ＯＳ ）ランジスタのしきい値より
も、第１の電位すなわち電源電圧ＶＣＣ方向ヘシフトさ
れる。この増幅用トランジスタ１３ａおよび１３ｂのし
きい１直電圧のシフトは、ダイナミックＲＡ Ｍ製造時
に各トランジスタ１３ａおよび１３ｂのチャネル領域へ
の不純物注入密度を制御することにより実現される。し
きい値電圧とチャネル閉域の表面の不純物密度との関係
は一般によく知られており、チャネル領域の表面不純物
密度か畠くなれば、そのＭＯＳトランジスタのしきい値
電圧も高くなる。
用トランジスタ１３ａおよび１３ｂのそれぞれのしきい
値電圧は、他のＭ ＯＳ ）ランジスタのしきい値より
も、第１の電位すなわち電源電圧ＶＣＣ方向ヘシフトさ
れる。この増幅用トランジスタ１３ａおよび１３ｂのし
きい１直電圧のシフトは、ダイナミックＲＡ Ｍ製造時
に各トランジスタ１３ａおよび１３ｂのチャネル領域へ
の不純物注入密度を制御することにより実現される。し
きい値電圧とチャネル閉域の表面の不純物密度との関係
は一般によく知られており、チャネル領域の表面不純物
密度か畠くなれば、そのＭＯＳトランジスタのしきい値
電圧も高くなる。
今、書込みデータＤ１か論理“１”の場合を考える。イ
ンバータＩＶからは論理“０゛すなわち“Ｌ“の信号電
位か出力される。この場合、ｐＭＯＳトランジスタＴ１
およびｎＭＯ３）ランジスタＴ４かオン状態、ｎ〜１０
ＳトランジスタＴ３かオフ状態となる。ノードＮＷの電
位はトランジスタＴ４により接地電位Ｖｓｓのレベルに
まで放電され、トランジスタＴ２かオフ状態となる。こ
の結果、電源電圧Ｖｃｃレベルの信号、すなわち論理“
１１を示す内部書込みデータかｐ〜１ｏｓｈランジスタ
Ｔ１により内部書込みデータ伝達信号線ＩＬ上へ転達さ
れる。
ンバータＩＶからは論理“０゛すなわち“Ｌ“の信号電
位か出力される。この場合、ｐＭＯＳトランジスタＴ１
およびｎＭＯ３）ランジスタＴ４かオン状態、ｎ〜１０
ＳトランジスタＴ３かオフ状態となる。ノードＮＷの電
位はトランジスタＴ４により接地電位Ｖｓｓのレベルに
まで放電され、トランジスタＴ２かオフ状態となる。こ
の結果、電源電圧Ｖｃｃレベルの信号、すなわち論理“
１１を示す内部書込みデータかｐ〜１ｏｓｈランジスタ
Ｔ１により内部書込みデータ伝達信号線ＩＬ上へ転達さ
れる。
次いで、選択信号ＷＰおよびＷＷ′が順次“Ｈ”に立上
がり、論理“１゛のデータか選択メモリセルへ書込まれ
、その選択メモリセルのキャパシタのストレージノード
Ｎ（ＮａまたはＮｂ）の電圧レベルが電源電圧Ｖｃｃレ
ベルとなる。
がり、論理“１゛のデータか選択メモリセルへ書込まれ
、その選択メモリセルのキャパシタのストレージノード
Ｎ（ＮａまたはＮｂ）の電圧レベルが電源電圧Ｖｃｃレ
ベルとなる。
次に、書込みデータＤＩか論理“○”の場合を考える。
この場合、インバータＩＶからは論理“１′のデータす
なわち“Ｈ“の１言号か出力され、ｐＭＯＳトランジス
タＴＩおよびｎＭＯ５）ランジスタＴ４かオフ状態とな
り、ｎＭＯ３ｈＭＯＳトランジスタン状態となる。トラ
ンジスタＴ２およびＴ３はダーリントン接続されている
。内部書込みデータ伝達（。母線ＩＬの電位か“Ｈ″に
なれば、この“Ｈ“の電１立かｎＭＯ５ｈＭＯＳトラン
ジスタＴ３ｎ〜１０ＳトランジスタＴ２のケートへ与え
られ、トランジスタＴ２かオフ状態となる。
なわち“Ｈ“の１言号か出力され、ｐＭＯＳトランジス
タＴＩおよびｎＭＯ５）ランジスタＴ４かオフ状態とな
り、ｎＭＯ３ｈＭＯＳトランジスタン状態となる。トラ
ンジスタＴ２およびＴ３はダーリントン接続されている
。内部書込みデータ伝達（。母線ＩＬの電位か“Ｈ″に
なれば、この“Ｈ“の電１立かｎＭＯ５ｈＭＯＳトラン
ジスタＴ３ｎ〜１０ＳトランジスタＴ２のケートへ与え
られ、トランジスタＴ２かオフ状態となる。
この結果、内部書込みデータ伝達信号線ＩＬはトランジ
スタＴ２を介して放電され、その電位か“Ｈ＃から“Ｌ
＃へと降下し、内部書込みデータ伝達信号線ＩＬの信号
電位は論理“０″のデータに対応したものとなる。
スタＴ２を介して放電され、その電位か“Ｈ＃から“Ｌ
＃へと降下し、内部書込みデータ伝達信号線ＩＬの信号
電位は論理“０″のデータに対応したものとなる。
ｎＭＯ５ｈランジスタＴ２のソースとゲートとの間の電
比かそのしきい値電圧Ｖｔｈに達すると、ｎＭＯ５ｈラ
ンジスタＴ２はオフ状態へと移行し、信号線ＩＬの放電
が停止する。このとき、内部書込みデータ伝達信号線Ｉ
Ｌおよび書込みビット線ＷＢ上の到達電位は次のように
表わすことかできる。
比かそのしきい値電圧Ｖｔｈに達すると、ｎＭＯ５ｈラ
ンジスタＴ２はオフ状態へと移行し、信号線ＩＬの放電
が停止する。このとき、内部書込みデータ伝達信号線Ｉ
Ｌおよび書込みビット線ＷＢ上の到達電位は次のように
表わすことかできる。
ΔＶ＝Ｖｓｓ＋Ｖｌ＋Ｖｔｈ
−０，７Ｖ
ただし、ＶｌはトランジスタＴ３のオン抵抗により生じ
るトランジスタＴ３のソース−ドレイン間の電圧であり
、ｖｔｈはトランジスタＴ２のしきい値電圧である。書
込みビット線ＷＢに発生するアンダーシュートの電位振
幅は第３図に示すようにΔＶよりも小さい。したがって
たとえ書込みビット線ＷＢ上にアンダーシュートが発生
したとしても、その最低到達電位は電位Ｖｓｓ以上であ
り、メモリセルの寄生バイポーラトランジスタＴｐのベ
ース−エミッタ間の電圧はたとえ論理“０”の書込み時
において書込みビット線ＷＢにアンダーシュートが発生
したとしても常に逆バイアス状態に保持される。これに
より非選択メモリセルのキャパシタに記憶されていた電
荷か書込みビット線ＷＢへリークすることが防止される
。
るトランジスタＴ３のソース−ドレイン間の電圧であり
、ｖｔｈはトランジスタＴ２のしきい値電圧である。書
込みビット線ＷＢに発生するアンダーシュートの電位振
幅は第３図に示すようにΔＶよりも小さい。したがって
たとえ書込みビット線ＷＢ上にアンダーシュートが発生
したとしても、その最低到達電位は電位Ｖｓｓ以上であ
り、メモリセルの寄生バイポーラトランジスタＴｐのベ
ース−エミッタ間の電圧はたとえ論理“０”の書込み時
において書込みビット線ＷＢにアンダーシュートが発生
したとしても常に逆バイアス状態に保持される。これに
より非選択メモリセルのキャパシタに記憶されていた電
荷か書込みビット線ＷＢへリークすることが防止される
。
次いて書込みワード選択信号ＷＷ′か“Ｈ゛に立上がり
、論理“０“を表わす内部書込みデータが選択メモリセ
ルへ書込まれる。このとき、選択メモリセルのキャパシ
タのストレージノートＮの電位はΔＶとなる。
、論理“０“を表わす内部書込みデータが選択メモリセ
ルへ書込まれる。このとき、選択メモリセルのキャパシ
タのストレージノートＮの電位はΔＶとなる。
データ読出しは第１０図に示す従来のダイナミックＲＡ
Ｍと同様にして行なわれる。このとき、増幅用トランジ
スタ１３ （１３ａ、１３ｂ）のしきい値電圧ｖｔｈ’
は論理“０”を表わすデータのレベルシフトΔＶを補
償する値に設定されている。したかって、たとえ論理“
Ｏｏのデータの電位がレベルシフトされていても、増幅
用トランジスタ１３のしきい値電圧Ｖｔｈ’ とシフト
電圧ΔＶは次の関係、 Ｖｔｈ’＞ΔＶ を常に満足している。したかって、増幅用トランジスタ
１３は確実にオン状態またはオフ状態へとその記憶デー
タ（ストレージノードＮの充電電位）に従って設定され
、誤ったデータの読出しか禁止される。
Ｍと同様にして行なわれる。このとき、増幅用トランジ
スタ１３ （１３ａ、１３ｂ）のしきい値電圧ｖｔｈ’
は論理“０”を表わすデータのレベルシフトΔＶを補
償する値に設定されている。したかって、たとえ論理“
Ｏｏのデータの電位がレベルシフトされていても、増幅
用トランジスタ１３のしきい値電圧Ｖｔｈ’ とシフト
電圧ΔＶは次の関係、 Ｖｔｈ’＞ΔＶ を常に満足している。したかって、増幅用トランジスタ
１３は確実にオン状態またはオフ状態へとその記憶デー
タ（ストレージノードＮの充電電位）に従って設定され
、誤ったデータの読出しか禁止される。
このトランジスタ１３ａおよび１．３ ｂのしきい値電
圧Ｖｔｈ’ は十分なノイズマージンを与えるように決
定される必要かある。仮にシフト電位量Δ■か０．５Ｖ
であり、他のＭＯＳトランジスタのしきい値電圧ｖｔｈ
が０．６Ｖであるとする場合、この増幅用トランジスタ
１３ａおよび１３ｂのしきい値電圧の増加ｆｆ１（シフ
ト量）は０，４■ないし０．６Ｖ程度あれば十分である
。
圧Ｖｔｈ’ は十分なノイズマージンを与えるように決
定される必要かある。仮にシフト電位量Δ■か０．５Ｖ
であり、他のＭＯＳトランジスタのしきい値電圧ｖｔｈ
が０．６Ｖであるとする場合、この増幅用トランジスタ
１３ａおよび１３ｂのしきい値電圧の増加ｆｆ１（シフ
ト量）は０，４■ないし０．６Ｖ程度あれば十分である
。
このように、レベルシフト量ΔＶとしきい値Ｖｔｈ’
間の差を従来のダイナミックＲＡ〜１のものと同程度と
設定することによりデータ読出し叶におけるノイズマー
ジンを従来のメモリと同程度に設定することができる。
間の差を従来のダイナミックＲＡ〜１のものと同程度と
設定することによりデータ読出し叶におけるノイズマー
ジンを従来のメモリと同程度に設定することができる。
これにより、論理“０”データのシフトに起因するノイ
ズマージンの低減を防止することができ、安定かつ確実
にデータの読出しを行なうことかできる。
ズマージンの低減を防止することができ、安定かつ確実
にデータの読出しを行なうことかできる。
なお、この第２図に示す構成においては、書込みデータ
ＤＩ は読出しビット線ＲＢに現われる内部読出しデー
タとその論理レベルか反転している。
ＤＩ は読出しビット線ＲＢに現われる内部読出しデー
タとその論理レベルか反転している。
この場合書込みドライバ４０′の前段ニインハータを設
けるか、またはメモリ装置の出力トライバの入力部から
出力端子へ至る経路の任意の場所にインバータを設ける
ことにより、書込みデータＤに対応する読出しデータＤ
。を装置外部へ出力することかできる。
けるか、またはメモリ装置の出力トライバの入力部から
出力端子へ至る経路の任意の場所にインバータを設ける
ことにより、書込みデータＤに対応する読出しデータＤ
。を装置外部へ出力することかできる。
また、インバータＩＶをこの書込みトライバ４０′の入
力端子（ＤＩ）とトランジスタＴ４のゲートとの間に設
けておきかつ書込みデータＤ か直接トランジスタＴ］
およびＴ３のケートへ与えられる構成とすれば、第１０
図に示す従来のダイナミックＲＡ Ｍと１ｄｊ−の論理
関係を、書込みブタのレベルシフトを実現しつつ、得る
ことかできる。
力端子（ＤＩ）とトランジスタＴ４のゲートとの間に設
けておきかつ書込みデータＤ か直接トランジスタＴ］
およびＴ３のケートへ与えられる構成とすれば、第１０
図に示す従来のダイナミックＲＡ Ｍと１ｄｊ−の論理
関係を、書込みブタのレベルシフトを実現しつつ、得る
ことかできる。
書込みドライバ４０′は、第９図に示す書込み制御回路
４に含まれており、人力ハッファそのものであってもよ
く、またこの人力バッファと叉なるドライバ回路であっ
てもよい。すなわち、この書込みトライバ４０′は、内
部書込みデータ転達線（内部書込みデータ伝達信号線Ｉ
Ｌと書込みビット線ＷＢ両者を含む）を直接駆動して内
部書込みデータを転達する回路であればよい。
４に含まれており、人力ハッファそのものであってもよ
く、またこの人力バッファと叉なるドライバ回路であっ
てもよい。すなわち、この書込みトライバ４０′は、内
部書込みデータ転達線（内部書込みデータ伝達信号線Ｉ
Ｌと書込みビット線ＷＢ両者を含む）を直接駆動して内
部書込みデータを転達する回路であればよい。
書込みドライバ４０′において、この論理“Ｏ。
の電位のレベルシフトは内部書込みデータ伝達線の放電
を行なうためのダーリントン接続されたトランジスタに
より実現されている。このレベルシフトはこのダーリン
トン接続されたトランジスタに限らず、論理“Ｏ”を表
わすデータの電位をシフトさせる構成であればどのよう
な構成であってもよい。
を行なうためのダーリントン接続されたトランジスタに
より実現されている。このレベルシフトはこのダーリン
トン接続されたトランジスタに限らず、論理“Ｏ”を表
わすデータの電位をシフトさせる構成であればどのよう
な構成であってもよい。
第４図はこの発明の他の実施例であるダイナミックＲＡ
Ｍの要部の構成を示す図である。ここで以下の説明にお
いては、書込み行選択信号は、書込み行アドレス信号Ｗ
Ｗと書込みワード信号ＷＷ′両者を含むものとし、また
内部書込みデータ伝達線は、内部書込みデータ伝達信号
線ＩＬと書込みビット線ＷＢ両者を含むものとする。
Ｍの要部の構成を示す図である。ここで以下の説明にお
いては、書込み行選択信号は、書込み行アドレス信号Ｗ
Ｗと書込みワード信号ＷＷ′両者を含むものとし、また
内部書込みデータ伝達線は、内部書込みデータ伝達信号
線ＩＬと書込みビット線ＷＢ両者を含むものとする。
第４図に示すダイナミックＲＡＭは、たとえば電源電圧
Ｖｃｃである第１の電位と内部書込みデータ伝達信号線
ＩＬとの間に設けられる第１のインピーダンス素子Ｒ１
と、電源電圧Ｖｃｃと書込みビット線ＷＢとの間に設け
られる第２のインピーダンス素子Ｒ２を含む。このイン
ピーダンス素子Ｒ１およびＲ２は適当なインピーダンス
値を有している。データ書込みドライバ４０は、第９図
に示すものと同一の構成を白゛シており、インバータバ
ッファから構成される。次に第４図を参照して、このダ
イナミックＲＡ Ｍの動作について説明する。
Ｖｃｃである第１の電位と内部書込みデータ伝達信号線
ＩＬとの間に設けられる第１のインピーダンス素子Ｒ１
と、電源電圧Ｖｃｃと書込みビット線ＷＢとの間に設け
られる第２のインピーダンス素子Ｒ２を含む。このイン
ピーダンス素子Ｒ１およびＲ２は適当なインピーダンス
値を有している。データ書込みドライバ４０は、第９図
に示すものと同一の構成を白゛シており、インバータバ
ッファから構成される。次に第４図を参照して、このダ
イナミックＲＡ Ｍの動作について説明する。
今、電位“Ｈ″に対応する論理“１”の書込みデータＤ
、を書込む場合を考える。また、列選択信号ＷＰが′Ｈ
２となり、トランジスタＱＰが導通状態にある場合を考
える。この場合、インピーダンス素子Ｒ１およびＲ２の
それぞれのインピーダンスと書込みドライバ４０に含ま
れる放電用トランジスタＴ２のオン抵抗との比によって
決定される電位が論理“０”を表わすデータとして書込
みビット線ＷＢ上へ伝達される。すなわち、インピーダ
ンス素子Ｒ１およびＲ２のインピーダンス値をそれぞれ
Ｒ１およびＲ２とし、トランジスタＴ２のオン抵抗をＲ
とすると、この書込みビット線ＷＢ上に現われる論理“
０”のデータの電位は以下の式で表わされる。
、を書込む場合を考える。また、列選択信号ＷＰが′Ｈ
２となり、トランジスタＱＰが導通状態にある場合を考
える。この場合、インピーダンス素子Ｒ１およびＲ２の
それぞれのインピーダンスと書込みドライバ４０に含ま
れる放電用トランジスタＴ２のオン抵抗との比によって
決定される電位が論理“０”を表わすデータとして書込
みビット線ＷＢ上へ伝達される。すなわち、インピーダ
ンス素子Ｒ１およびＲ２のインピーダンス値をそれぞれ
Ｒ１およびＲ２とし、トランジスタＴ２のオン抵抗をＲ
とすると、この書込みビット線ＷＢ上に現われる論理“
０”のデータの電位は以下の式で表わされる。
ΔＶ−Ｒ−Ｖｃｃ／ （Ｒ１／／Ｒ２＋Ｒ）＋Ｖｓｓ
ここで通常Ｖｓｓは接地電位レベルのＯである。
また、書込みビット線ＷＢおよび内部書込みデータ伝達
信号線ＩＬの直流抵抗はこのインピーダンス素子Ｒ１お
よびＲ２のインピーダンス値ならびにトランジスタＴ２
のオン抵抗Ｒに比べて無視てきるものとしている。上述
の式から見られるように、書込みビット線ＷＢの論理“
０′に対応する電位レベルは電位ＶｓｓからΔＶだけ上
昇している。この上昇電圧量ΔＶは、インピーダンス素
子Ｒ１およびＲ２のインピーダンス値を適当に調節する
ことにより自由に設定することができる。このインピー
ダンス素子Ｒ１およびＲ２は、メモリセルにおけるノイ
ズマージンおよび増幅用トランジスタ１３のしきい値電
圧を考慮して適当な値に設定される。
信号線ＩＬの直流抵抗はこのインピーダンス素子Ｒ１お
よびＲ２のインピーダンス値ならびにトランジスタＴ２
のオン抵抗Ｒに比べて無視てきるものとしている。上述
の式から見られるように、書込みビット線ＷＢの論理“
０′に対応する電位レベルは電位ＶｓｓからΔＶだけ上
昇している。この上昇電圧量ΔＶは、インピーダンス素
子Ｒ１およびＲ２のインピーダンス値を適当に調節する
ことにより自由に設定することができる。このインピー
ダンス素子Ｒ１およびＲ２は、メモリセルにおけるノイ
ズマージンおよび増幅用トランジスタ１３のしきい値電
圧を考慮して適当な値に設定される。
書込みビット線ＷＢにおいては従来のダイナミックＲＡ
Ｍと１０ｊ様浮遊インダクタンスＬおよび寄生容ＭＣ
か存在する。書込みドライバ４ｏの出力か高速で変化す
る場合、これらの浮遊インダクタンスＬおよび寄生容量
Ｃに起因して書込みビット線ＷＢにはリンギングが発生
する。しかしながら、この第４図に示す構成においては
、書込みビット線ＷＢの最低到達電位は、第５図に示す
ように接地電位（２！板電位）Ｖｓｓ以上に設定されて
おり、とのようなアンダーシュートが発生しても寄生バ
イポーラトランジスタを常時そのベース・エミッタ間を
逆バイアス状態に設定することができ、この奇生バイポ
ーラトランジスタＴｐを常時オフ状態に設定することが
できる。これにより、非選択メモリセル１００ａのキャ
パシタ１４ａにおいてすでに論理“１“の情報が記憶さ
れていたとしても、この非選択メモリセル１００ａから
書込みビット線ＷＢ上へ信号電荷が伝達されることはな
く、確実にこの論理“１′の信号電位が保持される。
Ｍと１０ｊ様浮遊インダクタンスＬおよび寄生容ＭＣ
か存在する。書込みドライバ４ｏの出力か高速で変化す
る場合、これらの浮遊インダクタンスＬおよび寄生容量
Ｃに起因して書込みビット線ＷＢにはリンギングが発生
する。しかしながら、この第４図に示す構成においては
、書込みビット線ＷＢの最低到達電位は、第５図に示す
ように接地電位（２！板電位）Ｖｓｓ以上に設定されて
おり、とのようなアンダーシュートが発生しても寄生バ
イポーラトランジスタを常時そのベース・エミッタ間を
逆バイアス状態に設定することができ、この奇生バイポ
ーラトランジスタＴｐを常時オフ状態に設定することが
できる。これにより、非選択メモリセル１００ａのキャ
パシタ１４ａにおいてすでに論理“１“の情報が記憶さ
れていたとしても、この非選択メモリセル１００ａから
書込みビット線ＷＢ上へ信号電荷が伝達されることはな
く、確実にこの論理“１′の信号電位が保持される。
インピーダンス素子Ｒ１およびＲ２を設ければ、常に論
理“０”の電位レベルをΔＶたけ上昇させることができ
る。したがってメモリセルのキャパシタ１４における論
理“０′に対応する充電電位（ストレージノードＮの電
位）はまたΔＶとなる。
理“０”の電位レベルをΔＶたけ上昇させることができ
る。したがってメモリセルのキャパシタ１４における論
理“０′に対応する充電電位（ストレージノードＮの電
位）はまたΔＶとなる。
このキャパシタ１４に記憶される信号電位ΔＶが増幅用
トランジスタ１３ （１３ａ、１３ｂ）のしきい値電圧
ｖｔｈ以上となれば、増幅用トランジスタ１３は記憶デ
ータの“１“および“０“にかかわらず常時オン状態と
なり、データ読出しを正確に行なうことができなくなる
。したかって、このような状態を避けるためにこのイン
ピーダンス素子Ｒ１およびＲ２により生成される電位シ
フト量ΔＶによる論理“０゛の電位レベルは増幅用トラ
ンジスタ１３（１３ａ、１３ｂ）のしきい値電圧ｖｔｈ
よりも小さく設定されるべきである。
トランジスタ１３ （１３ａ、１３ｂ）のしきい値電圧
ｖｔｈ以上となれば、増幅用トランジスタ１３は記憶デ
ータの“１“および“０“にかかわらず常時オン状態と
なり、データ読出しを正確に行なうことができなくなる
。したかって、このような状態を避けるためにこのイン
ピーダンス素子Ｒ１およびＲ２により生成される電位シ
フト量ΔＶによる論理“０゛の電位レベルは増幅用トラ
ンジスタ１３（１３ａ、１３ｂ）のしきい値電圧ｖｔｈ
よりも小さく設定されるべきである。
インピーダンス素子Ｒ１およびＲ２としてはたとえばポ
リシリコンを用いた抵抗などのように任意のインピーダ
ンス手段を用いることができる。
リシリコンを用いた抵抗などのように任意のインピーダ
ンス手段を用いることができる。
このポリシリコン抵抗を用いた場合、ポリシリコンに適
当に不純物をドープすることにより抵抗素子（インピー
ダンス素子）を大曳することがてきる。このポリシリコ
ン抵抗を用いた場合そのインピーダンス値を最適値に制
御性よく設定することが要求される。第６図に、このイ
ンピーダンス値を最も確実かつ容易に最適値に設定する
ことのできる構造を示す。
当に不純物をドープすることにより抵抗素子（インピー
ダンス素子）を大曳することがてきる。このポリシリコ
ン抵抗を用いた場合そのインピーダンス値を最適値に制
御性よく設定することが要求される。第６図に、このイ
ンピーダンス値を最も確実かつ容易に最適値に設定する
ことのできる構造を示す。
第６図において、インピーダンス素子Ｒ１（Ｒ２）とし
て、そのゲートとドレインが第１の電位である電源電圧
Ｖｃｃへ接続され、そのソースが内部データ伝達線（Ｉ
ＬまたはＷＢ）へ接続されるｎＭＯｓＭＯＳトランジス
タられる。このような絶紛ゲート型電昇効果トランジス
タを抵抗接続してインピーダンス素子として用いた場合
、固ａの抵抗値を有する負荷手段として利用することが
できる。
て、そのゲートとドレインが第１の電位である電源電圧
Ｖｃｃへ接続され、そのソースが内部データ伝達線（Ｉ
ＬまたはＷＢ）へ接続されるｎＭＯｓＭＯＳトランジス
タられる。このような絶紛ゲート型電昇効果トランジス
タを抵抗接続してインピーダンス素子として用いた場合
、固ａの抵抗値を有する負荷手段として利用することが
できる。
したがってこのような絶縁ゲート型電界効果トランジス
タをインピーダンス素子として用いれば、この負荷トラ
ンジスタはメモリセル等に含まれるＭＯＳ）ランジスタ
と同一の構造を有しており、たとえダイナミックＲＡ
Ｐｖｌの製造プロセスにおいて素子パラメータや処理温
度等がばらついたとしてもこのダイナミックＲＡ Ｍを
構成するＭＯＳトランジスタと同一の特性の変動を受け
かつまた電源電圧の変動に対しても同様の特性の変動を
受けるため、これらのパラメータの変動を補償して常に
確実に書込みビット線ＷＢ上へ論理“０°にχ・す応す
る最適の電位を確実に伝達することか可能となる。
タをインピーダンス素子として用いれば、この負荷トラ
ンジスタはメモリセル等に含まれるＭＯＳ）ランジスタ
と同一の構造を有しており、たとえダイナミックＲＡ
Ｐｖｌの製造プロセスにおいて素子パラメータや処理温
度等がばらついたとしてもこのダイナミックＲＡ Ｍを
構成するＭＯＳトランジスタと同一の特性の変動を受け
かつまた電源電圧の変動に対しても同様の特性の変動を
受けるため、これらのパラメータの変動を補償して常に
確実に書込みビット線ＷＢ上へ論理“０°にχ・す応す
る最適の電位を確実に伝達することか可能となる。
また、ポリシリコンを負荷抵抗、十なわちインピーダン
ス素子として用いた基金、このようなポリシリコン抵抗
は比較的大きな占有１ｌｉｉｆａを必要とし、またその
製造パラメータ、動作パラメータ等に起因して最適値に
設定するのか困難であるという欠点を一般に有している
。しかしなから、上述のようにＭＯＳトランジスタをイ
ンピーダンス素子として用いればそのインピーダンス値
（オン抵抗）を容易にそのゲート長、ゲート幅等のトラ
ンジスタサイズを調整することにより最適値に確実に設
定することができ、またこのようなＭＯＳ）ランジスタ
の占６″面積は微小であり、インピーダンス素子の占ａ
面積を最小値に設定することがてきる。したかって、こ
の第６図に示すような〜１０Ｓトランジスタインピーダ
ンス素子として用いることにより、書込みビット線ＷＢ
上のに＝号電位を、そのメモリアレイのインピーダンス
素子による面積増大をもたらすことなく容易にかつ確実
にＭ＋ｉＦすることが可能となる。
ス素子として用いた基金、このようなポリシリコン抵抗
は比較的大きな占有１ｌｉｉｆａを必要とし、またその
製造パラメータ、動作パラメータ等に起因して最適値に
設定するのか困難であるという欠点を一般に有している
。しかしなから、上述のようにＭＯＳトランジスタをイ
ンピーダンス素子として用いればそのインピーダンス値
（オン抵抗）を容易にそのゲート長、ゲート幅等のトラ
ンジスタサイズを調整することにより最適値に確実に設
定することができ、またこのようなＭＯＳ）ランジスタ
の占６″面積は微小であり、インピーダンス素子の占ａ
面積を最小値に設定することがてきる。したかって、こ
の第６図に示すような〜１０Ｓトランジスタインピーダ
ンス素子として用いることにより、書込みビット線ＷＢ
上のに＝号電位を、そのメモリアレイのインピーダンス
素子による面積増大をもたらすことなく容易にかつ確実
にＭ＋ｉＦすることが可能となる。
なおこのＭＯＳトランジスタは第６図に示すようにｎチ
ャネルＭＯＳトランジスタでなく、ｐチャネルＭＯＳト
ランジスタを用いてもよい。
ャネルＭＯＳトランジスタでなく、ｐチャネルＭＯＳト
ランジスタを用いてもよい。
またインピーダンス素子Ｒ１およびＲ２はこの内部書込
みデータし、達信母線ＩＬおよび書込みビット線ＷＢ両
方に設ける必要はなく、いずれか−方にのみ設ける構成
であってもよい。
みデータし、達信母線ＩＬおよび書込みビット線ＷＢ両
方に設ける必要はなく、いずれか−方にのみ設ける構成
であってもよい。
さらに、上記実施例においては、列選択信号ＷＰに応答
して内部書込みデータ転達信号線ＩＬを書込みビット線
ＷＢへ接続するためにトランジスタＱＰが用いられてい
るが、このトランジスタＱＰに変えて、所望のアドレス
等を選択するためのデコード回路や動作モードを選択す
るための論理回路を構成する複数のトランジスタが直列
に設けられている構成であっても上記実施例と同様の効
果を得ることかできる。
して内部書込みデータ転達信号線ＩＬを書込みビット線
ＷＢへ接続するためにトランジスタＱＰが用いられてい
るが、このトランジスタＱＰに変えて、所望のアドレス
等を選択するためのデコード回路や動作モードを選択す
るための論理回路を構成する複数のトランジスタが直列
に設けられている構成であっても上記実施例と同様の効
果を得ることかできる。
さらに、上記実施例においは、シリアル・アクセス・メ
モリがダイナミックＲＡＭの一例として説明されてきた
か、この発明はこれに限定されず情報がキャパシタに電
荷の形態で格納されるダイナミック型メモリセルを白゛
シかつデータ読出し経路とデータ書込み経路とが別々設
けられているダイナミックＲＡＭであれば上記実施例と
同様の効果を得ることができる。
モリがダイナミックＲＡＭの一例として説明されてきた
か、この発明はこれに限定されず情報がキャパシタに電
荷の形態で格納されるダイナミック型メモリセルを白゛
シかつデータ読出し経路とデータ書込み経路とが別々設
けられているダイナミックＲＡＭであれば上記実施例と
同様の効果を得ることができる。
また、上記実施例においては３トランジスタ／１キヤパ
シタ型メモリセルからなるダイナミックＲＡ Ｍについ
て説明したか、本発明は１トランジスタ／１キヤパシタ
型メモリセルについても適用可能である。次にこの１ト
ランジスタ／１キヤパシタ型メモリセルを備えるダイナ
ミックＲＡ Ｍについて説明する。
シタ型メモリセルからなるダイナミックＲＡ Ｍについ
て説明したか、本発明は１トランジスタ／１キヤパシタ
型メモリセルについても適用可能である。次にこの１ト
ランジスタ／１キヤパシタ型メモリセルを備えるダイナ
ミックＲＡ Ｍについて説明する。
第７図はこの究明のさらに他の実施例であるダイナミッ
クＲＡＭの全体の構成を示す図である。
クＲＡＭの全体の構成を示す図である。
第７図において、ダイナミックＲＡ Ｍは、ｍ行・０列
に配列された複数のメモリセルからなるメモリセルアレ
イ４０１を含む。このダイナミックＲＡＭはさらに、外
部から与えられた行アドレスをデコードし、メモリセル
アレイ４０１の１行を選択するための行選択信号を発生
する行デコーダ４０２と、外部から与えられる列アドレ
スをデコードしてメモリセルアレイ４０１の１列を選択
するための列選択信号を発生する列デコーダ４０３を含
む。行アドレスと列アドレスは同時に与えられてもよく
、また時分割的に与えられる構成であってもよい。
に配列された複数のメモリセルからなるメモリセルアレ
イ４０１を含む。このダイナミックＲＡＭはさらに、外
部から与えられた行アドレスをデコードし、メモリセル
アレイ４０１の１行を選択するための行選択信号を発生
する行デコーダ４０２と、外部から与えられる列アドレ
スをデコードしてメモリセルアレイ４０１の１列を選択
するための列選択信号を発生する列デコーダ４０３を含
む。行アドレスと列アドレスは同時に与えられてもよく
、また時分割的に与えられる構成であってもよい。
このダイナミックＲＡＭか１ワードｐビツトからなる構
成の場合、列選択信号はメモリセルアレイ４０１から同
時にｐ列のメモリセルを選択する。
成の場合、列選択信号はメモリセルアレイ４０１から同
時にｐ列のメモリセルを選択する。
しかしなから、以ドの説明においては１ワードか１ビツ
トからなる場合についてのみ説明する。
トからなる場合についてのみ説明する。
また、外部から与えられる行アドレスをバッファ処理し
て行デコーダ４０２に与えるための行アドレスバッファ
および外部からの列アドレスをバッファ処理して列デコ
ーダ４０３へ与えるための列アドレスバッファか設けら
れている。しかしなから、これらは図面を簡略化するた
め、行デコーダ４０２および列デコーダ４０３にそれぞ
れ含められているようにして示されている。
て行デコーダ４０２に与えるための行アドレスバッファ
および外部からの列アドレスをバッファ処理して列デコ
ーダ４０３へ与えるための列アドレスバッファか設けら
れている。しかしなから、これらは図面を簡略化するた
め、行デコーダ４０２および列デコーダ４０３にそれぞ
れ含められているようにして示されている。
このダイナミックＲＡ Ｍはさらに、列デコーダ４０３
からの列選択信号に応答して選択された列を読出し／書
込みデータ線４０９へ接続するための列選択ゲート４０
４と、外部から与えられる書込みデータ（人力データ）
ＤＩＮに対応する内部書込みデータを発生するための書
込み回路４０５と、選択されたメモリセルからの読出し
データを増幅して外部読出しデータ（出力データ） Ｄ
ｏ ＵＴを生成するセンスアンプ回路４０６を含む。
からの列選択信号に応答して選択された列を読出し／書
込みデータ線４０９へ接続するための列選択ゲート４０
４と、外部から与えられる書込みデータ（人力データ）
ＤＩＮに対応する内部書込みデータを発生するための書
込み回路４０５と、選択されたメモリセルからの読出し
データを増幅して外部読出しデータ（出力データ） Ｄ
ｏ ＵＴを生成するセンスアンプ回路４０６を含む。
このダイナミックＲＡ Ｍはさらに、書込み回路４０５
で生成された内部書込みデータの一方の論理に対応する
電位レベルを他方の論理に対応する電位レベルシフトさ
せた後続出し／書込みデータ線４０９上へ伝達するレベ
ルシフト回路４１０を含む。次に動作について説明する
。
で生成された内部書込みデータの一方の論理に対応する
電位レベルを他方の論理に対応する電位レベルシフトさ
せた後続出し／書込みデータ線４０９上へ伝達するレベ
ルシフト回路４１０を含む。次に動作について説明する
。
今、レベルシフト回路４１０は、“Ｌ”レベルの内部書
込みデータの電位レベルを“Ｈ″レヘル方向所定電位た
けシフトさせるものとする。行デコーダ４０２は、外部
からの行アドレスに応答してメモリセルアレイ４０１の
１行のメモリセルを選択し、列デコーダ４０３は外部か
らの列アドレスに応答してメモリセルアレイ４０１の１
列のメモリセルを選択する。この選択された行および列
の交差部に位置するメモリセルか読出し／Ｂ込みデータ
線４０９へ列選択ケート４０４を介して接続される。
込みデータの電位レベルを“Ｈ″レヘル方向所定電位た
けシフトさせるものとする。行デコーダ４０２は、外部
からの行アドレスに応答してメモリセルアレイ４０１の
１行のメモリセルを選択し、列デコーダ４０３は外部か
らの列アドレスに応答してメモリセルアレイ４０１の１
列のメモリセルを選択する。この選択された行および列
の交差部に位置するメモリセルか読出し／Ｂ込みデータ
線４０９へ列選択ケート４０４を介して接続される。
データ書込みＢ５においては、書込み回路４０５は、書
込みイネーブル１；号Ｗに応答してイネーブルされて入
力データＤ、Ｎに対応する内部書込みデータを生成する
。この内部書込みデータはレベルシフト回路４１０てそ
の一方の＝理しベルがレベルシフトされた後列選択ケー
ト４０４を介して選択メモリセルへ伝達され、そこに記
憶される。
込みイネーブル１；号Ｗに応答してイネーブルされて入
力データＤ、Ｎに対応する内部書込みデータを生成する
。この内部書込みデータはレベルシフト回路４１０てそ
の一方の＝理しベルがレベルシフトされた後列選択ケー
ト４０４を介して選択メモリセルへ伝達され、そこに記
憶される。
データ読出し時においては、センスアンプ回路４０６か
イネーブルされ、選択メモリセルから読出し／書込みデ
ータ線４０９上に伝達されたデー夕を検知し増幅して出
力データＤ。ＵＴを生成する。
イネーブルされ、選択メモリセルから読出し／書込みデ
ータ線４０９上に伝達されたデー夕を検知し増幅して出
力データＤ。ＵＴを生成する。
データ読出し時において、書込み回路４０５はディスエ
ーブル状態とされ、その出力はハイインピーダンス状態
に設定される。
ーブル状態とされ、その出力はハイインピーダンス状態
に設定される。
センスアンプ回路４０６はデータ書込み時においてディ
スエーブル状態とされてもよく、またイネーブル状態と
されてもよい。しかしながら、もしデータ入力ビン端子
とデータ出力ピン端子か共有される構成の場合、このセ
ンスアンプ回路４０６はデータ書込み時においてはディ
スエーブル状態とされる。
スエーブル状態とされてもよく、またイネーブル状態と
されてもよい。しかしながら、もしデータ入力ビン端子
とデータ出力ピン端子か共有される構成の場合、このセ
ンスアンプ回路４０６はデータ書込み時においてはディ
スエーブル状態とされる。
第８図はこの′：ｊＳ７図に示すダイナミックＲＡ〜１
の要部の具体的構成の一例を示す図である。第８図にお
いて行デコーダ４０２は、ワード線ＷＬＩないしＷＬｍ
にそれぞれ接続されるｍ個の出力を含む。メモリセルア
レイ４０１はｍ行および０列に配列されたメモリセルＭ
ＣＩＩないしＭ Ｃｍ ｎを含む。メモリセルＭｃｉｌ
ないしＭＣ１ｎはワード線ＷＬｉ（ｉ−１〜ｍ）に接続
される。メモリセルＭＣ１ｊないしＭＣｍｊかビット線
Ｂｊ（ｊ−１〜ｎ）に接続される。すなわち、１行のメ
モリセルか１本のワード線に接続され、１列のメモリセ
ルか１本のビット線に接続される。
の要部の具体的構成の一例を示す図である。第８図にお
いて行デコーダ４０２は、ワード線ＷＬＩないしＷＬｍ
にそれぞれ接続されるｍ個の出力を含む。メモリセルア
レイ４０１はｍ行および０列に配列されたメモリセルＭ
ＣＩＩないしＭ Ｃｍ ｎを含む。メモリセルＭｃｉｌ
ないしＭＣ１ｎはワード線ＷＬｉ（ｉ−１〜ｍ）に接続
される。メモリセルＭＣ１ｊないしＭＣｍｊかビット線
Ｂｊ（ｊ−１〜ｎ）に接続される。すなわち、１行のメ
モリセルか１本のワード線に接続され、１列のメモリセ
ルか１本のビット線に接続される。
メモリセルＭＣＩＩないしＭ Ｃｍ ｎの各々は、情報
を電荷の形で記憶するためのキャパシタＣ１ｊと行デコ
ーダ４０２からの行選択信号ＷＬｉに応答してこのキャ
パシタＣ１ｊをビット線Ｂ」へ接続するための転送ゲー
トトランジスタＴｌｊを含む。ここで、ワード線とそこ
に伝達される行選択信号とは同一の参照番号を付してい
る。
を電荷の形で記憶するためのキャパシタＣ１ｊと行デコ
ーダ４０２からの行選択信号ＷＬｉに応答してこのキャ
パシタＣ１ｊをビット線Ｂ」へ接続するための転送ゲー
トトランジスタＴｌｊを含む。ここで、ワード線とそこ
に伝達される行選択信号とは同一の参照番号を付してい
る。
列選択ゲート４い４は、ビット線Ｂ１ないしＢｎそれぞ
れに対して設けられたコラムケートトランジスタＳＴ１
ないしＳＴｎを含む。このコラムゲートトランジスタＳ
Ｔｊは列デコーダ４０３からの列選択信号Ｃ５ｊに応答
してオン状態となり、ビット線Ｂｊを読出し／書込みデ
ータ線４０９へ接続する。列デコーダ４０３は列選択信
号を発生ずるためのｎ個の出力Ｃ３ＩないしＣ５ｎを含
む。
れに対して設けられたコラムケートトランジスタＳＴ１
ないしＳＴｎを含む。このコラムゲートトランジスタＳ
Ｔｊは列デコーダ４０３からの列選択信号Ｃ５ｊに応答
してオン状態となり、ビット線Ｂｊを読出し／書込みデ
ータ線４０９へ接続する。列デコーダ４０３は列選択信
号を発生ずるためのｎ個の出力Ｃ３ＩないしＣ５ｎを含
む。
データ書込み時においては、行デコーダ４０２および列
デコーダ４０３からの行選択信号ＷＬｉおよび列選択信
号Ｃ５ｊに応答して１本のワード線ＷＬｉと１本のビッ
ト線Ｂｊが選択される。書込み回路４０５は書込みイネ
ーブル信号Ｗに応答して活性状態となり、外部からの人
力データＤＮをバッファ処理して山部書込みデータを発
生し、読出し／書込みデータ線４０９上へ伝達する。こ
の内部書込みデータはオン状態となったコラムゲートト
ランジスタＳＴｊを介して選択ビット線Ｂｊ上へ伝達さ
れ、次いて選択メモリセルＭＣ１ｊに：記憶される。
デコーダ４０３からの行選択信号ＷＬｉおよび列選択信
号Ｃ５ｊに応答して１本のワード線ＷＬｉと１本のビッ
ト線Ｂｊが選択される。書込み回路４０５は書込みイネ
ーブル信号Ｗに応答して活性状態となり、外部からの人
力データＤＮをバッファ処理して山部書込みデータを発
生し、読出し／書込みデータ線４０９上へ伝達する。こ
の内部書込みデータはオン状態となったコラムゲートト
ランジスタＳＴｊを介して選択ビット線Ｂｊ上へ伝達さ
れ、次いて選択メモリセルＭＣ１ｊに：記憶される。
このとき、書込み回路４０５は高速で読出し／書込みデ
ータ線４０９および選択ビット線を駆動するために大き
な駆動能力を有しており、第１０図に示すダイナミック
ＲＡ Ｍの場合と同様この選択ビット線上に信号電位の
アンダーシュートか発生する。この状態について以下に
説明する。
ータ線４０９および選択ビット線を駆動するために大き
な駆動能力を有しており、第１０図に示すダイナミック
ＲＡ Ｍの場合と同様この選択ビット線上に信号電位の
アンダーシュートか発生する。この状態について以下に
説明する。
まず、ワード線ＷＬＩか行デコーダ４０２により選択さ
れ、またビット線Ｂ１が列デコーダ４０３により選択さ
れる場合を考える。“Ｌ“の内部書込みデータが書込み
回路４０５からコラムゲートトランジスタＳＴＩを介し
て選択ビット線Ｂ１へ伝達される。この“Ｌ“のデータ
か選択メモリセｚｌ、ＭＣＩＩに書込まれる。このとき
、選択ビット線Ｂ１に信号電位のアンダーシュートが発
生した場合、このビット線Ｂ１に接続される非選択メモ
リセル内の転送ゲートトランジスタＴｋｌの寄生バイポ
ーラトランジスタかオン状態となりキャパシタＣｋｌに
記憶されている信号電荷か放電される。ここで、メモリ
セルＭｃｉ」は第１１図に示すものと同様の構造を有し
ている。したがってこの場合、選択ビット線上の信号電
位のアンダーシュートによりメモリセルの保持７［Ｓ
６Ｉのリークか生し、ダイナミックＲＡ Ｍの電向保持
特性が劣化するのみならす、最終的にはメモリセルの“
Ｈ′の保持データか“Ｌｏへ反転する状態が発生する。
れ、またビット線Ｂ１が列デコーダ４０３により選択さ
れる場合を考える。“Ｌ“の内部書込みデータが書込み
回路４０５からコラムゲートトランジスタＳＴＩを介し
て選択ビット線Ｂ１へ伝達される。この“Ｌ“のデータ
か選択メモリセｚｌ、ＭＣＩＩに書込まれる。このとき
、選択ビット線Ｂ１に信号電位のアンダーシュートが発
生した場合、このビット線Ｂ１に接続される非選択メモ
リセル内の転送ゲートトランジスタＴｋｌの寄生バイポ
ーラトランジスタかオン状態となりキャパシタＣｋｌに
記憶されている信号電荷か放電される。ここで、メモリ
セルＭｃｉ」は第１１図に示すものと同様の構造を有し
ている。したがってこの場合、選択ビット線上の信号電
位のアンダーシュートによりメモリセルの保持７［Ｓ
６Ｉのリークか生し、ダイナミックＲＡ Ｍの電向保持
特性が劣化するのみならす、最終的にはメモリセルの“
Ｈ′の保持データか“Ｌｏへ反転する状態が発生する。
ここで、第８図においては明確に示していないが、各ビ
ット線Ｂ１〜Ｂｎに対してはメモリセルのデータのりス
トア（再書込み）を行なうめにセンスアンプが設けられ
ている。このセンスアンプは関連のビット線上のデータ
を検知し増幅しかつラッチする。データ書込み峙におい
ては、各ビット線Ｂ１ないしＢｎに設けられたセンスア
ンプは活性化され、その後書込み回路４０５からの内部
書込みデータが選択ビット線上へ選択されたコラムゲー
トトランジスタを介して伝達される。書込み回路４０５
はこの各ビット線対応に設けられたセンスアンプのラッ
チ能力よりも大きな駆動能力を有しており、この選択ビ
ット線の信号電位を内部書込みデータに対応する電位に
設定する。
ット線Ｂ１〜Ｂｎに対してはメモリセルのデータのりス
トア（再書込み）を行なうめにセンスアンプが設けられ
ている。このセンスアンプは関連のビット線上のデータ
を検知し増幅しかつラッチする。データ書込み峙におい
ては、各ビット線Ｂ１ないしＢｎに設けられたセンスア
ンプは活性化され、その後書込み回路４０５からの内部
書込みデータが選択ビット線上へ選択されたコラムゲー
トトランジスタを介して伝達される。書込み回路４０５
はこの各ビット線対応に設けられたセンスアンプのラッ
チ能力よりも大きな駆動能力を有しており、この選択ビ
ット線の信号電位を内部書込みデータに対応する電位に
設定する。
このような場合、選択ビット線に対して設けられたセン
スアンプが“Ｈｏのデータをラッチしている場合におい
て、書込み回路４０５から“Ｌｏのデータが転達された
場合、この選択ビット線上の“Ｈ“の電位か高速で放電
されるため、選択ビット線において前述のようなアンダ
ーシュートか発生する。
スアンプが“Ｈｏのデータをラッチしている場合におい
て、書込み回路４０５から“Ｌｏのデータが転達された
場合、この選択ビット線上の“Ｈ“の電位か高速で放電
されるため、選択ビット線において前述のようなアンダ
ーシュートか発生する。
また読出し／書込みデータ線４０９がデータ書込み前に
は電源電圧Ｖｃｃと接地電位ＶＳＳとの間の中間電位に
保持されているような場合においても、“Ｌｏのデータ
を書込む場合この読出し／書込みデータ線４０９の放電
が書込み回路４０５により行なわれるため同様に選択ビ
ット線に対しデータ“Ｌｏを書込む場合にアンダーシュ
ートか発生する。
は電源電圧Ｖｃｃと接地電位ＶＳＳとの間の中間電位に
保持されているような場合においても、“Ｌｏのデータ
を書込む場合この読出し／書込みデータ線４０９の放電
が書込み回路４０５により行なわれるため同様に選択ビ
ット線に対しデータ“Ｌｏを書込む場合にアンダーシュ
ートか発生する。
さらに、１本のワード線を選択状態に維持し異なる列を
順次選択するスタティックコラムモードやベージモード
のような高速アクセスモードの場合、“Ｈ”のデータを
書込んだ後に“Ｌ”のデータを書込む場合、読出し／書
込みデータ線４０９にアンダーシュートか発生し、この
アンダーシュートか選択ビット線上へ伝達され、たとえ
選択メモリセルが先に“Ｌ”のデータを記憶している場
合であっても同様に選択ビット線上にアンダーシュート
が発生する。
順次選択するスタティックコラムモードやベージモード
のような高速アクセスモードの場合、“Ｈ”のデータを
書込んだ後に“Ｌ”のデータを書込む場合、読出し／書
込みデータ線４０９にアンダーシュートか発生し、この
アンダーシュートか選択ビット線上へ伝達され、たとえ
選択メモリセルが先に“Ｌ”のデータを記憶している場
合であっても同様に選択ビット線上にアンダーシュート
が発生する。
したがって、いずれの場合においても書込み回路４０５
が大きな駆動能力を持って読出し／書込みデータ線４０
９およびビット線Ｂ１ないしＢｎを高速で充電／放電す
るため、選択ビット線Ｂ１ないしＢｎにおいて不可避的
に信号電位のアンダーシュートが発生し、ダイナミック
ＲＡ Ｍのデータ保持特性の劣化が生しる。また、この
リークにより選択メモリセルからの出力電位か低下し、
センスアンプ回路４０６または各ビット線対応に設けら
れたセンスアンプの“Ｈ”検知レヘルよりも低−ドすれ
ば、“Ｈｏのデータが“Ｌｏとじて読出され、誤ったデ
ータが読出されてしまうことになる。
が大きな駆動能力を持って読出し／書込みデータ線４０
９およびビット線Ｂ１ないしＢｎを高速で充電／放電す
るため、選択ビット線Ｂ１ないしＢｎにおいて不可避的
に信号電位のアンダーシュートが発生し、ダイナミック
ＲＡ Ｍのデータ保持特性の劣化が生しる。また、この
リークにより選択メモリセルからの出力電位か低下し、
センスアンプ回路４０６または各ビット線対応に設けら
れたセンスアンプの“Ｈ”検知レヘルよりも低−ドすれ
ば、“Ｈｏのデータが“Ｌｏとじて読出され、誤ったデ
ータが読出されてしまうことになる。
上述のようなアンダーシュートによる非選択メモリセル
の信号電荷のリークを防止するために、第８図に示す構
成においては書込み回路４０５の出力と各ビット線Ｂ１
ないしＢｎに対しインピーダンス素子ＲＯないしＲｎが
設けられる。このインピーダンス素子ＲＯないしＲｎは
それぞれ“Ｌ”のデータの電位を“Ｈ”方向へ所定電位
だけシフトさせる。あるビット線Ｂｊの“Ｌ”のデータ
の電位のシフト量ΔＶは、第３図に示した場合と同様の
関係式で表現することかできる。すなわち、ΔＶ−Ｒ−
Ｖｃｃ／ （ＲＯ／／Ｒｊ十Ｒ）ここでＲは書込み回路
４０５に含まれる書込みバッファ４０５′の出力段に設
けられているプルダウン用トラン／スタのオン抵抗であ
り、ＲＪはインピーダンス素子Ｒｊの抵抗値である。ま
た、ここてＶｓｓはＯＶとし、読出し／書込みデータ線
４０９およびビット線Ｂｊの直流抵抗は無視している。
の信号電荷のリークを防止するために、第８図に示す構
成においては書込み回路４０５の出力と各ビット線Ｂ１
ないしＢｎに対しインピーダンス素子ＲＯないしＲｎが
設けられる。このインピーダンス素子ＲＯないしＲｎは
それぞれ“Ｌ”のデータの電位を“Ｈ”方向へ所定電位
だけシフトさせる。あるビット線Ｂｊの“Ｌ”のデータ
の電位のシフト量ΔＶは、第３図に示した場合と同様の
関係式で表現することかできる。すなわち、ΔＶ−Ｒ−
Ｖｃｃ／ （ＲＯ／／Ｒｊ十Ｒ）ここでＲは書込み回路
４０５に含まれる書込みバッファ４０５′の出力段に設
けられているプルダウン用トラン／スタのオン抵抗であ
り、ＲＪはインピーダンス素子Ｒｊの抵抗値である。ま
た、ここてＶｓｓはＯＶとし、読出し／書込みデータ線
４０９およびビット線Ｂｊの直流抵抗は無視している。
このようにインピーダンス素子ＲＯ−Ｒｎを設す、デー
タ書込み時における“Ｌ”のデータの信号電位を“Ｈ”
方向ヘンフトさせることにより、たとえ選択ビット線に
おいてアンダーシュートか発生したとしてち、このアン
ダーシュートの最低到達電位は基板電位（接地電位）Ｖ
ｓｓ以上にぷ定することができ、確実に寄生バイポーラ
トランジスタをオフ状態に維し’ｊシ、非選択メモリセ
ルの記ｔ８４電荷かビット線へリークすることを肋Ｉ卜
することかできる。
タ書込み時における“Ｌ”のデータの信号電位を“Ｈ”
方向ヘンフトさせることにより、たとえ選択ビット線に
おいてアンダーシュートか発生したとしてち、このアン
ダーシュートの最低到達電位は基板電位（接地電位）Ｖ
ｓｓ以上にぷ定することができ、確実に寄生バイポーラ
トランジスタをオフ状態に維し’ｊシ、非選択メモリセ
ルの記ｔ８４電荷かビット線へリークすることを肋Ｉ卜
することかできる。
このインピーダンス素子ＲＯ〜Ｒｎとしては、前述の３
トランジスタ／１キヤパシタ型のメモリセルを含むダイ
ナミックＲＡＭと同様、ポリシリコンを用いた拡散抵抗
または抵抗接続されたＭＯＳトランジスタを用いること
ができる。なおこの第８図に示す構成においてはインピ
ーダンス素子が書込みバッファ４０５′の出力部および
各ビット線Ｂｊに対して設けられている。しかしなから
、このインピーダンス素子は書込みバッファ４０５′の
出力部または各ビット線８１〜Ｂｎの一方にのみ設ける
構成であっても上記実施例と同様の効果を得ることがで
きる。
トランジスタ／１キヤパシタ型のメモリセルを含むダイ
ナミックＲＡＭと同様、ポリシリコンを用いた拡散抵抗
または抵抗接続されたＭＯＳトランジスタを用いること
ができる。なおこの第８図に示す構成においてはインピ
ーダンス素子が書込みバッファ４０５′の出力部および
各ビット線Ｂｊに対して設けられている。しかしなから
、このインピーダンス素子は書込みバッファ４０５′の
出力部または各ビット線８１〜Ｂｎの一方にのみ設ける
構成であっても上記実施例と同様の効果を得ることがで
きる。
また、この書込みバッファ４０５′か、第４図に示すも
のと同様のインバータバッファから構成される場合（こ
の場合２段のインバータからなる）信号Ｗにより出力ハ
イインピーダンスとする構成は容易に実現でき、また、
この書込みバッファ４０５′は第２図に示すようにその
出力段にレベルシフト手段を備える構成であっても、こ
の書込みバッファ４０５′がデータ読出しｇｊｉにおい
ては書込みイネーブル信号Ｗに応答して出力ハイインピ
ーダンス状態となる構成であれば上記実施例と同様の効
果を得ることができる。また、書込みバッファ４０５′
が第２図に示す構成と同様レヘルシフトＲ能を備える場
合、インピーダンス素′：ＦＲＯ〜Ｒｎは特に論ける必
要はない。
のと同様のインバータバッファから構成される場合（こ
の場合２段のインバータからなる）信号Ｗにより出力ハ
イインピーダンスとする構成は容易に実現でき、また、
この書込みバッファ４０５′は第２図に示すようにその
出力段にレベルシフト手段を備える構成であっても、こ
の書込みバッファ４０５′がデータ読出しｇｊｉにおい
ては書込みイネーブル信号Ｗに応答して出力ハイインピ
ーダンス状態となる構成であれば上記実施例と同様の効
果を得ることができる。また、書込みバッファ４０５′
が第２図に示す構成と同様レヘルシフトＲ能を備える場
合、インピーダンス素′：ＦＲＯ〜Ｒｎは特に論ける必
要はない。
また、この第８図に示す構成においてはデータ書込みお
よびデータ読出しか読出し／書込みデータ線４０９を用
いて行なわれているか、このデータ読出し経路とデータ
書込み経路とか別々に設けられる構成てあっても上記実
施例と同様の効果を得ることかできる。
よびデータ読出しか読出し／書込みデータ線４０９を用
いて行なわれているか、このデータ読出し経路とデータ
書込み経路とか別々に設けられる構成てあっても上記実
施例と同様の効果を得ることかできる。
また上記実施例においてはメモリセルかｎチャネルＭＯ
Ｓｔ−ランジスタからなる場合について説明したか、こ
れはｐチャネルＭＯＳトランンスタの場合であっても上
記実施例とｌ、ｉＪ様の効果を１与ることができる。
Ｓｔ−ランジスタからなる場合について説明したか、こ
れはｐチャネルＭＯＳトランンスタの場合であっても上
記実施例とｌ、ｉＪ様の効果を１与ることができる。
［発明の効果］
以上のようにこの発明によればデータ書込み時において
内部書込みデータの−りの論理の電位レベルを他方論理
レベル方向ヘシフトさせて論理レベルの調整を行なうよ
うに構成したので、ビット線（書込みビット線）に信号
電位のアンダーシュートが生じたとしても、非選択メモ
リセルの記憶情報がビット線（Ｍ込みビット線）上へリ
ークすることがなく、データ保持特性に優れた、安定て
誤動作することのない信頼性の高いダイナミックＲＡ
Ｍを得ることができる。
内部書込みデータの−りの論理の電位レベルを他方論理
レベル方向ヘシフトさせて論理レベルの調整を行なうよ
うに構成したので、ビット線（書込みビット線）に信号
電位のアンダーシュートが生じたとしても、非選択メモ
リセルの記憶情報がビット線（Ｍ込みビット線）上へリ
ークすることがなく、データ保持特性に優れた、安定て
誤動作することのない信頼性の高いダイナミックＲＡ
Ｍを得ることができる。
第１図はこの発明によるダイナミックＲＡ Ｍの概念的
構成を示す図である。第２図はこの発明の一丈施例であ
るダイナミックＲＡ Ｍの要部の構成を示す図である。 第３図は第２図に示すダイナミックＲＡＭにおける書込
みビット線上の信号電位の変化の態様を示す図である。 第４図はこの発明の他の実施例であるダイナミックＲＡ
Ｍの要部の構成を示す図である。第５図は第４図に示
すダイナミックＲＡ Ｍにおける書込みビット線上の信
号電位の変化の態様を示す図である。第６図は第４図に
示すインピーダンス素子の具体的構成の一例を示す図で
ある。第７図はこの発明のさらに他の実施例であるダイ
ナミックＲＡ Ｍの全体の構成を示す図である。第８図
は第７図に示すダイナミックＲＡＭの要部の構成を示す
図である。第９図は従来のダイナミックＲＡ〜１の全体
の構成の一例を示す図である。第１０図は第９図に示す
ダイナミックＲＡ Ｍの要部の構成を示す図である。第
１１囚は第９図に示すダイナミックＲＡＭセルのデータ
書込みに関連する部分の断面構造を示す図である。第１
２図は従来のダイナミックＲＡ Ｍの問題を説明するた
めの囚である。 園において、４０．４０’ 、４０５は書込み回路、Ｄ
Ｃは内部書込みデータ発生回路、ＬＳはレヘルンフト回
路、１００ａ、１（１０ｂ、ＭＣ１１〜〜ＩＣｍｎはメ
モリセル、ＩＬは内部書込みブタ伝達信号線、ＷＢは書
込みビット線、８１〜Ｂｎはビット線、ＴＩ、Ｔ２．Ｔ
３およびＴ４は書込ミ回路の出力段のＭＯＳトランジス
タ、ＲＯ〜Ｒｎはインピーダンス素子、ｌｌａ、ｌｌｂ
はデータ書込み用のトランジスタ、Ｔｌｌ〜Ｔｍｎは転
送ゲートトランジスタ、ＣＩｌ〜Ｃｍｎ、１４ａ、１４
ｂはデータ記憶用のキヤバンク、１４０１はメモリセル
アレイ、４０２は行デコーダ、４０３は列デコーダ、４
０６はセンスアンプ四路、４０９は読出し／書込みデー
タ線、 ４１０はレベ ルシフト回路である。 なお、 図中、 同一符号は同一または相当部分を 示す。 ｕ’電イｔヒ 第 図 第３図 第 図 第 図 し
構成を示す図である。第２図はこの発明の一丈施例であ
るダイナミックＲＡ Ｍの要部の構成を示す図である。 第３図は第２図に示すダイナミックＲＡＭにおける書込
みビット線上の信号電位の変化の態様を示す図である。 第４図はこの発明の他の実施例であるダイナミックＲＡ
Ｍの要部の構成を示す図である。第５図は第４図に示
すダイナミックＲＡ Ｍにおける書込みビット線上の信
号電位の変化の態様を示す図である。第６図は第４図に
示すインピーダンス素子の具体的構成の一例を示す図で
ある。第７図はこの発明のさらに他の実施例であるダイ
ナミックＲＡ Ｍの全体の構成を示す図である。第８図
は第７図に示すダイナミックＲＡＭの要部の構成を示す
図である。第９図は従来のダイナミックＲＡ〜１の全体
の構成の一例を示す図である。第１０図は第９図に示す
ダイナミックＲＡ Ｍの要部の構成を示す図である。第
１１囚は第９図に示すダイナミックＲＡＭセルのデータ
書込みに関連する部分の断面構造を示す図である。第１
２図は従来のダイナミックＲＡ Ｍの問題を説明するた
めの囚である。 園において、４０．４０’ 、４０５は書込み回路、Ｄ
Ｃは内部書込みデータ発生回路、ＬＳはレヘルンフト回
路、１００ａ、１（１０ｂ、ＭＣ１１〜〜ＩＣｍｎはメ
モリセル、ＩＬは内部書込みブタ伝達信号線、ＷＢは書
込みビット線、８１〜Ｂｎはビット線、ＴＩ、Ｔ２．Ｔ
３およびＴ４は書込ミ回路の出力段のＭＯＳトランジス
タ、ＲＯ〜Ｒｎはインピーダンス素子、ｌｌａ、ｌｌｂ
はデータ書込み用のトランジスタ、Ｔｌｌ〜Ｔｍｎは転
送ゲートトランジスタ、ＣＩｌ〜Ｃｍｎ、１４ａ、１４
ｂはデータ記憶用のキヤバンク、１４０１はメモリセル
アレイ、４０２は行デコーダ、４０３は列デコーダ、４
０６はセンスアンプ四路、４０９は読出し／書込みデー
タ線、 ４１０はレベ ルシフト回路である。 なお、 図中、 同一符号は同一または相当部分を 示す。 ｕ’電イｔヒ 第 図 第３図 第 図 第 図 し
Claims (1)
- 【特許請求の範囲】 外部から与えられる書込みデータに応答して、第１の論
理レベルと第２の論理レベルを有する２値内部書込みデ
ータを生成するための書込み回路と、前記２値内部書込
みデータを伝達するため一の少なくとも１本の内部書込
みデータ伝達線と、少なくとも１列に配列される複数の
メモリセルを有し、かつ前記メモリセルの各々が情報を
電荷の形態で格納するためのキャパシタ手段と、行選択
信号に応答して、前記内部書込みデータ伝達線へ前記キ
ャパシタ手段を選択的に接続するための選択接続素子と
を含むダイナミック・ランダム・アクセス・メモリであ
って、 前記書込み回路で生成される前記内部書込みデータの前
記第２の論理レベルに対応する内部書込みデータの電位
レベルを前記第１の論理レベルの方向にシフトさせて前
記内部書込みデータ伝達線上へ伝達するレベルシフト手
段を含む、ダイナミック・ランダム・アクセス・メモリ
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318754A JP2604277B2 (ja) | 1990-02-28 | 1990-11-22 | ダイナミック・ランダム・アクセス・メモリ |
| US07/657,778 US5103423A (en) | 1990-02-28 | 1991-02-20 | Dynamic random access memory and a method of operating the same |
| KR1019910003063A KR940008293B1 (ko) | 1990-02-28 | 1991-02-26 | 다이너믹 · 랜덤 · 액세스 · 메모리 및 그 동작방법 |
| DE4106155A DE4106155A1 (de) | 1990-02-28 | 1991-02-27 | Dynamischer schreib-lesespeicher und verfahren zum betreiben eines solchen |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039690 | 1990-02-28 | ||
| JP2-50398 | 1990-02-28 | ||
| JP2-50396 | 1990-02-28 | ||
| JP5039790 | 1990-02-28 | ||
| JP2-50397 | 1990-02-28 | ||
| JP5039890 | 1990-02-28 | ||
| JP2318754A JP2604277B2 (ja) | 1990-02-28 | 1990-11-22 | ダイナミック・ランダム・アクセス・メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263684A true JPH03263684A (ja) | 1991-11-25 |
| JP2604277B2 JP2604277B2 (ja) | 1997-04-30 |
Family
ID=27462489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318754A Expired - Lifetime JP2604277B2 (ja) | 1990-02-28 | 1990-11-22 | ダイナミック・ランダム・アクセス・メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5103423A (ja) |
| JP (1) | JP2604277B2 (ja) |
| KR (1) | KR940008293B1 (ja) |
| DE (1) | DE4106155A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002082656A (ja) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | 画像表示装置およびその駆動方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289432A (en) * | 1991-04-24 | 1994-02-22 | International Business Machines Corporation | Dual-port static random access memory cell |
| US5708609A (en) * | 1996-09-05 | 1998-01-13 | Winbond Electronics Corp. | Semiconductor memory device with dataline undershoot detection and reduced read access time |
| JPH11126491A (ja) * | 1997-08-20 | 1999-05-11 | Fujitsu Ltd | 半導体記憶装置 |
| US6266178B1 (en) * | 1998-12-28 | 2001-07-24 | Texas Instruments Incorporated | Guardring DRAM cell |
| US6779141B1 (en) * | 2000-06-08 | 2004-08-17 | Sun Microsystems, Inc. | System and method for implementing memory testing in a SRAM unit |
| US8648403B2 (en) * | 2006-04-21 | 2014-02-11 | International Business Machines Corporation | Dynamic memory cell structures |
| US9087565B2 (en) * | 2012-11-20 | 2015-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pre-charging a data line |
| CN111769730B (zh) * | 2016-07-13 | 2024-09-24 | 富士电机株式会社 | 功率模块 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081754B2 (ja) * | 1986-06-10 | 1996-01-10 | 日本電気株式会社 | メモリ回路 |
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
-
1990
- 1990-11-22 JP JP2318754A patent/JP2604277B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-20 US US07/657,778 patent/US5103423A/en not_active Expired - Lifetime
- 1991-02-26 KR KR1019910003063A patent/KR940008293B1/ko not_active Expired - Fee Related
- 1991-02-27 DE DE4106155A patent/DE4106155A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002082656A (ja) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | 画像表示装置およびその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2604277B2 (ja) | 1997-04-30 |
| US5103423A (en) | 1992-04-07 |
| KR940008293B1 (ko) | 1994-09-10 |
| KR920000074A (ko) | 1992-01-10 |
| DE4106155A1 (de) | 1991-09-05 |
| DE4106155C2 (ja) | 1993-07-29 |
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