JPH03263686A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03263686A JPH03263686A JP2061411A JP6141190A JPH03263686A JP H03263686 A JPH03263686 A JP H03263686A JP 2061411 A JP2061411 A JP 2061411A JP 6141190 A JP6141190 A JP 6141190A JP H03263686 A JPH03263686 A JP H03263686A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- selector
- flip
- address
- bits
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
１本発明はランダムアクセスポートとシリアルアクセス
ポートとを有する半導体記憶装置に関する。
ポートとを有する半導体記憶装置に関する。
（従来の技術）
第６図はこの種の半導体記憶装置の従来例を示すブロッ
ク図である。
ク図である。
本従来例はランダムアクセスポート６０（以下、ＲＡＭ
ポート６０と呼ぶ）とシリアルアクセスポート７０（以
下、ＳＡＭボート７０と呼ぶ）とを有し、ＲＡＭボート
６０はメモリセルアレイ６１）センスアンプ６２〈以下
５Ａ６２と呼ぶ）、ロウデコーダ６３（以下、Ｘ−Ｄｃ
ｃ６３と呼ぶ）、カラムデ」−ダ６４（以下、Ｙ−Ｄｅ
ｃ６４と呼ぶ）およびランダムポート６５で構成されて
いる。
ポート６０と呼ぶ）とシリアルアクセスポート７０（以
下、ＳＡＭボート７０と呼ぶ）とを有し、ＲＡＭボート
６０はメモリセルアレイ６１）センスアンプ６２〈以下
５Ａ６２と呼ぶ）、ロウデコーダ６３（以下、Ｘ−Ｄｃ
ｃ６３と呼ぶ）、カラムデ」−ダ６４（以下、Ｙ−Ｄｅ
ｃ６４と呼ぶ）およびランダムポート６５で構成されて
いる。
また、ＳＡＭボート７０は、ΔＭボート６０における１
ワ一ド分のデータをシリアルアクセス用データとして保
持するシリアルデータ保持回路７１（以下、ラインバッ
ファ７１と呼ぶ）と、ＲＡＭボート６０からラインバッ
フ７７１にデータを転送するデータ転送ゲート７３と、
シフトレジスタからなるシリアルデータアクセス用のシ
リアルポインタ７２と、シリアルポート７４とで組成さ
れている。
ワ一ド分のデータをシリアルアクセス用データとして保
持するシリアルデータ保持回路７１（以下、ラインバッ
ファ７１と呼ぶ）と、ＲＡＭボート６０からラインバッ
フ７７１にデータを転送するデータ転送ゲート７３と、
シフトレジスタからなるシリアルデータアクセス用のシ
リアルポインタ７２と、シリアルポート７４とで組成さ
れている。
ここで本従来例が属するデュアルポートメモリについて
簡単に説明する。デュアルポートメモリとは従来のＲＡ
Ｍボートのみから成る半導体メモリ回路（汎用メモリ回
路と呼ぶ）で行なわれるランダムアクセス機能（ＲＡＭ
ボート）に加えＲＡＭボートの任意のメモリサイクルを
外部入力信号の組合せによりＳＡＭボートへ、データを
転送するサイクル（以下データ転送サイクルあるいはＤ
Ｔサイクルと呼ぶ）とし、このＤＴサイクル時にＸ−［
）ｅｃで選択された１行分のメモリセルのデータを対応
するＬ Ｂ ［−括転送し以後シリアルアクセスは、こ
のＬＢに転送されたデータをＲＡＭボートとは非同期に
、ＳＲにより順次シリアル高速アクセスする機能を付加
したものである。
簡単に説明する。デュアルポートメモリとは従来のＲＡ
Ｍボートのみから成る半導体メモリ回路（汎用メモリ回
路と呼ぶ）で行なわれるランダムアクセス機能（ＲＡＭ
ボート）に加えＲＡＭボートの任意のメモリサイクルを
外部入力信号の組合せによりＳＡＭボートへ、データを
転送するサイクル（以下データ転送サイクルあるいはＤ
Ｔサイクルと呼ぶ）とし、このＤＴサイクル時にＸ−［
）ｅｃで選択された１行分のメモリセルのデータを対応
するＬ Ｂ ［−括転送し以後シリアルアクセスは、こ
のＬＢに転送されたデータをＲＡＭボートとは非同期に
、ＳＲにより順次シリアル高速アクセスする機能を付加
したものである。
第７図は従来のデ」アルポートメモリのメモリアレイ部
を２分割した場合の戦略レイアウトを示す図である。
を２分割した場合の戦略レイアウトを示す図である。
ＤＴサイクル時ロウアドレスにより選択された１ワ一ド
分のセルアレイ８１．８２のデータはそれぞれセンスア
ンプ８７．８８により増幅されラインバッファ８つ、９
０に転送される。
分のセルアレイ８１．８２のデータはそれぞれセンスア
ンプ８７．８８により増幅されラインバッファ８つ、９
０に転送される。
また、第８図は第６図のシリアルアクセスポート７０で
用いられているシリアルポインタ７２を示す回路図であ
る。
用いられているシリアルポインタ７２を示す回路図であ
る。
シリアルポインタ７２を構成するＤ型フリップフロップ
回路（以下Ｄ 、Ｆ／Ｆと呼ぶ）はＹｌ−信号によって
任意のカラムアドレス信号（￥ＳＯ〜ＹＳ１２７＞を取
り込み、取り込んだ番地のポイントにより、クロックＣ
ＬＫに同期して順次シフトアップしていくようになって
いる。シリアルポインタ７２の各出力はシリアルデータ
を保持しているラインバッファとデータバスをつなぐス
イッチの働きをしている。
回路（以下Ｄ 、Ｆ／Ｆと呼ぶ）はＹｌ−信号によって
任意のカラムアドレス信号（￥ＳＯ〜ＹＳ１２７＞を取
り込み、取り込んだ番地のポイントにより、クロックＣ
ＬＫに同期して順次シフトアップしていくようになって
いる。シリアルポインタ７２の各出力はシリアルデータ
を保持しているラインバッファとデータバスをつなぐス
イッチの働きをしている。
本発明の半導体記憶装置は、
アドレス信号の複数のビットをそれぞれ入力しデコード
する複数のセレクタと、 各セレクタの出力を入力し、タイミング信号に同期して
順次シフトする複数のＤ型フリップ７０ツブと、 各り型フリップ７０ツブの出力に基づいて、前記アドレ
ス信号をデコードするデコーダとからなるアドレスポイ
ンタをｈする。
する複数のセレクタと、 各セレクタの出力を入力し、タイミング信号に同期して
順次シフトする複数のＤ型フリップ７０ツブと、 各り型フリップ７０ツブの出力に基づいて、前記アドレ
ス信号をデコードするデコーダとからなるアドレスポイ
ンタをｈする。
〔作用）
各セレクタがアドレス信号の各ビットのうち連続する所
定数のビットをそれぞれデコードし、デコード結果をセ
レクタに対応して設けられたＤ型フリップフロップでシ
フトしながらアドレス信号をデコードさせる。
定数のビットをそれぞれデコードし、デコード結果をセ
レクタに対応して設けられたＤ型フリップフロップでシ
フトしながらアドレス信号をデコードさせる。
〔実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体記憶装置の第１の実施例のシリ
アルポインタを示す回路図、第２図は第１図の実施例の
各信号の関係を示すタイミングブヤート、第３図は第１
図のセレクタを示す回路図、第４図は第３図の各信号の
関係を示すタイミングヂャートである。
アルポインタを示す回路図、第２図は第１図の実施例の
各信号の関係を示すタイミングブヤート、第３図は第１
図のセレクタを示す回路図、第４図は第３図の各信号の
関係を示すタイミングヂャートである。
１はカラムアドレスを選択する１／２セレクタであり、
２はポインタを構ｉするＤ型フリップフロップ（以下、
Ｄ−Ｆ／Ｆと呼ぶ）、３はＤ−Ｆ／Ｆで構成するカウン
タ、４はデータを保持するラインバッファ、５はトライ
ステートバッファ、６はラインバッファより転送されて
きたデータを取り込むシリアルデータバス、７はザブデ
コーダである。
２はポインタを構ｉするＤ型フリップフロップ（以下、
Ｄ−Ｆ／Ｆと呼ぶ）、３はＤ−Ｆ／Ｆで構成するカウン
タ、４はデータを保持するラインバッファ、５はトライ
ステートバッファ、６はラインバッファより転送されて
きたデータを取り込むシリアルデータバス、７はザブデ
コーダである。
シリアルポインタを構成するＤ−Ｆ／Ｆ２のデータの取
り込みは２系統から戒っており、１つはカラムアドレス
情報ＹＳＯ，ＹＳ１．〜．ＹＳ１２７、もう１つは前段
（下位ｂ１ｔ）のＤ−Ｆ／Ｆ２の山角状態である。
り込みは２系統から戒っており、１つはカラムアドレス
情報ＹＳＯ，ＹＳ１．〜．ＹＳ１２７、もう１つは前段
（下位ｂ１ｔ）のＤ−Ｆ／Ｆ２の山角状態である。
カラムアドレスｆｉ！′Ｉ￥、ｌ１ＩＹＳＯ，ＹＳＩ、
〜、ＹＳ１２７は、取り込み信号Ｙしによって制御され
、前段のポインタの情報はクロックＣＬ Ｋ （Ａ）も
しくはクロックＣＬ Ｋ （Ｂ）により制御される。カ
ラムアドレス情報ＹＳＯ，ＹＳＩ、〜、ＹＳ１２７につ
いては、下位ビットより２アドレスを１組のペアとしセ
レクタ１で選択できるようにしである。アドレスを２以
上で５ｒｌｉ、する場合についても原理は何ら変わらな
い。ポインタを構成するＤ−Ｆ／Ｆ回路のカラムアドレ
ス情報データとして取り込むように接続する。これによ
って選択された番地よりクロックＣＩ Ｋ （Ｂ）に同
期して、下位ビットより順次シフトアップしていく。
〜、ＹＳ１２７は、取り込み信号Ｙしによって制御され
、前段のポインタの情報はクロックＣＬ Ｋ （Ａ）も
しくはクロックＣＬ Ｋ （Ｂ）により制御される。カ
ラムアドレス情報ＹＳＯ，ＹＳＩ、〜、ＹＳ１２７につ
いては、下位ビットより２アドレスを１組のペアとしセ
レクタ１で選択できるようにしである。アドレスを２以
上で５ｒｌｉ、する場合についても原理は何ら変わらな
い。ポインタを構成するＤ−Ｆ／Ｆ回路のカラムアドレ
ス情報データとして取り込むように接続する。これによ
って選択された番地よりクロックＣＩ Ｋ （Ｂ）に同
期して、下位ビットより順次シフトアップしていく。
各ポインタの出力は活性化信号としてリブデコーダ７へ
入力される。このサブデコーダ７はポインタの出力が入
力される他、メインデコーダに入力されているカラムア
ドレス信号がそれぞれ入力され、また、ポインタの外部
で作るＳＣクロック同期した信号φにより動作するカウ
ンタ３の出力を入力させている。
入力される。このサブデコーダ７はポインタの出力が入
力される他、メインデコーダに入力されているカラムア
ドレス信号がそれぞれ入力され、また、ポインタの外部
で作るＳＣクロック同期した信号φにより動作するカウ
ンタ３の出力を入力させている。
第５図は本発明の第２の実施例のシリアルポインタを示
す回路図である。
す回路図である。
本実施例は第１図の実施例の時分割したクロックＣ１，
Ｋ（Ａ） 、 Ｃ１，Ｋ（Ｂ）の代りに１相のクロック
ＣＬＫを用いてポインタを制御している。他の点につい
ては第１図の実施例と同様なので説明は省略する。
Ｋ（Ａ） 、 Ｃ１，Ｋ（Ｂ）の代りに１相のクロック
ＣＬＫを用いてポインタを制御している。他の点につい
ては第１図の実施例と同様なので説明は省略する。
以上説明したように本発明はシリアルポインタを横取す
るＤ型フリップフロップ１台に対応して設けられた１台
のセレクタでアドレスの信号の複数のビットをア］−ド
さぜることにより、すむわら、カラムアドレスの複数ビ
ットの取り込みを１台のＤ型フリップフ［Ｉツブで共有
させ、時分割動作させるこによりデ」−ドに必要な装置
数を共有させた分だけ減少でき、ひいてはブップ面相を
大幅に削減できる効果がある。
るＤ型フリップフロップ１台に対応して設けられた１台
のセレクタでアドレスの信号の複数のビットをア］−ド
さぜることにより、すむわら、カラムアドレスの複数ビ
ットの取り込みを１台のＤ型フリップフ［Ｉツブで共有
させ、時分割動作させるこによりデ」−ドに必要な装置
数を共有させた分だけ減少でき、ひいてはブップ面相を
大幅に削減できる効果がある。
第１図は本発明の半導体記憶装置の第１の実施例のシリ
アルポインタを示す回路図、第２図は第１図の実施例の
各信号の関係を示すタイミングチャート、第３図は第１
図のセレクタを示す回路図、第４図は第３図の各信号の
関係を示すタイミングチャート、第５図は本発明の第２
の実施例のシリアルポインタを示す回路図、第６図は従
来例を示すブ［１ツク図、第７図は従来例の概略レイア
ウトを示す図、第８図は従来例のシリアルポインタを示
す回路図である。 １・・・セレクタ、 ２・・・Ｄ−Ｆ／Ｆ、 ３・・・カウンタ、 ４・・・ラインバッファ、 ５・・・トライステートバッファ、 ６・・・シリアルデータ用バス、 ７・・・サブデコード回路、 Ｑｌ、Ｑ２．Ｑ３・・・ＭＯＳトランジスタ。
アルポインタを示す回路図、第２図は第１図の実施例の
各信号の関係を示すタイミングチャート、第３図は第１
図のセレクタを示す回路図、第４図は第３図の各信号の
関係を示すタイミングチャート、第５図は本発明の第２
の実施例のシリアルポインタを示す回路図、第６図は従
来例を示すブ［１ツク図、第７図は従来例の概略レイア
ウトを示す図、第８図は従来例のシリアルポインタを示
す回路図である。 １・・・セレクタ、 ２・・・Ｄ−Ｆ／Ｆ、 ３・・・カウンタ、 ４・・・ラインバッファ、 ５・・・トライステートバッファ、 ６・・・シリアルデータ用バス、 ７・・・サブデコード回路、 Ｑｌ、Ｑ２．Ｑ３・・・ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １）ランダムアクセスポートとシリアルアクセスポート
とを有する半導体記憶装置において、アドレス信号の複
数のビットをそれぞれ入力しデコードする複数のセレク
タと、 各セレクタの出力を入力し、タイミング信号に同期して
順次シフトする複数のＤ型フリップフロップと、 各Ｄ型フリップフロップの出力に基づいて、前記アドレ
ス信号をデコードするデコーダとからなるアドレスポイ
ンタを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061411A JPH03263686A (ja) | 1990-03-12 | 1990-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061411A JPH03263686A (ja) | 1990-03-12 | 1990-03-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263686A true JPH03263686A (ja) | 1991-11-25 |
Family
ID=13170355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2061411A Pending JPH03263686A (ja) | 1990-03-12 | 1990-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263686A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535170A (en) * | 1994-05-27 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory that can have circuit area reduced |
-
1990
- 1990-03-12 JP JP2061411A patent/JPH03263686A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535170A (en) * | 1994-05-27 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory that can have circuit area reduced |
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