JPH03266520A - Ｅｃｌ論理回路 - Google Patents
Ｅｃｌ論理回路Info
- Publication number
- JPH03266520A JPH03266520A JP6640290A JP6640290A JPH03266520A JP H03266520 A JPH03266520 A JP H03266520A JP 6640290 A JP6640290 A JP 6640290A JP 6640290 A JP6640290 A JP 6640290A JP H03266520 A JPH03266520 A JP H03266520A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- circuit
- resistor
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）論理回路に関する。
Ｌｏｇｉｃ）論理回路に関する。
第３図はＥＣＬ論理回路の従来例を示す回路図である。
トランジスタ１，６．２はＥＣＬ基本回路を構成するも
ので、それらのエミッタは定電流回路を構成するトラン
ジスタ３のコレクタに共通に接続されている。トランジ
スタ１．６のコレクタは抵抗８を介して■ＣＣ電位点に
接続され、またトランジスタ２のコレクタは抵抗９を介
してＶＣＣ電位点に接続されている。トランジスタ３の
エミッタは抵抗１０を介してＶＥＥ電位点に接続され、
またそのベースは抵抗１１を介して電源回路１６によっ
てＶＥＥ電位点に対してｖｃｓの電位に保たれている。
ので、それらのエミッタは定電流回路を構成するトラン
ジスタ３のコレクタに共通に接続されている。トランジ
スタ１．６のコレクタは抵抗８を介して■ＣＣ電位点に
接続され、またトランジスタ２のコレクタは抵抗９を介
してＶＣＣ電位点に接続されている。トランジスタ３の
エミッタは抵抗１０を介してＶＥＥ電位点に接続され、
またそのベースは抵抗１１を介して電源回路１６によっ
てＶＥＥ電位点に対してｖｃｓの電位に保たれている。
また、トランジスタ２のベースには、電源回路１７によ
ってリファレンス電圧ＶＲＥＦが印加されている。トラ
ンジスタ４はエミッタホロワ回路を構成し、そのベース
はトランジスタ２のコレクタに接続され、そのコレクタ
はｖｃＣ電位点に接続され、またそのエミッタは抵抗１
２を介してＶＴ電位点に接続されて、負荷の駆動能力向
上のために使用される。
ってリファレンス電圧ＶＲＥＦが印加されている。トラ
ンジスタ４はエミッタホロワ回路を構成し、そのベース
はトランジスタ２のコレクタに接続され、そのコレクタ
はｖｃＣ電位点に接続され、またそのエミッタは抵抗１
２を介してＶＴ電位点に接続されて、負荷の駆動能力向
上のために使用される。
このＥＣＬ論理回路では、トランジスタ１．６のベース
に与えられる入力信号ＩＮＩ、ＩＮ２のいずれか一方が
リファレンス電圧ＶＲＥＦ以上になると、トランジスタ
２からトランジスタ１または６側へ電流切替えが行なわ
れる。トランジスタ３のコレクタに流れる定電流値をＩ
［Ａ］、抵抗８．９の抵抗値をＲ〔Ω〕とすると、トラ
ンジスタ２のコレクタの電位は、トランジスタ１．６側
へ電流切替が行なわれている場合ｖＣＣとなり、トラン
ジスタ２側へ電流切替が行なわれている場合ＶＣＣ−Ｉ
・Ｒとなる。したがって、トランジスタ４のベース・エ
ミッタ間電圧なＶＢＫとすると、そのエミッタの電位、
すなわち出力信号ＯＵＴは、Ｖ ＣＣ−Ｖ ＢＥ （ハ
イレベル）またはｖＣＣ−Ｉ−Ｒ−ＶＢＫ（ロウレベル
）となる。普通リファレンス電圧ＶＲＥＦは、論理回路
の出力信号のハイレベルとロウレベルの中間の電位に設
定される。すなわち に設定される。このＥＣＬ論理回路の動作をまとめると
次の表になる。
に与えられる入力信号ＩＮＩ、ＩＮ２のいずれか一方が
リファレンス電圧ＶＲＥＦ以上になると、トランジスタ
２からトランジスタ１または６側へ電流切替えが行なわ
れる。トランジスタ３のコレクタに流れる定電流値をＩ
［Ａ］、抵抗８．９の抵抗値をＲ〔Ω〕とすると、トラ
ンジスタ２のコレクタの電位は、トランジスタ１．６側
へ電流切替が行なわれている場合ｖＣＣとなり、トラン
ジスタ２側へ電流切替が行なわれている場合ＶＣＣ−Ｉ
・Ｒとなる。したがって、トランジスタ４のベース・エ
ミッタ間電圧なＶＢＫとすると、そのエミッタの電位、
すなわち出力信号ＯＵＴは、Ｖ ＣＣ−Ｖ ＢＥ （ハ
イレベル）またはｖＣＣ−Ｉ−Ｒ−ＶＢＫ（ロウレベル
）となる。普通リファレンス電圧ＶＲＥＦは、論理回路
の出力信号のハイレベルとロウレベルの中間の電位に設
定される。すなわち に設定される。このＥＣＬ論理回路の動作をまとめると
次の表になる。
ここで、ハイレベルを論理Ｏ，ロウレベルを論理１に対
応させる負論理で考えると、このＥＣＬ論理回路は２人
カアンド回路に相当する。
応させる負論理で考えると、このＥＣＬ論理回路は２人
カアンド回路に相当する。
以上説明した従来のＥＣＬ論理回路を多数用いて装置や
半導体集積回路を構成する場合は、各々のＥＣＬ論理回
路に電源回路１７によって発生したリファレンス電圧お
よび電源回路１６で発生した■Ｃ８電圧を分配しなけれ
ばならない。
半導体集積回路を構成する場合は、各々のＥＣＬ論理回
路に電源回路１７によって発生したリファレンス電圧お
よび電源回路１６で発生した■Ｃ８電圧を分配しなけれ
ばならない。
［発明が解決しようとする課題］
上述した従来のＥＣＬ論理回路は、電源回路からリファ
レンス電圧ＶＲＥＦおよびｖＣ８電圧を供給しなければ
ならないので、多くのＥＣＬ論理回路によって装置や半
導体集積回路を構成する場合、各々のＥＣＬ論理回路へ
のリファレンス電圧およびｖＣ８電圧の供給配線が多く
複雑になり、装置が大きくなったり、半導体集積回路の
チップサイズが大きくなるという欠点がある。
レンス電圧ＶＲＥＦおよびｖＣ８電圧を供給しなければ
ならないので、多くのＥＣＬ論理回路によって装置や半
導体集積回路を構成する場合、各々のＥＣＬ論理回路へ
のリファレンス電圧およびｖＣ８電圧の供給配線が多く
複雑になり、装置が大きくなったり、半導体集積回路の
チップサイズが大きくなるという欠点がある。
本発明のＥＣＬ論理回路は、第１〜第５のトランジスタ
を含み、入力信号が第１のトランジスタのベースに与え
られ、第１、第２のトランジスタのコレクタがそれぞれ
抵抗を介して第１の電位点に接続され、第１、第２のト
ランジスタのエミッタが共通に定電源用の第３のトラン
ジスタのコレクタに接続され、第３のトランジスタのエ
ミッタが抵抗を介して第２の電位点に接続され、ｖｃｓ
電圧が抵抗を介して第３のトランジスタのベースに与え
られ、第４のトランジスタのベースが第２のトランジス
タのコレクタに接続され、第４のトランジスタのコレク
タが第１の電位点に接続され、第４のトランジスタのエ
ミッタが抵抗を介して第３の電位点に接続され、第１、
第２の抵抗の直列回路によって第１、第２のトランジス
タのコレクタが接続され、第５のトランジスタのベース
が第１、第２の抵抗の接続点に接続され、第５のトラン
ジスタのコレクタが第１の電位点に接続され、第５のト
ランジスタのエミッタが抵抗を介して第３の電位点に接
続され、第５のトランジスタのエミッタが第２のトラン
ジスタのベースに接続されてリファレンス電圧を与え、
第４のトランジスタのエミッタから出力信号が取り出さ
れる。
を含み、入力信号が第１のトランジスタのベースに与え
られ、第１、第２のトランジスタのコレクタがそれぞれ
抵抗を介して第１の電位点に接続され、第１、第２のト
ランジスタのエミッタが共通に定電源用の第３のトラン
ジスタのコレクタに接続され、第３のトランジスタのエ
ミッタが抵抗を介して第２の電位点に接続され、ｖｃｓ
電圧が抵抗を介して第３のトランジスタのベースに与え
られ、第４のトランジスタのベースが第２のトランジス
タのコレクタに接続され、第４のトランジスタのコレク
タが第１の電位点に接続され、第４のトランジスタのエ
ミッタが抵抗を介して第３の電位点に接続され、第１、
第２の抵抗の直列回路によって第１、第２のトランジス
タのコレクタが接続され、第５のトランジスタのベース
が第１、第２の抵抗の接続点に接続され、第５のトラン
ジスタのコレクタが第１の電位点に接続され、第５のト
ランジスタのエミッタが抵抗を介して第３の電位点に接
続され、第５のトランジスタのエミッタが第２のトラン
ジスタのベースに接続されてリファレンス電圧を与え、
第４のトランジスタのエミッタから出力信号が取り出さ
れる。
［作 用］
本発明は、ＥＣＬ論理回路内部でリファレンス電圧を発
生させるようにしたものである。
生させるようにしたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すＥＣＬ論理回路の
回路図である。
回路図である。
本実施例は、抵抗１４．１５の直列回路によってトラン
ジスタ１，２．６のコレクタが接続され、トランジスタ
５のベースが抵抗１４．１５の接続点に接続され、トラ
ンジスタ５のコレクタがｖＣＣ電位点に接続され、トラ
ンジスタ５のエミッタが抵抗１３を介してＶＴ電位点に
接続され、トランジスタ５のエミッタがトランジスタ２
のベースに接続されてリファレンス電圧ＶＲＥＦを与え
る点を除いて、第３図の従来のＥＣＬ論理回路と同様で
ある。トランジスタ３のコレクタに流れる定電流値をＩ
［Ａ］ 、抵抗８．９の抵抗値をＲ【Ω１、抵抗１４
．１５の抵抗値をＲ１【Ω〕とする。Ｒ１はＲより十分
大きい値に設定する。トランジスタ１．６のベースに与
えられる入力信号ＩＮ１．ＩＮ２のどちらかがハイレベ
ルの場合、トランジスタ１．６の側に電流切替が行なわ
れ、トランジスタ１．６のコレクタの電位はＶＣＣ−Ｉ
−Ｒとなり、トランジスタ２のコレクタの電位はｖＣＣ
となる。したがって、抵抗１４と抵抗１５の接続点の電
位なＶＲとすると、ＶＲ＝ ■ ・ Ｒ ＝ＶＣＣ−−［Ｖ］ ・・・・・・・・・（２）となる
。ただし、抵抗１４．１５の抵抗値Ｒ１は、抵抗８．９
の抵抗値Ｒより十分大きく設定されており、抵抗１４．
１５に流れる電流は小さいので無視している。トランジ
スタ４のベース・エミッタ間電圧なりａｔ［ｖ］とする
。トランジスタ５のエミッタ電流密度（エミッタ電流／
エミッタ面積）をトランジスタ４のエミッタ電流密度に
一致するようにトランジスタ５のエミッタ面積と抵抗１
３の抵抗値を設定すれば、トランジスタ５のベース・エ
ミッタ間電圧とトランジスタ４のベース・エミッタ間電
圧は等しくなりＶＩＥ［Ｖ］となる。するとトランジス
タ２のベースに与えるリファレンス電圧ＶＲＥＦは、 ＶＲＥＦ＝ＶＲ−Ｖｅｘ となり、従来のＥＣＬ論理回路の説明の（１）式で示し
たリファレンス電圧ＶＲＥＦが得られる。
ジスタ１，２．６のコレクタが接続され、トランジスタ
５のベースが抵抗１４．１５の接続点に接続され、トラ
ンジスタ５のコレクタがｖＣＣ電位点に接続され、トラ
ンジスタ５のエミッタが抵抗１３を介してＶＴ電位点に
接続され、トランジスタ５のエミッタがトランジスタ２
のベースに接続されてリファレンス電圧ＶＲＥＦを与え
る点を除いて、第３図の従来のＥＣＬ論理回路と同様で
ある。トランジスタ３のコレクタに流れる定電流値をＩ
［Ａ］ 、抵抗８．９の抵抗値をＲ【Ω１、抵抗１４
．１５の抵抗値をＲ１【Ω〕とする。Ｒ１はＲより十分
大きい値に設定する。トランジスタ１．６のベースに与
えられる入力信号ＩＮ１．ＩＮ２のどちらかがハイレベ
ルの場合、トランジスタ１．６の側に電流切替が行なわ
れ、トランジスタ１．６のコレクタの電位はＶＣＣ−Ｉ
−Ｒとなり、トランジスタ２のコレクタの電位はｖＣＣ
となる。したがって、抵抗１４と抵抗１５の接続点の電
位なＶＲとすると、ＶＲ＝ ■ ・ Ｒ ＝ＶＣＣ−−［Ｖ］ ・・・・・・・・・（２）となる
。ただし、抵抗１４．１５の抵抗値Ｒ１は、抵抗８．９
の抵抗値Ｒより十分大きく設定されており、抵抗１４．
１５に流れる電流は小さいので無視している。トランジ
スタ４のベース・エミッタ間電圧なりａｔ［ｖ］とする
。トランジスタ５のエミッタ電流密度（エミッタ電流／
エミッタ面積）をトランジスタ４のエミッタ電流密度に
一致するようにトランジスタ５のエミッタ面積と抵抗１
３の抵抗値を設定すれば、トランジスタ５のベース・エ
ミッタ間電圧とトランジスタ４のベース・エミッタ間電
圧は等しくなりＶＩＥ［Ｖ］となる。するとトランジス
タ２のベースに与えるリファレンス電圧ＶＲＥＦは、 ＶＲＥＦ＝ＶＲ−Ｖｅｘ となり、従来のＥＣＬ論理回路の説明の（１）式で示し
たリファレンス電圧ＶＲＥＦが得られる。
このように、ＥＣＬ論理回路内部でリファレンス電圧Ｖ
ＲＥＦを発生させることにより、リファレンス電圧を発
生する電源回路が不要となり、またその電源回路からＥ
ＣＬ論理回路へのリファレンス電圧供給配線が不要とな
る利点がある。
ＲＥＦを発生させることにより、リファレンス電圧を発
生する電源回路が不要となり、またその電源回路からＥ
ＣＬ論理回路へのリファレンス電圧供給配線が不要とな
る利点がある。
第２図は本発明の第２の実施例を示すＥＣＬ論理回路の
回路図である。
回路図である。
本実施例では、ベースに入力信号ＩＮＳが与えられ、コ
レクタが抵抗８を介して■ＣＣ電位点に接続され、エミ
ッタがトランジスタ３のコレクタに接続されているトラ
ンジスタ７が第１の実施例のＥＣＬ論理回路に付加され
ている。
レクタが抵抗８を介して■ＣＣ電位点に接続され、エミ
ッタがトランジスタ３のコレクタに接続されているトラ
ンジスタ７が第１の実施例のＥＣＬ論理回路に付加され
ている。
トランジスタ１，６．７のベースに与えられる入力信号
ＩＮ１．ＩＮ２．ＩＮＳのいずれかがハイレベルの場合
、トランジスタ１，６．７の側に電流切替が行なわれる
。それ以外は第２図の実施例と同様であり、抵抗１３．
１４．１５およびトランジスタ５によってリファレンス
電圧ＶＲＥＦを発生させ、トランジスタ２のベースに印
加している。このＥＣＬ論理回路は負論理で考えると３
人カアンド回路として動作する。
ＩＮ１．ＩＮ２．ＩＮＳのいずれかがハイレベルの場合
、トランジスタ１，６．７の側に電流切替が行なわれる
。それ以外は第２図の実施例と同様であり、抵抗１３．
１４．１５およびトランジスタ５によってリファレンス
電圧ＶＲＥＦを発生させ、トランジスタ２のベースに印
加している。このＥＣＬ論理回路は負論理で考えると３
人カアンド回路として動作する。
このように、ＥＣＬ論理回路内部でリファレンスミ圧Ｖ
ＲＥＦを発生させることにより、リファレンス電圧を発
生する電源回路が不要となり、またその電源回路からＥ
ＣＬ論理回路へのリファレンス電圧供給配線が不要とな
る利点がある。
ＲＥＦを発生させることにより、リファレンス電圧を発
生する電源回路が不要となり、またその電源回路からＥ
ＣＬ論理回路へのリファレンス電圧供給配線が不要とな
る利点がある。
［発明の効果］
以上説明したように本発明は、ＥＣＬ論理回路内部でリ
ファレンス電圧ＶＲＥＦを発生させることにより、リフ
ァレンス電圧を発生する電源回路が不要となり、また電
源回路からＥＣＬ論理回路へのリファレンス電圧供給配
線が不要となるので、多数のＥＣＬ論理回路によって構
成される装置や半導体集積回路が小型化できる利点があ
る。
ファレンス電圧ＶＲＥＦを発生させることにより、リフ
ァレンス電圧を発生する電源回路が不要となり、また電
源回路からＥＣＬ論理回路へのリファレンス電圧供給配
線が不要となるので、多数のＥＣＬ論理回路によって構
成される装置や半導体集積回路が小型化できる利点があ
る。
第１図は本発明の第１の実施例であるＥＣＬ論理回路の
回路図、第２図は本発明の第２の実施例であるＥＣＬ論
理回路の回路図、第３図はＥＣＬ論理回路の従来例を示
す図である。 １、２．３．４．５．６．７・・・・・・・・・・・・
・・・トランジスタ、８、９．１０．１１．１２．１３
．１４．１５・・・抵抗、１６、１７・・・・・・・・
・・・・・・・・・・・・・・・・・・・電源回路。 第 図
回路図、第２図は本発明の第２の実施例であるＥＣＬ論
理回路の回路図、第３図はＥＣＬ論理回路の従来例を示
す図である。 １、２．３．４．５．６．７・・・・・・・・・・・・
・・・トランジスタ、８、９．１０．１１．１２．１３
．１４．１５・・・抵抗、１６、１７・・・・・・・・
・・・・・・・・・・・・・・・・・・・電源回路。 第 図
Claims (1)
- １、第１〜第５のトランジスタを含み、入力信号が第１
のトランジスタのベースに与えられ、第１、第２のトラ
ンジスタのコレクタがそれぞれ抵抗を介して第１の電位
点に接続され、第１、第２のトランジスタのエミッタが
共通に定電源用の第３のトランジスタのコレクタに接続
され、第３のトランジスタのエミッタが抵抗を介して第
２の電位点に接続され、ＶＣＳ電圧が抵抗を介して第３
のトランジスタのベースに与えられ、第４のトランジス
タのベースが第２のトランジスタのコレクタに接続され
、第４のトランジスタのコレクタが第１の電位点に接続
され、第４のトランジスタのエミッタが抵抗を介して第
３の電位点に接続され、第１、第２の抵抗の直列回路に
よって第１、第２のトランジスタのコレクタが接続され
、第５のトランジスタのベースが第１、第２の抵抗の接
続点に接続され、第５のトランジスタのコレタクが第１
の電位点に接続され、第５のトランジスタのエミッタが
抵抗を介して第３の電位点に接続され、第５のトランジ
スタのエミッタが第２のトランジスタのベースに接続さ
れてリファレンス電圧を与え、第４のトランジスタのエ
ミッタから出力信号が取り出されるＥＣＬ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6640290A JPH03266520A (ja) | 1990-03-15 | 1990-03-15 | Ｅｃｌ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6640290A JPH03266520A (ja) | 1990-03-15 | 1990-03-15 | Ｅｃｌ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03266520A true JPH03266520A (ja) | 1991-11-27 |
Family
ID=13314778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6640290A Pending JPH03266520A (ja) | 1990-03-15 | 1990-03-15 | Ｅｃｌ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03266520A (ja) |
-
1990
- 1990-03-15 JP JP6640290A patent/JPH03266520A/ja active Pending
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