JPH03268024A

JPH03268024A - マイクロプロセッサ、情報処理装置及びそれを用いた図形表示装置

Info

Publication number: JPH03268024A
Application number: JP2067064A
Authority: JP
Inventors: Masamichi Fukaya; 深谷　正道; Akihiro Katsura; 晃洋桂; Kazuyoshi Koga; 和義古賀; Takashi Hotta; 多加志堀田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-19
Filing date: 1990-03-19
Publication date: 1991-11-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電子技術を用いた情報処理装置に係り、特に
高速に図形データなどを処理することを目的としたマイ
クロプロセッサおよび図形処理装置に適用できる。

〔従来の技術〕

従来の装置は、アイ・イー・イー・イー、コンピュータ
　グラフィックス　アンド　アプリケーション、１９８
９年７月号、第８５頁から第９４頁（ＩＥＥＥ　Ｃｏｍ
ｐｕｔｅｒ　Ｇｒａｐｈｉｃｓ　＆　Ａｐｐｌｉｃａｔ
ｉｏｎｓ、Ｊｕｌｙ。

１９８７、　ｐｐ８５−９４）に紹介されているマイク
ロプロセッサのように、単純な加算について一つのレジ
スタを複数の領域に分割し、それぞれに対応する複数の
加算器を用いてデータを処理する技術によって、並列画
素演算などの情報処理を行なっていた。

この装置は、グラフィックス処理における輝度補間など
の単純な処理を行うのに適しているが、透明感を描出す
るアルファブレンド処理のように乗算を要する処理にお
いては、多数の命令の組合せによって画素計算用の乗算
プログラムを記述する必要があり、効果的な処理が困難
であった。

〔発明が解決しようとする課題〕

本発明は、従来技術では効率的な処理が困難であった乗
算を含む並列画素演算などの情報処理を効率的に実行で
きる手段を提供するものである。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、複数のレジスタ
からなるレジスタ群と、当該レジスタ群から一つのレジ
スタ単位を選択するレジスタ選択装置と、前記レジスタ
内の異なるビット列の演算を行う少なくとも乗算機能を
有する複数の演算装置と、前記レジスタ単位の全ビット
長に対してデータ処理を行う汎用演算装置と、前記レジ
スタ群、汎用演算装置及び演算装置を制御する制御装置
とから、情報処理装置を構成したものである。

〔作用〕

乗算機能を有する複数の演算装置を設け、さらに並列画
素演算におけるレジスタ使用効率を向上させるために、
命令で指定された一つのレジスタを複数の領域に分割し
、それぞれの領域に前記演算装置を対応させたものであ
る。演算結果の一部のビット列のみをレジスタに格納す
る手段を設けた場合には、レジスタの利用効率はさらに
高まる。

また、桁上がり信号などの演算補助信号を伝える信号線
を各演算装置間に設けた場合には１本発明で用いる演算
装置を複数個組み合わせることによって、よりビット長
の大きな演算装置として使用できる。これらのハードウ
ェアは制御装置によって制御される。

本発明による情報処理装置はマイクロプロセッサの構成
要素とすることができる。その場合にはマイクロプロセ
ッサは専用の命令を備え、それを解釈する制御装置を内
部に持つ。

以上の情報処理装置を陰極線管を用いた表示装置や印字
装置に適用することにより、高性能な図形処理装置を実
現できる。

〔実施例〕

第１図は本発明による情報処理装置の一実施例を示す構
成図である。第１図において２，３，４゜５は演算装置
であり、それぞれ乗算機能を有する。

汎用演算装置１は、データバス１５に接続され、命令制
御装置６は、命令バス１６に接続されている。命令バス
とデータバスは共用することもある。

命令制御装置６は制御線９によって、命令に応じた制御
信号を演算装置２，３，４，５、レジスタ選択装置７お
よび汎用演算装置１に伝達し、それぞれの動作を制御す
る。命令制御装置６には演算装置２，３，４．５の乗算
機能を同時に起動する命令が登録されている。制御４Ｉ
９は各装置に対し独立に与えられることもある。レジス
タ選択装置７は、命令に従ってレジスタ群８の中から必
要なレジスタ単位を選択する。１４はレジスタ群制御線
である。汎用演算袋Ｗ１が３２ビツトのプロセッサの場
合、レジスタ単位は原則として３２ビツトであるが一１
倍精度演算などで用いるレジスタペアではレジスタ単位
を６４ビツトや１２８ビツトとする場合もある。

本発明ではレジスタ単位を複数のビット列に分割して利
用する。分割された各領域に対応して演算装置を設ける
。第１図に示した実施例では、レジスタ単位を４領域に
分割し、それぞれに演算装置２，３，４．５をデータ線
１０，１１，１２゜１３を介して接続する。レジスタ単
位の分割数は、命令によって指定できる。演算装置の総
数は、第１図に示した実施例では４であるが、レジスタ
単位の分割数に応じて必要数だけ設ける。汎用演算装置
１は、レジスタ単位の全領域に対して演算やデータ転送
などの処理を行う。

このような構成のシステムを図形データの演算に用いる
と、極めて高速なグラフィックス処理を実現できる。以
下、汎用演算袋Ｗ１が３２ビツトプロセツサのシステム
において、コンビュータグラフィックスで多用されるア
ルファブレンド処理を実行した場合を例として説明する
。一般に画素は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３要
素によって表現され、それぞれ例えば８ビツトのデータ
を割り当てる。アルファブレンド処理は、二つの画素デ
ータ（Ｒ１，Ｇｌ、Ｂｌ）、（Ｒ２，Ｇ２゜Ｂ２）をＰ
：Ｑの比で混ぜ合わせて透明感を描出する手法で、混合
後の画素データ（Ｒ３，Ｇ３゜Ｂ３）は次式で表される
。

Ｒ３＝ＰＸＲ１＋ＱＸＲ２Ｇ３＝ＰＸＧ１＋ＱＸＧ２Ｂ３＝ＰＸＢ１＋ＱＸＢ２第６図は本発明に係る情報処理装置によって高速化でき
るアルファブレンドの模式図である。図中の小丸で囲ま
れた部分は画素を表す。この処理を３２ビツトの汎用演
算装置によって行なうと６回の乗算と３回の加算を実行
しなければならない。

また、レジスタ単位である３２ビット空間に８ビツトデ
ータを一つずつ割り当てると残りの２４ビツト分が無駄
になってしまう欠点があった。本発明では、レジスタ単
位の３２ビット空間に８ピントのデータを最大４個−度
に割当て、それぞれのデータを担当する乗算機能を有す
る演算装置２゜３．４．５を設けて並列に処理すること
によって高速化およびレジスタ利用効率の向上を図った
。

また、複数の演算装置を同時に起動する専用の命令を備
えることによって、効率の良いプログラミングが可能と
なる。従来技術の中には、８ビツト単位の加算器を並列
に動作させることによって加算の回数を減らすことを可
能にしたものは存在したが、演算時間の大部分を占める
乗算については何ら有効な手段を持っていなかった。従
来技術では、加算の並列化のためのデータ構造を定義し
て３２ビット空間に４個の８ビツトデータを割当てたと
しても、同じデータ構造に対する乗算手段を持っていな
いために、加算部分と乗算部分との間のデータ受渡しの
際にデータ型変換処理を要するなどの欠点があった。し
かし、本発明ではこれらの欠点は全て解決される。以上
に述べた例は、３２ビツトの汎用演算装置と８ビツトの
演算装置を組み合わせた例であるが、これらのビット長
はシステムの設計者によって任意に決められる。

第２図は、演算装置２，３，４．５が実行すべき演算内
容の一例を示す図である。２１は被乗数、２２は乗数、
２３は演算結果である。被乗数２１は３２ビツトの領域
を８ビツトずつ区切り、４個の整数データａ、ｂ、ｃ、
ｄが割り当てられている。乗数２２には同様にｅｖ　ｆ
＋　ｇｖ　ｈが割り当てられている。演算結果２３も８
ビツトずつ区切られて、ａＸｅ、ｂＸｆ、ｃＸｇ、ｄＸ
ｈのそれぞれ上位８ビツトが与えられる。乗数２２．被
乗数２１、演算結果２３は、レジスタ群８の内部に格納
される。また、乗数２２において一つの８ビツトデータ
ｈのみを指定し、演算結果２３にｄＸｈ、ｂＸｈ、ｃＸ
ｈ、ｄＸｈの上位８ビツトを格納する命令を定義すれば
、一つの乗数が４つの被乗数に共通な場合の演算効率を
向上できる。

以上の例では、積の上位８ビツトを演算結果としたが、
下位ビットを演算結果としてレジスタに格納する場合も
ある。レジスタペアを用いれば６４ビツトの空間に４組
の８ビツト乗算で得られた１６ビツトの積４組を格納す
ることもできる。

乗数２２、被乗数２１のデータとしては、符号付き整数
、符号なし整数、浮動小数点、固定小数点など、様々な
型に適用可能である。また、ビット長も８ビツト、１６
ビツト、２４ビツト、３２ビツト、６４ビツト、１２８
ビツト、１３ビツトなどシステムに適した任意の値を選
択することができる。命令制御装置６は、命令バス１６
から得られた情報に従ってデータの型、ビット長を判断
する機能を持つ。

演算装置２，３，４．５は、命令制御装置６によって制
御されるので乗算機能に加えて加減算機能や積和機能除
算機能を併せて持つことが容易となる。

積和演算を実行するための演算装置２，３，４゜５はそ
れぞれ加算器と乗算器が接続された構造となっている。

第７図に積和演算を実行させるために演算装置２，３，
４．５がとるべき構成の一実施例を示す。７１は加算器
、７２は乗算器である。

以上に述べた演算内容に付随する情報を示すフラグは、
汎用演算装置１の内部に持つ場合と、演算装置２，３，
４．５にそれぞれ持つ場合と、レジスタ群８の内部に持
つ場合と、外部に信号として出力する場合などがあり、
システムによっては特にフラグを定義しないこともある
。第８図は汎用レジスタにフラグを格納するフラグ方式
の一実施例である。ｒｌには加算の桁上がりや減算のボ
ローを示すキャリーフラグＣを、ｒ２には符号を表すサ
インフラグＳをｒ３には零を表現するＺフラグを格納し
た例である。このようにフラグをレジスタ群８のレジス
タ単位に格納する場合、レジスタ単位を演算結果を格納
するレジスタと同型に複数の領域に分割し、対応する領
域にそれぞれの演算に付随するフラグを格納する方式を
用いれば、演算装置２，３，４．５で発生したフラグ信
号を容易にレジスタ群８に格納することができる。

第３図は１本発明の他の実施例を示す構成図である。演
算補助信号線３０，３１，３２．３３は、演算装置２，
３，４．５に接続され、演算装置Ｅ２゜３．４．５のう
ち複数を組み合わせて有機的に利用する場合に用いる。

例として、演算装置２，３゜４．５を８ビツトの加算器
とし、演算補助信号を桁上がり信号として、演算補助信
号線３０，３１゜３２を用いれば、演算装置２，３，４
．５は全体として３２ビツトの加算器と等価になる。こ
のとき演算補助信号線３１を接続しなければ２組の１６
ビツト加算器となる。また、演算装置２，３゜４．５が
８ビツトのシフト演算器の場合には、演算補助信号線３
０，３１，３２，３３を用いることによって３２ビツト
のローテーシ五ン演算器となる。以上の機能の切替は命
令制御装置６によって行われる。

第４図は、演算装置２，３，４．５のうち複数の乗算機
能を同時に起動する命令の一実施例である。オペコード
４１は、演算内容に応じて定義される。また、オペラン
ド４２は演算に係るデータのソースおよびデスティネー
ションとなるレジスタ単位の指定を行う。ｒｌ、ｒ２．
ｒ３はレジスタ単位を表す。この命令は、一つのレジス
タ単位に対し複数の乗算器が同時に割り当てられる場合
でも、１ステツプで記述できることを特徴とし、本発明
による情報処理装置がマイクロプロセッサの構成要素と
なるときに有効な手段となる。命令のオペコードやオペ
ランドは、演算装置２，３゜４．５の演算単位が８ビツ
トの場合、１６ビツトの場合、演算装置が乗算だけを実
行する場合、積和演算を実行する場合などに応じて表現
が異なる複数個を定義することができる。また、命令を
構成するビット列の一部を本発明に係る処理状態と、汎
用演算装置１による処理状態を区別するために利用する
。第９図は本発明に係る処理状態に切替えるためのビッ
トを備えた命令の一実施例である。

９２は命令のビット列、９１は処理状態切替用ビットで
ある。処理状態切替用ビットを複数個値えれば、より複
雑な制御が可能となる。

第５図は、本発明の他の実施例である。マイクロプロセ
ッサ５４は、本発明に係る情報処理装置の機能を含む。

記憶装置１５１および表示装！！５２をバス５３を介し
て本発明によるマイクロプロセッサ５４に接続すること
によって、特に高速なアルファブレンド処理を実現する
図形表示装置が得られる。フレームメモリ５５は、画素
データを記憶する。バス５３に印字装置を接続すれば表
示装置５２に表示された図形を印字できる印字装置が得
られる。

〔発明の効果〕

以上述べたように、本発明では複数の乗算機能を有する
演算装置を一つのレジスタ単位に割当て、専用の命令に
よってそれらを同時に起動できるので、少ないレジスタ
資源で高速な画素演算を実行するシステムを実現できる
。特にグラフィックスにおけるアルファブレンド処理で
は、演算時間の大幅削減、プログラムの短縮によるメモ
リ利用効率の向上などの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は本発
明に係る演算装置が実行する演算内容の一例を示す図、
第３図は本発明の他の実施例を示す構成図１．第４図は
本発明に係る命令の一実施例を示す図、第５図は本発明
のさらに他の実施例を示す構成図、第６図はアルファブ
レンドの模式図、第７図は積和用演算器の一実施例を示
す構成図、第８図は本発明に係るフラグ方式の一実施例
、第９図は処理状態を切替えるビットを備えた命令の一
実施例を示す図である。１・・・汎用演算装置、２，３，４．５・・・乗算機能
を有する演算装置、６・・・命令制御装置、７・・・レ
ジスタ選択装置、８・・・レジスタ群、９・・・制御線
、１０゜１１．１２．１３・・・データ線、１４・・・
レジスタ群制御線、１５・・・データバス、１６・・・
命令バス、２１・・・被乗数、２２・・・乗数、２３・
・・演算結果、３０．３１，３２，３３・・・演算補助
信号線、４１・・・オペコード、４２・・・オペランド
、５１・・・記憶装置、５２・・・表示装置、５３・・
・バス、５４・・・マイクロプロセッサ、５５・・・フ
レームメモリ、７１・・・加算器、７２・・・乗算器、
９１・・・処理状態切替用ビッ第４図第図５第図第図第図

Claims

【特許請求の範囲】１、複数のレジスタからなるレジスタ群と、当該レジス
タ群から一つのレジスタ単位を選択するレジスタ選択装
置と、前記レジスタ内の異なるビット列の演算を行う少
なくとも乗算機能を有する複数の演算装置と、前記レジ
スタ単位の全ビット長に対してデータ処理を行う汎用演
算装置と、前記レジスタ群、汎用演算装置および演算装
置を制御する制御装置とからなることを特徴とする情報
処理装置。２、請求項１記載の情報処理装置において、該演算装置
の乗算結果のビット列の一部が、選択された該レジスタ
の分割された一部に格納されることを特徴とする情報処
理装置。３、請求項１又は２記載の情報処理装置において、前記
演算装置間に演算補助信号を伝える信号線を設けたこと
を特徴とする情報処理装置。４、請求項１乃至３記載の情報処理装置において、前記
複数の演算装置を同時に起動する専用命令を備えたこと
を特徴とするマイクロプロセッサ。５、請求項１乃至４記載の情報処理装置に、外部記憶装
置および表示装置を設けたことを特徴とする図形表示装
置。