JPH03268293A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03268293A JPH03268293A JP2067605A JP6760590A JPH03268293A JP H03268293 A JPH03268293 A JP H03268293A JP 2067605 A JP2067605 A JP 2067605A JP 6760590 A JP6760590 A JP 6760590A JP H03268293 A JPH03268293 A JP H03268293A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特にメモリセルをシ
ーケンシャルにアクセスするＦＩＦＯ（Ｆｉｒｓｔ４ｎ
Ｆｉｒｓｔ−Ｏｕｔ）メモリ等の半導体記憶装置に関
する。
ーケンシャルにアクセスするＦＩＦＯ（Ｆｉｒｓｔ４ｎ
Ｆｉｒｓｔ−Ｏｕｔ）メモリ等の半導体記憶装置に関
する。
一般に、ＦＩＦＯメモリは、ＴＶ、ＦＡＸ、コピー等の
ように画像情報を走査する機器においてラインメモリと
して使用されており、この場合、隣接する走査線上の画
像データを比較することにより輪郭を強調したり、ノイ
ズを除去する画像処理を行うことができる。
ように画像情報を走査する機器においてラインメモリと
して使用されており、この場合、隣接する走査線上の画
像データを比較することにより輪郭を強調したり、ノイ
ズを除去する画像処理を行うことができる。
これらの画像処理を行うためには、−本の走査線分の画
像情報をＦＩＦＯメモリに書き込んだ後火の走査線の走
査に同期して出力する必要があり、したがって、ＦＩＦ
Ｏメそりに対する入力と出力との間に所定の遅延を発生
させる必要がある。
像情報をＦＩＦＯメモリに書き込んだ後火の走査線の走
査に同期して出力する必要があり、したがって、ＦＩＦ
Ｏメそりに対する入力と出力との間に所定の遅延を発生
させる必要がある。
第４図は、従来例のＦＩＦＯメモリ１の概略構成を示し
、２はデータを入出力するメモリセル、３はデータの書
き込みアドレスＷＰをメモリセル２に出力する書き込み
ポインタ、４は入力データＤＩＮをメモリセル１に書き
込むための書き込み回路、５はメモリセル１に書き込ま
れたデータを読み出すための読み出しアドレスＲＰをメ
モリセル２に出力する読み出しポインタ、６はメモリセ
ルｌに書き込まれたデータをデータＤ。ＩＩＴとして出
力する読み出し回路である。
、２はデータを入出力するメモリセル、３はデータの書
き込みアドレスＷＰをメモリセル２に出力する書き込み
ポインタ、４は入力データＤＩＮをメモリセル１に書き
込むための書き込み回路、５はメモリセル１に書き込ま
れたデータを読み出すための読み出しアドレスＲＰをメ
モリセル２に出力する読み出しポインタ、６はメモリセ
ルｌに書き込まれたデータをデータＤ。ＩＩＴとして出
力する読み出し回路である。
上記構成において、書き込みポインタ３は、書き込みク
ロックＷによりシーケンシャルな書き込みアドレスＷＰ
を発生し、書き込み回路４は、書き込みクロッグＷによ
り入力データＤＩＮを順次メモリセル２に出力する。し
たがって、入力データＤＩＮは、書き込みポインタ３に
より指定されたアドレスに順次書き込まれる。
ロックＷによりシーケンシャルな書き込みアドレスＷＰ
を発生し、書き込み回路４は、書き込みクロッグＷによ
り入力データＤＩＮを順次メモリセル２に出力する。し
たがって、入力データＤＩＮは、書き込みポインタ３に
より指定されたアドレスに順次書き込まれる。
同様に、読み出しポインタ５は、読み出しクロックＲに
よりシーケンシャルな読み出しアドレスＲＰを発生し、
したがって、読み出し回路６は、読み出しクロックπに
よりデータを読み出し、データＤ。Ｕ、として出力する
。
よりシーケンシャルな読み出しアドレスＲＰを発生し、
したがって、読み出し回路６は、読み出しクロックπに
よりデータを読み出し、データＤ。Ｕ、として出力する
。
尚、書き込みポインタ３、読み出しポインタ５はそれぞ
れ、書き込みリセット信号Ｒ３Ｔ％４、読み出しりセン
ト信号Ｒ３Ｔ、により当該アドレスが０番地にリセット
される。
れ、書き込みリセット信号Ｒ３Ｔ％４、読み出しりセン
ト信号Ｒ３Ｔ、により当該アドレスが０番地にリセット
される。
このようなＦＩＦＯメモリ１においては、データの書き
込みと読み出しが独立してかつ非同期で行われるので、
メモリセル２は通常、デュアルポート型のメモリセルが
用いられ、このメモリセルとしては第５図に示すように
、負荷１１．１２とたすきがけされた記憶用トランジス
タ１３．１４より構成されたフリップフロップ１０が用
いられている。
込みと読み出しが独立してかつ非同期で行われるので、
メモリセル２は通常、デュアルポート型のメモリセルが
用いられ、このメモリセルとしては第５図に示すように
、負荷１１．１２とたすきがけされた記憶用トランジス
タ１３．１４より構成されたフリップフロップ１０が用
いられている。
フリップフロップ１０は、書き込み用トランスファトラ
ンジスタ１５．１６、書き込み側ビット線ＢＬＷ、Ｗτ
を介して書き込み回路４に接続され、書き込み用トラン
スファトランジスタ１５．１６、のゲートは共に、書き
込みワード線Ｗ Ｌ ｕを介して書き込みポインタ３に
接続されている。したがって、書き込みワード線ＷＬｗ
が書き込みポインタ３により選択されたときの書き込み
側ビット線ＢＬ、１、ＢＬｗ上のデータがフリップフロ
ップ１０に書き込まれる。
ンジスタ１５．１６、書き込み側ビット線ＢＬＷ、Ｗτ
を介して書き込み回路４に接続され、書き込み用トラン
スファトランジスタ１５．１６、のゲートは共に、書き
込みワード線Ｗ Ｌ ｕを介して書き込みポインタ３に
接続されている。したがって、書き込みワード線ＷＬｗ
が書き込みポインタ３により選択されたときの書き込み
側ビット線ＢＬ、１、ＢＬｗ上のデータがフリップフロ
ップ１０に書き込まれる。
フリップフロップ１０はまた、読み出し用トランスファ
トランジスタ１７．１８、読み出し側ビ・７ト線ＢＬ、
、Ｂ１０を介して読み出し回路６に接続され、読み出し
用トランスファトランジスタ１７．１８のゲートは共に
、読み出し側ワード線ＷＬＲを介して読み出しポインタ
５に接続されている。したがって、読み出し側ワード線
ＷＬＲが読み出しポインタ５により選択されると、フリ
ップフロップ１０に記憶されたデータが読み出し側ビッ
ト線ＢＬＲ。
トランジスタ１７．１８、読み出し側ビ・７ト線ＢＬ、
、Ｂ１０を介して読み出し回路６に接続され、読み出し
用トランスファトランジスタ１７．１８のゲートは共に
、読み出し側ワード線ＷＬＲを介して読み出しポインタ
５に接続されている。したがって、読み出し側ワード線
ＷＬＲが読み出しポインタ５により選択されると、フリ
ップフロップ１０に記憶されたデータが読み出し側ビッ
ト線ＢＬＲ。
ＢＬｗ上に読み出される。
第６図は、上記構成に係るＦＩＦＯメモリの動作を示す
タイミングチャートである。
タイミングチャートである。
電源印加後、書き込みリセット信号Ｒ３ＴＷが入力する
と、書き込みポインタ３がリセットされて０番地の書き
込みアドレスＷＰを発生し、この後書き込みクロックＷ
がロウレベルになると、そのときの入力データＤＯがフ
リップフロップ１０の０番地に書き込まれる。書き込み
ポインタ３は、書き込みクロックＷの立ち上がりで順次
インクリメントされて１番地、２番地〜を指定し、した
がって、データＤ１、Ｄ２〜が順次フリップフロップ１
０の１番地、２番地〜に書き込まれる。
と、書き込みポインタ３がリセットされて０番地の書き
込みアドレスＷＰを発生し、この後書き込みクロックＷ
がロウレベルになると、そのときの入力データＤＯがフ
リップフロップ１０の０番地に書き込まれる。書き込み
ポインタ３は、書き込みクロックＷの立ち上がりで順次
インクリメントされて１番地、２番地〜を指定し、した
がって、データＤ１、Ｄ２〜が順次フリップフロップ１
０の１番地、２番地〜に書き込まれる。
読み出しの場合にも同様に、読み出しリセット信号Ｒ３
ＴＲが入力すると、読み出しポインタ５がリセットされ
てＯ番地の読み出しアドレスＲＰを発生し、この後読み
出しクロック百がロウレベルになると、フリップフロッ
プ１０の０番地に記憶されていたデータＤＯが読み出さ
れる。次に、読み出しクロックＲが立ち上がると、読み
出しポインタ５は、インクリメントされて１番地の読み
出しアドレスＲＰを指定し、次の読み出しに備える。
ＴＲが入力すると、読み出しポインタ５がリセットされ
てＯ番地の読み出しアドレスＲＰを発生し、この後読み
出しクロック百がロウレベルになると、フリップフロッ
プ１０の０番地に記憶されていたデータＤＯが読み出さ
れる。次に、読み出しクロックＲが立ち上がると、読み
出しポインタ５は、インクリメントされて１番地の読み
出しアドレスＲＰを指定し、次の読み出しに備える。
したがって、上記構成によれば、書き込みクロックＷと
読み出しクロック百により、データの書き込みと読み出
しが独立して順次行われる。
読み出しクロック百により、データの書き込みと読み出
しが独立して順次行われる。
第７図は、上記構成において、データの出力をデータの
入力より３ビット分遅延させる場合のタイミングチャー
トを示す。
入力より３ビット分遅延させる場合のタイミングチャー
トを示す。
この例では、書き込みリセット信号Ｒ３Ｔ、が入力した
後、外付けのカウンタ（図示省略）により３パルスの書
き込みクロックＷをカウントし、この後読み出しリセッ
ト信号Ｒ３ＴＲが入力するように構成される。したがっ
て、この場合、４番目のデータＤ３が入力する時点で１
番目のデータＤｏが出力される。
後、外付けのカウンタ（図示省略）により３パルスの書
き込みクロックＷをカウントし、この後読み出しリセッ
ト信号Ｒ３ＴＲが入力するように構成される。したがっ
て、この場合、４番目のデータＤ３が入力する時点で１
番目のデータＤｏが出力される。
すなわち、上記従来のＦＩＦＯでは、ＴＶＳＦＡＸ、コ
ピー等のように画像情報を走査する機器においてライン
メモリや遅延線として使用する場合、外付けのカウンタ
を用いることにより、所望の遅延データを読み出すこと
ができる。
ピー等のように画像情報を走査する機器においてライン
メモリや遅延線として使用する場合、外付けのカウンタ
を用いることにより、所望の遅延データを読み出すこと
ができる。
（発明が解決しようとする課題〕
しかしながら、上記従来の半導体記憶装置では、外付け
のカウンタを用いてデータを書き込みから遅延させて読
み出すので、回路構成が複雑になるという問題点がある
。
のカウンタを用いてデータを書き込みから遅延させて読
み出すので、回路構成が複雑になるという問題点がある
。
本発明は上記従来の問題点に鑑み、簡単な構成で遅延デ
ータを読み出すことができる半導体記憶装置を提供する
ことを目的とする。
ータを読み出すことができる半導体記憶装置を提供する
ことを目的とする。
本発明は上記目的を達成するためその原理構成を第１図
に示すように、シーケンシャルな書き込みアドレスを発
生し、ＦＩＦＯメモリのメモリセルに出力する第１のア
ドレス発生手段と、前記メモリセルの任意の書き込みア
ドレスを予め記憶する記憶手段と、前記第１のアドレス
発生手段の書き込みアドレスと前記記憶手段の書き込み
アドレスとが一致したときにシーケンシャルな読み出し
アドレスの発生を開始してメモリセルに出力する第２の
アドレス発生手段とを備えたものである。
に示すように、シーケンシャルな書き込みアドレスを発
生し、ＦＩＦＯメモリのメモリセルに出力する第１のア
ドレス発生手段と、前記メモリセルの任意の書き込みア
ドレスを予め記憶する記憶手段と、前記第１のアドレス
発生手段の書き込みアドレスと前記記憶手段の書き込み
アドレスとが一致したときにシーケンシャルな読み出し
アドレスの発生を開始してメモリセルに出力する第２の
アドレス発生手段とを備えたものである。
本発明は上記構成により、メモリセルの読み出し開始時
の所望の書き込みアドレスを予め記憶し、この書き込み
アドレスと現在の書き込みアドレスが一致したときに読
み出しを開始する。したがって、従来例のような外付け
のカウンタが不要になり、簡単な構成で遅延データが読
み出される。
の所望の書き込みアドレスを予め記憶し、この書き込み
アドレスと現在の書き込みアドレスが一致したときに読
み出しを開始する。したがって、従来例のような外付け
のカウンタが不要になり、簡単な構成で遅延データが読
み出される。
以下、図面を参照して本発明の詳細な説明する。第２図
、第３図は、本発明に係る半導体記憶装置の一実施例を
示す図である。
、第３図は、本発明に係る半導体記憶装置の一実施例を
示す図である。
第２図において、２１はＦＩＦＯメモリであり、ＦＩＦ
Ｏメモリ２１は、第５図に示すように複数のビット線と
ワード線に対してマトリクス状に配列されたメモリセル
２２を有する。
Ｏメモリ２１は、第５図に示すように複数のビット線と
ワード線に対してマトリクス状に配列されたメモリセル
２２を有する。
２３は書き込みリセット信号Ｒ３Ｔｗと書き込みクロッ
クＷにより、書き込みアドレスＷＰをメモリセル２２に
出力する書き込みポインタ、２４は書き込みクロックＷ
により入力データＤＩＮをメモリセル２２に書き込む書
き込み回路、２５は内部読み出しリセット信号Ｒ３Ｔｉ
ｚと読み出しクロック「により、読み出しアドレスＲＰ
をメモリセル２２に出力する読み出しポインタ、２６は
読み出しクロックＲによりメモリセル２２からデータを
読み出す読み出し回路である。
クＷにより、書き込みアドレスＷＰをメモリセル２２に
出力する書き込みポインタ、２４は書き込みクロックＷ
により入力データＤＩＮをメモリセル２２に書き込む書
き込み回路、２５は内部読み出しリセット信号Ｒ３Ｔｉ
ｚと読み出しクロック「により、読み出しアドレスＲＰ
をメモリセル２２に出力する読み出しポインタ、２６は
読み出しクロックＲによりメモリセル２２からデータを
読み出す読み出し回路である。
２７はメモリセル２２の読み出し開始時の書き込みアド
レスが予め設定された遅延レジスタ、２８は書き込みポ
インタ２３からの書き込みアドレスＷＰと遅延レジスタ
２７からの書き込みアドレスの排他的論理和信号ＥＯＲ
を出力する排他的論理和回路、２８は外部読み出しリセ
ット信号Ｒ３ＴＲＩと排他的０ 論理和信号Ｆ、ＯＲの論理積信号を内部読み出しリセッ
ト信号Ｒ８ＴＲ２として出力するアンド回路である。
レスが予め設定された遅延レジスタ、２８は書き込みポ
インタ２３からの書き込みアドレスＷＰと遅延レジスタ
２７からの書き込みアドレスの排他的論理和信号ＥＯＲ
を出力する排他的論理和回路、２８は外部読み出しリセ
ット信号Ｒ３ＴＲＩと排他的０ 論理和信号Ｆ、ＯＲの論理積信号を内部読み出しリセッ
ト信号Ｒ８ＴＲ２として出力するアンド回路である。
次に、上記実施例の動作を第３図を参照して説明する。
第３図は、従来例と同様に、データの出力をデータの入
力より３ビット分遅延させる場合のタイミングチャート
を示し、遅延レジスタ２７には書き込みアドレス「３」
が予め記憶されている。
力より３ビット分遅延させる場合のタイミングチャート
を示し、遅延レジスタ２７には書き込みアドレス「３」
が予め記憶されている。
電源印加後、書き込みリセット信号Ｒ３Ｔｔ＋が入力す
ると、書き込みポインタ２３がリセットされて０番地の
書き込みアドレスＷＰを発生し、この後書き込みクロッ
クＷがロウレベルになると、そのときの入力データＤＯ
がメモリセル２２のＯ番地に書き込まれる。書き込みポ
インタ２３は、書き込みクロックＷの立ち上がりで順次
インクリメントされて１番地、２番地〜を指定し、した
がってデータＤＩ、Ｄ２〜が順次メモリセル２２０１番
地、２番地〜に書き込まれる。
ると、書き込みポインタ２３がリセットされて０番地の
書き込みアドレスＷＰを発生し、この後書き込みクロッ
クＷがロウレベルになると、そのときの入力データＤＯ
がメモリセル２２のＯ番地に書き込まれる。書き込みポ
インタ２３は、書き込みクロックＷの立ち上がりで順次
インクリメントされて１番地、２番地〜を指定し、した
がってデータＤＩ、Ｄ２〜が順次メモリセル２２０１番
地、２番地〜に書き込まれる。
書き込みポインタ２３が３番地の書き込みアドレスｗｐ
を出力すると、排他的論理和信号ＦＯＲは、この書き込
みアドレスＷＰと遅延レジスタ２７の書き込みアドレス
「３」の一致によりロウレベルになり、したがって、内
部読み出しりセント信号πＳ Ｔ ＲＺがロウレベルに
なる。
を出力すると、排他的論理和信号ＦＯＲは、この書き込
みアドレスＷＰと遅延レジスタ２７の書き込みアドレス
「３」の一致によりロウレベルになり、したがって、内
部読み出しりセント信号πＳ Ｔ ＲＺがロウレベルに
なる。
この内部読み出しリセット信号Ｒ３ＴＲ２により読み出
しポインタ２５がリセットされてＯ番地の読み出しアド
レスＲＰを発生し、この後読み出しクロックＲがロウレ
ベルになると、メモリセル２２の０番地に記憶されてい
たデータＤＯが読み出される。次に、読み出しクロック
百が立ち上がると、読み出しポインタ２５は、インクリ
メントされて１番地の読み出しアドレスＲＰを指定し、
次の読み出しに備える。
しポインタ２５がリセットされてＯ番地の読み出しアド
レスＲＰを発生し、この後読み出しクロックＲがロウレ
ベルになると、メモリセル２２の０番地に記憶されてい
たデータＤＯが読み出される。次に、読み出しクロック
百が立ち上がると、読み出しポインタ２５は、インクリ
メントされて１番地の読み出しアドレスＲＰを指定し、
次の読み出しに備える。
したがって、上記実施例によれば、読み出し開始時の書
き込みアドレスを予め遅延レジスタ２７に記憶し、この
書き込みアドレスと現在の書き込みアドレスが一致した
ときに読み出しポインタ２５をリセットし、読み出しを
開始するので、従来例のような外付はカウンタが不要と
なり、簡単な構成１ ２ でデータを書き込みから遅延させて読み出すことができ
る。
き込みアドレスを予め遅延レジスタ２７に記憶し、この
書き込みアドレスと現在の書き込みアドレスが一致した
ときに読み出しポインタ２５をリセットし、読み出しを
開始するので、従来例のような外付はカウンタが不要と
なり、簡単な構成１ ２ でデータを書き込みから遅延させて読み出すことができ
る。
尚、上記実施例では、読み出し開始時の書き込みアドレ
スを予め遅延レジスタ２７に記憶するように構成したが
、代わりにマスクＲＯＭ、ＥＰＲＯＭ等のＲＯＭやＲＡ
Ｍを用いてもよい。
スを予め遅延レジスタ２７に記憶するように構成したが
、代わりにマスクＲＯＭ、ＥＰＲＯＭ等のＲＯＭやＲＡ
Ｍを用いてもよい。
以上説明したように、本発明によれば、簡単な構成で遅
延データを読み出すことが、外付けのカウンタを不要に
して、回路構成を簡素化することができる。
延データを読み出すことが、外付けのカウンタを不要に
して、回路構成を簡素化することができる。
第１図は本発明の原理構成図、
第２．３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第２図はそのブロック図、 第３図は第２図の動作を示すタイミングチャート、 第４〜７図は従来の半導体記憶装置を示す図であり、 第４図はそのブロック図、 第５図は第４図の詳細なブロック図、 第６図は第４図及び第５図の装置の動作を示すタイミン
グチャート、 第７図は第４図及び第５図の装置の動作を示す３ビツト
遅延時のタイミングチャートである。 ２２・・・・・・メモリセル、 ２３・・・・・・書き込みポインタ （第１のアドレス発生手段）、 ２５・・・・・・読み出しポインタ （第２のアドレス発生手段）、 ２７・・・・・・遅延レジスタ（記憶手段）、２８・・
・・・・排他的論理和回路、 ２９・・・・・・アンド回路。 ３ ４ 第４図及び第５図の装置の動作を示す３ビツト遅延時の
タイミングチャート第 図
示す図であり、 第２図はそのブロック図、 第３図は第２図の動作を示すタイミングチャート、 第４〜７図は従来の半導体記憶装置を示す図であり、 第４図はそのブロック図、 第５図は第４図の詳細なブロック図、 第６図は第４図及び第５図の装置の動作を示すタイミン
グチャート、 第７図は第４図及び第５図の装置の動作を示す３ビツト
遅延時のタイミングチャートである。 ２２・・・・・・メモリセル、 ２３・・・・・・書き込みポインタ （第１のアドレス発生手段）、 ２５・・・・・・読み出しポインタ （第２のアドレス発生手段）、 ２７・・・・・・遅延レジスタ（記憶手段）、２８・・
・・・・排他的論理和回路、 ２９・・・・・・アンド回路。 ３ ４ 第４図及び第５図の装置の動作を示す３ビツト遅延時の
タイミングチャート第 図
Claims (1)
- 【特許請求の範囲】 シーケンシャルな書き込みアドレスを発生し、ＦＩＦＯ
メモリのメモリセルに出力する第１のアドレス発生手段
と、 前記メモリセルの任意の書き込みアドレスを予め記憶す
る記憶手段と、 前記第１のアドレス発生手段の書き込みアドレスと前記
記憶手段の書き込みアドレスとが一致したときにシーケ
ンシャルな読み出しアドレスの発生を開始してメモリセ
ルに出力する第２のアドレス発生手段と、を有する半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067605A JPH03268293A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067605A JPH03268293A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268293A true JPH03268293A (ja) | 1991-11-28 |
Family
ID=13349730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067605A Pending JPH03268293A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05159561A (ja) * | 1991-12-10 | 1993-06-25 | Nec Ic Microcomput Syst Ltd | Ｆｉｆｏメモリ回路 |
-
1990
- 1990-03-16 JP JP2067605A patent/JPH03268293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05159561A (ja) * | 1991-12-10 | 1993-06-25 | Nec Ic Microcomput Syst Ltd | Ｆｉｆｏメモリ回路 |
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