JPH03268586A - 画素サンプルのマトリクスについての平均信号発生方法及び装置並びに電荷パケットの水平／垂直積分方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は電荷結合（ＣＣＤ）画像装置の分野に属し、詳
細には直線形時間遅延積分（ＴＤＩ）を含むＣＣＤ装置
および光学像の画素（Ｐ　Ｅ　Ｌ）の２次元アレイに対
応する電荷パケット信号を発生する面ＣＣＤ画像アレイ
に関する。特に、個々のＰＥＬ値を破壊することなくマ
トリクスアレイの隣りの画素の平均信号を発生する方法
を開示する。 〔従来技術及びその課題〕 ２次元光学画像は一般にピクセルと呼ばれ、あるいはＰ
ＥＬと略記される画素である矩形のサンプルアレイとし
て電子的にとらえられる。これらＰＥＬを水平の行およ
び垂直の列として配置することを考えることが出来る。 電荷結合装置（ＣＣＤ）アレイが画像のＰＥＬの光の強
度に対応する電荷パケットを発生することによりそのよ
うな光学像の電気的な表示を与えるために用いられる。 一般にＰＥＬ行を表わす電荷パケットは直列ＣＯＤレジ
スタに並列に同時に移され、このしジスタがそれらを出
力装置に直列にシフトする。 この出力装置はこれらパケットを順次電気的出力信号に
変換する。 ＣＣＤアレイにより発生される画像表示はその画像の画
素についての２次微分またはラプラシアンを計数するこ
とにより強調しつる。ラプラシアンはダイナミックスレ
ッショルディング、エツジ検出およびエツジ強調のよう
なタスクに用いられる。Ａ、ローゼンフェルト他の文献
「ディジタルピクチャープロセシング」の第６．４章、
第１７９〜１９１頁には光学像の各画素についての２次
微分またはラプラシアンは各画素について測定された光
とその画素を囲む領域において測定される平均光との差
を計算することにより近似しうろことが示されている。 面平均と画素と等価数が望ましく、それ数平均される面
が重複しそして各ＰＥＬがいくつかの画像に寄与するこ
とになる。あるいはＣＣＤアレイの画像能力は一つの画
像の間隔を置いた個々のＰＥＬについての面平均を発生
することにより強調することが出来、その場合、平均さ
れる面は重ならずに連続的となり、各ＰＥＬは１つの平
均にのみ寄与する。そのような平均信号データは種々の
画像処理機能を行う際に重要な役割をはたす。 これら機能はダイナミックスレショルディング、フィル
タリング、エツジ強調、およびディジタルハーフトーン
を含む。 面平均を行う一つの方法は画像装置の出力信号の充分な
数のスキャンラインをディジタル的に記憶するものであ
り、これにより記憶された値がディジタル処理ユニット
で読出され処理されうる。 しかしながら、そのような方法は高価となりそしてディ
ジタルハードウェアおよびソフトウェアの性能によりそ
の速度が制限される。更に、プロセサにおける一群の数
の平均を出すための芸術的演算には多くの中央処理ユニ
ットサイクルおよびメモリサイクルが必要であり、それ
数時間がかかる。 このことは、そのような装置の走査動作が開始されると
電気的または機械的な理由により一般に中断出来ないた
めに高速解像度スキャナーを用いる場合により大きな問
題となる。それ故、処理のために全走査画像を表わすデ
ータを記憶しなければならない。 ラプラシアン計算を用いる従来の画像スキャナでは一つ
の画像の各画素についてのラプラシアンは合焦点画像と
非合焦点画像で通常のＣＣＤアレイを照射することによ
りとり出される。合焦点画像はその画像の画素における
合焦点光強度に比例する電荷パケットを形成する。非合
焦点画像は各画素のまわりの平均光強度に比例する電荷
パケットを形成するラプラシアンは合焦点電荷パケット
から対応する非合焦点電荷パケットを減算することによ
り各画素について得られる。 このタスクを行うために用いられる従来の装置は極めて
高価であり複雑である。データを発生するための装置は
画像を合焦点および非合焦点成分に分割して別々のＣＣ
Ｄアレイを照射するかあるいは合焦点および非合焦点画
像を光学機械的に切換えて１個のＣＣＤアレイを照射す
る。 ラプラシアンのより効率のよい計算手段がワイントンＤ
、Ｃで１９７８年１２月４〜６日に行われたＩｎｔ、　
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　
Ｔｅｅｈ。 Ｄｉｇｅｓｔ、第４１５−４１８頁のＪ、Ｅ、　Ｈａｌ
ｌ他の文献に示されている。この画像装置は画像アレイ
と、このアレイからのライン電荷パケットを直列にゲー
トするために用いられる周辺配置のシリアルレジスタと
を含む。次々の画像ラインの特定の点における電荷パケ
ットがこのシリアルレジスタ上の固定した点においてと
り出されて加算され、その画像の画素についての面平均
を計算する。 遅延、記憶およびタップの手段のみが設けられ、加算は
他の装置で行われる。この装置は直列ゲートプロセスに
おける伝達効率が低いために実行される伝達の回数に比
例する画像の電気的表示を劣化させる傾向を有するとい
う欠点を有する。従って、直列転送装置の精度は画像の
ライン内の画素の数が増加すると低下する。このように
、装置の精度は例えば２０００ＰＥＬ／ライン程度の比
較的大きい画素数を有する画像についてはかなり低下す
る。また、シリアルレジスタの長さおよび出力タツプの
数は面平均を計算するに必要なＰＥＬの数に比例して増
加する。転送効率の低さによりレジスタの長さが増加す
ると精度が低下する。 他のラプラシアン計数手段は米国特許第４２６４９３０
号明細書に示されている。ＴＤＩ画像アレイ内で各ＰＥ
Ｌを囲む領域内のＰＥＬの垂直の和を表わす電荷パケッ
トが発生される。各行の垂直の和の電荷パケットが直列
ＣＣＤレジスタにより、垂直の和のパケットを加算して
面の和のパケットをつくる水平加算装置を通してシフト
される。この特許の装置は２つの欠点を有する。 第一については垂直の和がバケツリレー電荷しプリケー
タアレイ内であることである。電荷結合装置と比較する
と、バケツリレー装置（ＢＢＤ）は精度が低くそして電
気的ノイズの干渉に弱い。第２の欠点は水平和が直列に
とられるということである。かくしてこの装置が一つの
画像をとえらで処理する速度は多数の水平和を順次処理
する必要により制限される。 〔課題を解決するための手段〕 本発明においては個々のＰＥＬ値を破壊することなく、
画像のＰＥＬすなわちマトリクスアレイについての平均
信号を発生する方法を述べる。 本発明は計測回路と、ＰＥＬ出力レジスタとフィルタア
レイを含むシステムに具現化される。この計測回路はフ
ィルタアレイにＣＣＤ画像アレイから出る一行の電荷信
号の夫々の電荷信号の一定比例部分を転送する。残りの
電荷信号はＰＥＬ出カシカシリアルレジスタされる。 本発明の目的とする応用により種々の形式のフィルタア
レイを使用しうる。一つの形式のフィルタは画像ＰＥＬ
アレイ内の連続するが重ならない窓についてのＰＥＬ値
を平均化することにより動作する。平均化のだめの窓の
サイズをＭ×ＮＰＥＬアレイであるとすると、垂直加算
装置のアレイの各段はＭ個のクロックサイクル中に画像
アレイから計測回路により移されている夫々Ｍ個の独立
した電荷信号からなる各グループを加算する。 Ｍ個のクロックサイクルでこの和が並列に垂直和シリア
ルレジスタに移されそこでそれらの値が垂直和シリアル
レジスタから水平加算装置に移される。水平加算装置は
Ｎ個の垂直に累積された電荷パケットからなる群を加算
する。それによりＰＥＬ値のもとのアレイからＭ×Ｎ個
のアレイについての個々のＰＥＬ値の平均のアレイが得
られる。これら平均値は適当に出力装置に移される。 他の形式のフィルタは一連の重なる窓を平均化すること
により動作し、画像の各ＰＥＬについて１個の窓が用い
られる。この機能を行うための新規な垂直および水平加
算アレイを開示する。Ｍ×Ｎ　　ＰＥＬアレイを考える
と、計測回路の出力はまず垂直スプリッター加算器アレ
イに移され、このアレイが夫々の計測された電荷信号を
Ｍ個の部分に分割しそしてそれら部分を適当なシーケン
スをもって前に出力された計測電荷信号に加算する。 Ｍ個の部分の垂直和が完了すると、これらは並列に水平
配分加算アレイに移されてＮ個の部分に分割される。こ
れら部分は適正なシーケンスをもって垂直和電荷信号の
他の水平方向に隣接する部分の部分と加算されて面相シ
リアルレジスタの段に面平均電荷信号を与える。これら
面平均は次に適当に出力装置に移される。 〔実施例〕 第１図は本発明のブロック図である。画像の各ＰＥＬは
電位ウェルに記憶される電荷量によりＣＣＤ画像アレイ
１１０に示されている。水平のＰＥＬ行を表わす電荷パ
ケットはその行がスキャンされるときＣＣＤ画像アレイ
から並列に出てＰＥＬ出カシカシリアルレジスタ１２０
る。計測回路１３０は各電荷パケットを２個の電位ウェ
ルに分割しそしてこれら成分の比を一定に維持する。 この技術は従来周知である。各電荷パケットの部分はそ
のとき、信号を直列にシフトすることの出来るＰＥＬ出
力レジスタ１２０の一つの段にある。 この出力は元のＰＥＬ値の一定の比率をもつものである
から、元のＰＥＬ値の完全性は保持される。 各窓平均についての中央のＰＥＬの強度は種々の画像処
理機能のためにＰＥＬ出カシカシリアルレジスタ力から
実質的に抽出される。各電荷バケツトの残りの部分はフ
ィルタアレイ１４０に移されそこで種々の窓平均計算を
行う。このフィルタアレイの出力は所望の面平均の大き
さを表わす直列の電荷パケットである。 第２Ａ図は重なりのない窓についてＰＥＬを平均するに
適したフィルタアレイのブロック図である。このフィル
タアレイは垂直加算装置アレイ２１０１垂直和シリアル
レジスタ２２０および水平加算装置２３０からなる。本
発明の一実施例においては、Ｍ×ＮのＰＥＬアレイが平
均化用の窓として用いられる。各ＰＥＬについて電荷信
号Ｓ１．の一定比率部分を表わす電荷ＳＴ、、が次式（
１）％式％ に従って計測回路により垂直加算装置アレイ（ＶＳＡ）
２１０に移される。 Ｓ　Ｔ、、　−Ｓ　、、／　（１＋ＭＮ）　　　　　　
　（１）ＩＪ　　　　　ＩＪ 電荷信号Ｓ１．の残部ＳＯ，，は次式（２）に従ってＩ
Ｊ　　　　　　　　　　］Ｉ ＪＥＬ出カシカシリアルレジスタ応する段に残される。 ＳＯ，、−ＭＮＳ、、／　（１＋ＭＮ）　　　　（２）
Ｉｊ　　　　　　　　　ＩＪ ＶＳＡ２１０は得られた垂直和電荷バケットを垂直和シ
リアルレジスタ２２０に並列に移す前に各段において合
計でＭ個の電荷パケットを累積する。Ｍ×Ｎアレイの平
均値は水平加算装置２３０を介して垂直和電荷パケット
を直列にシフトすることにより得られる。水平加算装置
はＮ個の垂直和電荷パケットの各群における値を累積す
る。これにより次式（３）で表わされる面平均電荷パケ
ットの直列ストリームが得られる。 この式においてＳはＭ×Ｎアレイ内の個々のＰＥＬに対
応するＰＥＬ出力の平均である。 例えば、３×３アレイから平均信号を得るために各ＰＥ
Ｌ値の１／　（１＋９）または１／１０か垂直加算アレ
イに向けられ、ＰＥＬ値の９／１０がＰＥＬ出カシカシ
リアルレジスタけられる。９回の加算（垂直３回×水平
３回）後に面平均出力値は３Ｘ３アレイのＰＥＬか画像
アレイから出るときのそれらの元の値の平均値の９／１
０である。 ＰＥＬ出カシカシリアルレジスタの対応するＰＥＬ出力
もそれらの元の値の９／１０である。 第４図は重なりのない窓についての本発明の実施例を含
む電荷結合アレイの位相的なレイアウトを示す。このレ
イアウトは例えば２個の多結晶ゲート電極層を有する標
準的な４相ＣＣＤ構造を用いる。図示の領域はクロック
相を運ぶゲート電極の制御を受ける半導体の領域を表わ
す。第３図のフローチャートによりその動作を説明する
。またこの動作は第４Ａ図に示すクロックタイミング図
により説明するが、第４Ａ図では高レベルがオン状態を
、低レベルがオフ状態を示す。オン状態では電位ウェル
が誘導され、オフ状態では電位バリアがつくられる。 ＰＥＬ出カシカシリアルレジスタロック相１（φ１）か
オンでありクロック相２〜４がオフ（第４Ａ図の時点Ｔ
Ｉ）であると、水平のＰＥＬ行を示す電荷パケットがＣ
ＣＤ画像アレイ（図示せず）から並列にＰＥＬ出カシカ
シリアルレジスタ４１０べての段に入る（ステップ３１
０）。 ＰＥＬ出カシカシリアルレジスタ４１０１図のＰＥＬ出
カシカシリアルレジスタ１２０応する。 入来する電荷パケットはこの例では各段の相１の電極４
１１の下の電位ウェルにある。本発明の詳細な説明する
ために、現在のＰＥＬ行が平均されるべきＭ個のＰＥＬ
行の第１の行であるとする。 相ＡとＢで制御されるゲートを含む計測回路４２０には
夫々の段が関連する。計測回路４２０は第１図の計測回
路１３０に対応する。入来電荷パケットが相１の電位ウ
ェルに入ると、相ＡとＢはオン、相Ｃはオフとなる。こ
れら新しい電荷パケットは相１と相ＡとＢに共通である
（ステップ３２０）。時刻Ｔ２において相Ａがオンとな
り、相Ｂにより制御される電位ウェル内の電荷の測定さ
れた部分を分離する。この電荷の残りの部分は相］で分
離される。これによりＰＥＬ出カシカシリアルレジスタ
刻Ｔ３において相１〜４を用いてそのシフト動作を開始
しうるようになる。ＰＥＬ出カシカシリアルレジスタ４
１０力端子において、ＰＥＬ出力装置４１５か電荷パケ
ットをＰＥＬ電気出力信号に変換する。 計測回路４２０からのこれら部分的電荷は次にフィルタ
アレイ１４０に対応するフィルタアレイ４２５に次のよ
うに移される。 垂直和アレイ４３０は相Ｃ，Ｄ、Ｅで制御されるゲート
を含む。時点Ｔ４で相Ｃはオンとなる。 相りはオンモして相Ｅはオフとなる。相Ｂ、　　Ｃはオ
フとなり、時点Ｔ５で相りにより制御される垂直加算装
置内のこれら部分的電荷パケットを分離する。ＭｘＮの
画像アレイからのＭ個の電荷パケットはＭ個のクロック
サイクルで夫々の垂直加算装置に累積して垂直和電荷パ
ケットを形成する（ステップ３３０）。 一群のクロックサイクルの終りの時点は上述のように他
のＭ個のクロックサイクルからなる群のはじめに対応す
る。このように時点Ｔ６て相Ａがオンとなり新しいクロ
ックサイクル群の第１のサイクルをスタートさせると相
Ｅがオンとなり垂直和シリアルレジスタ４４０の相１の
電位ウェルへの垂直和電荷パケットの出力を開始する。 時点Ｔ１において垂直和シリアルレジスタ４４０の相１
と垂直加算アレイ４１０の相Ｅはオンである。相りとそ
して相Ｅは時点Ｔ２でオフとなり垂直和シリアルレジス
タ内の電荷を分離する。垂直和シリアルレジスタ４４０
は相１〜４を用いて時点Ｔ３でその出力スキャンを開始
する。垂直和シリアルレジスタ４４０の相１〜４はＰＥ
Ｔ出カシカシリアルレジスタ応する相と同じ波形を有し
、かくして同じ名称を用いる。 本発明の他の実施例では垂直加算装置アレイの機能を垂
直和シリアルレジスタに組込む。しかしながらそのよう
な実施例では２個のシリアルレジスタが同一のクロック
波形を用いることはなく、垂直和の累積と垂直和シリア
ルレジスタのシフトは時間的に重ならない。 水平加算装置４５０は垂直和シリアルレジスタ４４の出
力端子に配置されモして相ＦとＧを有する。垂直和電荷
パケットが直列レジスタ４４０から出ると、Ｎ個のパケ
ットからなる群が相Ｆの電位ウェル４５０で累積する（
ステップ３６０）。 相Ｆはオンのとき相Ｇはオフであり、面平均出力装置４
６０からこの累積電荷を分離する。Ｎ個の垂直和電荷パ
ケットが水平加算装置４５０に累積するときに出力装置
はリセットされ、相Ｇはオンとなり、相Ｆはオフとなり
、そして相Ｇがオフとなって水平加算器４５０の内容を
出力装置４６０に移し、この装置がこれら電荷パケット
を面平均電気的出力信号に変換する（ステップ３７０）
。 これで相Ｆはオンとなり次のＮ個の垂直和電荷パケット
の累積を開始する。出力装置はこの累積が完了するまで
リセットされない。 他の実施例では出力装置４６０は水平加算器４５０の機
能を行うことが出来る。しかしながらこれは前の実施例
におけるよりも短い時間について面平均出力を出すこと
になる。 上記のＭ×Ｎマトリクスアレイは行／列構成で配列され
るがこのアレイはそれに限らない。例えば行／列の軸を
傾斜させた形状に平均化窓をバタンづけて配置してもよ
い。そのような配置は画像の品質を上げるために印刷産
業において極めてポビュラなものである。 第２ｂ図は各ＰＥＬに中心をもつ窓を重ねるだめのフィ
ルタアレイのブロック図である。この構成は重なりのな
い窓とは、この構成が等しい数の窓とＰＥＬに関連する
点で異っている。更に各ＰＥＬは複数の窓にまたがる。 このように、寄与する電荷パケットをいくつかの部分に
分け、これら部分を再配分しそして適正な部分の組合せ
を加算して面平均をつくることが必要である。この場合
、計測回路１３０は各電荷パケットの半分をフィルタア
レイに移しそして各電荷パケットの半分をＰＥＬ出力レ
ジスタに保持する。フィルタアレイに配分される部分は
垂直スプリッター加算器アレイ２４０に置かれ、その後
ＰＥＬ出力レジしタ内の半分が直列にシフトされて出る
。垂直スプリッタ加算器アレイ２４０は更にその部分を
Ｍ個の等しい部分に分け、重なった垂直和パケットを発
生する。これらは、水平パケットスプリッタアレイ２５
１）並列−直列インターフェース２５２および面相シリ
アルレジスタ２５３からなる水平配分および加算アレイ
２５０に移される。水平バケットスプリッタアレイ２５
１はこれらパケットをＮ個の等しい部分に分け、そして
それらを並列−直列インターフェース２５２を介して面
相シリアルレジスタ２５３に配布し、そこでこれらが適
当な組合せで加算されて必要な重なる面相パケットを得
、これらが面相出力装置２６０に移される。 第５図の垂直スプリッター加算器アレイはチャンネル領
域とチャンネルストップ領域を含む。図示の領域は図示
のクロック相を有するゲート電極により影響を受けるチ
ャンネルの部分である。ゲート電極のレイアウトの詳細
は、設計の問題であるのでここでは示さない。更に、ゲ
ート電極レイアウトの設計はこの部分で周知である。好
適な実施例においては２個のポリシリコンゲート電極層
を有する標準形の４相ＣＣＤ構造が用いられる。 第５図の装置を第６図のクロックタイミング図と第８図
のフローチャートにより説明する。例えば、平均される
隣接部がＭｘＮ個のＰＥしてあり、この装置が少くとも
Ｍ個の前のＰＥＬ行を処理したとする。この場合、部分
的な垂直和電荷バケ・ノドがあり、これらは夫々Ｍ段の
垂直加算および配分レジスタ５２０の各段５０５の電位
ウェルに記憶される。各レジスタの上の段は前のＰＥＬ
行からとり出された電荷パケットを含む。次の段の内容
は画像の前の２ＰＥＬ行により寄与される電荷パケット
からとり出される。更にその次の段の内容は前の３つの
ＰＥＬ行により寄与される電荷パケットからとり出され
、以下同様である。 画像アレイ（図示せず）と計Ｍ］回路５６０は、各ＰＥ
Ｌ信号の半分が計測回路により検出される点を除き第４
図について述べたと同じに動作する。 第６図の時点Ｔ１において、計測回路の部分は計測回路
の相Ｂにより制御される電位ウェル５４０により相Ａと
Ｈがオフであるからそこに留まる。 時点Ｔ１後にＰＥＬ出カシカシリアルレジスタ５５０の
内容のＰＥＬ出力装置５５５へのシフトを開始出来る。 夫々の垂直スプリッター加算器（第５図）は垂直パケッ
トスプリッタ５１０１相ＩとＨにより夫々制御される電
位ウェル５１１と５１２）および相■１〜Ｖ４　（５２
７〜５２４）により制御される多段垂直加算および配分
レジスタ５２０からなる。時点Ｔ１において相ＨとＶ３
はオフ、他の相はオンである。Ｔｌ後に相Ｖ４がオフに
なり、配分レジスタ５２０の内容の１段下へのシフトが
完了して第１段を空にして、最下段５２４の内容が水平
配分および加算アレイに移される。（ステップ８１０）
。このとき相Ｈはオンとなり相Ｂから相ＩとＨにより制
御されるゲートへ部分電荷を入れる。時点Ｔ２において
、相Ｂはオフとなり相Ｉかオフとなって各垂直パケット
スプリッタの電荷を、相Ｈにより制御される夫々の垂直
バケ・ントスプリツタのゲート電極の下の電位ウェルに
あるＭ個の等しい部分に分割する（ステップ８２０）。 これらＭ個の部分は夫々相Ｈのゲート５１２の下の電荷
容量が等しいから等しい。 時点Ｔ３において、垂直加算および配分レジスタ（ＶＳ
ＤＲ）５２０の相Ｖ４５２４はオンとなる。相Ｈ５１２
はオフとなって電荷を相Ｈのゲート５１２の下からＶＳ
ＤＲ５２０に動かしてそこでこれが前の垂直サイクルか
らすでに存在する部分垂直和電荷パケットに加算する。 Ｔ３後てＴ４の前に相Ｂ５４０、ｌ５１１およびＶ、５
２１はオンとなる（ステップ８３０）。 各ＶＳＤＲ５２０の第１段において現在の寄与のみが記
憶される。次の段で現在および１つの前の画素行からの
寄与か加算され、以下同様である。 最終段において完全なＭ行の垂直和か記憶される。 時点Ｔ４においてＰＥＬ出カシカシリアルレジスタ３５
０フトが完了した後、相Ａがオン、Ｖ３かオフとなり、
新しいＰＥＬ電荷電荷パケット面像アレイからＰＥＬ出
カシカシリアルレジスタび計測回路に移され、新しい垂
直サイクルを開始する（ステップ８４０）。次に■２が
オンとなりそして時点Ｔ５でＶ４がオフとなり、ＶＳＲ
５２０の内容への１段下へのシフトが完了する。 ＶＳＤＲ５２０の最終段の内容、完全なＭ行の垂直和、
はこのとき水平配分および加算アレイに移される（ステ
ップ８１０）。 本発明の詳細な説明において、相番号は任意に用いられ
ている。他の周知のＣＣＤクロック方法を例示した４相
ダブルクロツクの代りに使用出来る。図示の垂直加算お
よび配分レジスタの相は、画像アレイからＰＥＬ出カシ
カシリアルレジスタ転送が並列相３の終了で生じるよう
になった４相ダブルクロツクシステムに用いられた並列
クロック相と同じである。相ＡとＰＥＬ出カシカシリア
ルレジスタ列−直列インターフェースのクロックは同じ
タイミングでよい。相Ａとｖｌは同じタイミングであり
そして共通の電極を共用する。 第２Ｂ図の水平配分および加算アレイ２５０において水
平加算は各行のＰＥＬのすべてについて並列に行われる
。これにより従来と比較して著しく改善された走査速度
が得られる。 第２Ｂ図に示すように、垂直和パケットは水平配分およ
び加算アレイ２５０への入力信号として用いられる。ア
レイ２５０は３つの要素、すなわち水平配分レジスタと
しても作用する水平パケットスプリッタ２５１のアレイ
と、並列−直列インターフェース２５２と面相シリアル
ＣＣＤシフトレジスタ２５３、からなる。面相パケット
（直列に出力される）は面相出力装置２６０により電気
的出力信号に変換される。 Ｍ×Ｎの例については夫々の水平パケットスプリッタ２
５１は夫々の垂直和パケットを夫々のスプリッタの別々
の段にあるＮ個の等しい部分に分ける。これらは垂直配
向のＮ段ＣＣＤ水平配分シフトレジスタとしても作用す
る。最も下の部分は面相シリアルレジスタ２５３に並列
に移される。 水平配分レジスタとこのシリアルレジスタはそれらの内
容を１段シフトするようにクロックされて新しい最下部
分が並列にシリアルレジスタに移されて前の転送からす
でにそこにある電荷に加算される。これは夫々の垂直和
パケットのＮ個の段がシリアルレジスタのＮ個の段に配
分されそしてこのシリアルレジスタの各段がＮ個の水平
方向で隣接する垂直和の部分の水平和、従ってＭ×Ｎの
面相を含むまでくり返される。この面相シリアルレジス
タ２５３は次にこれら面相パケットを出力装置２６０に
水平にシフトする。 水平和の発生はＮ−１個のシリアルレジスタクロックサ
イクルで完了し、その後にこれらのシリアルレジスタは
高速でクロックされて、他の処理タススにより妨げられ
ることなくＣＣＤが可能である速度でデータのシフトを
行う。 第７図は水平パケットスプリッタと面相シリアルレジス
タのレイアウトの一例である。この例では４相構造が用
いられる。しかしながら、例えば３相構造を用いるもの
とすることが出来る。水平パケットスプリッタは表面チ
ャンネルでつくられ、モして面相シリアルレジスタは埋
込チャンネルでつくられる。表面チャンネルと埋込チャ
ンネルの境界はインターフェースゲートの下である。こ
れらゲート電極のレイアウトの詳細は周知であるから説
明しない。同じ４クロツク相がＰＥＬ出力レジスタおよ
び面相シリアルレジスタの両方により用いられる。これ
ら２個のシリアルレジスタの並列−直列インターフェー
スゲートは１つの共通のクロックで駆動出来る。 水平パケットスプリッタ７１０の動作は垂直和パケット
がこの装置に入れられるときに開始される。これは、４
つの相Ｈ，−Ｈ４７１１−７１４がすべてオンとなり、
各スプリッタのＮ段について連続する電位ウェルをつく
り、そしてインターフェースロックがオフになり、これ
らスプリッタをシリアルレジスタから分離するときに生
じる（Ｎは平均化されるべき画像アレイの各行における
水平ＰＥＬの数である）。電荷はこのときスプリッタの
電位ウェルに均一に分散する。相４が論理的低レベルに
切換わると、バリア電位がＨ４７１４ゲートの下につく
られて各スプリッタ内のその電荷を１段に１個づつのＮ
個の等しい部分に分割する。この電荷は次に前述のよう
に通常の４相ＣＣＤのように並列−直列インターフェー
スゲート７２０を介して面相シリアルレジスタ７３０に
段階的に降される。並列−直列インターフェースおよび
シリアルＣＣＤレジスタは周知の設計にもとづく。 面相シリアルレジスタへの転送はＨ４がオフでＨｌ、Ｈ
２，Ｈ３がオンのときインターフェースゲートをオンに
することにより行われる。信号電荷についての表面チャ
ンネルの電位は埋込チャンネルのそれより高い。従って
、夫々のスプリッタの最終段７１５からの電荷はシリア
ルレジスタに流れる。 水平和の発生を更に第９図について述べる。ステップ１
００において１つの行内の複数の垂直和パケットの大き
さを大文字で示す。ステップ２００において電荷の分割
と分割されたパケットの内の１個のシリアルレジスタへ
の転送が生じる。 このシリアルレジスタはこのとき１段当り１つの部分を
含み、これを小文字で示す。図示の例では小文字は対応
する大文字の大きさの５分の１を表わす。ステップ３０
０において、１回のシリアルサイクルの効果と第２図の
転送を示す。ステップ４００．５００，６００は１回の
シフトと第３転送、１回のシフトと第４転送、および１
回のシフトと第５転送を夫々示す。ステップ６００にお
いて、所望の面相か得られる。ステップ６００後に面相
シリアルレジスタ７３０の内容が出力装置（図示せず）
に移される。これら面相パケットは本装置から異った時
点で出る中心のＰＥＬパケットに対応する。このように
、中央のＰＥＬＯ値が所望のようにディジタル化されそ
して、対応する面相パケットが出てその値か決定される
まで例えばディジタルコンピュータ（図示せず）内に記
憶される。 本発明においては他のＣＣＤ技術を、図示しそして説明
において仮定されたバリア注入を行うことなく、Ｎチャ
ンネルに技術の代りに用いることか出来る。 また本発明においてはこの実施例は水平積分器と共に用
いられる垂直積分器に限られるものではない。水平積分
は任意の形の垂直圧気分で生じさせることが出来る。同
様に垂直積分は任意の形の水平積分で行うことが出来る
。 ４）

【図面の簡単な説明】

第１図はＣＣＤ画像装置内の予定の隣接領域の平均信号
を発生する装置のブロック図である。第２八図は第１図
の装置と共に用いられるとき重なりのない窓を平均化す
ることの出来るフィルタアレイのブロック図である。第
２Ｂ図は第１図の装置共に用いられるとき重なる窓を平
均化することの出来るフィルタアレイのブロック図であ
る。第３図は第２図の装置の動作を示すフローチャート
である。第４図は第２Ａ図の方法に対応する同相レイア
ウトを示す図である。第４Ａ図は第４図の装置に対応す
るタイミング図である。第５図は４相垂直スプリツター
加算器アレイのレイアウト図である。第６図は第５図の
装置に対応するタイミング図である。第７図は４相水平
パケツトスプリツタアレイと面相シリアルレジスタのレ
イアウト図である。第８図は第７図の装置の動作を示す
フローチャートである。第９図は水平加算器を説明する
図である。 １１０・・・ＣＣＤ画像アレイ、１２０，４１０゜５５
０・・・ＰＥＬ出カシカシリアルレジスタ３０゜４２０
．５６０・・・計測回路、１４０，４２５・・・フィル
タアレイ、２１０．４３０・・・垂直加算器アレイ、２
２０．４４０・・・垂直和シリアルレジスタ、２３０．
４５０・・・水平加算装置、４１５，４６０・・・ＰＥ
Ｌ出力装置、２４０・・・垂直スプリッター加算器アレ
イ、２５０，５２０・・・水平配分および加算アレイ、
２５１・・・水平パケットスプリッタアレイ、２５２・
・・並列−直列インターフェース、２５３・・・面相シ
リアルレジスタ、２６０・・・面相出力装置、５４０・
・・電位ウェル、５１０・・・垂直パケットスプリッタ
、５２０・・・多段垂直加算および配分レジスタ。

Claims (1)

1. 【特許請求の範囲】 １）画素（ＰＥＬ）サンプルのマトリクスにおけるライ
   ンを夫々表わすサンプリングされたデータ信号の連続す
   るベクトルを与える画像装置により与えられる上記マト
   リクスについて平均信号を発生するための下記段階を含
   む方法： ａ）上記複数のサンプルのベクトルにおける各サンプル
   を第１および第２成分に分割して第１および第２サンプ
   リングデータベクトルを発生する段階； ｂ）上記第１サンプリングデータベクトルを出力端子に
   遂次与える段階； ｃ）上記第２サンプリングデータベクトルの連続するも
   のの対応するサンプルを加算して累積サンプリングデー
   タベクトルを形成する段階；ｄ）これら累積サンプリン
   グデータベクトルの連続するサンプルを加算して上記平
   均信号を形成する段階。 ２）前記段階ａ）はＭおよびＮを正の整数として前記サ
   ンプル値の夫々を夫々Ｍ×Ｎ対１の比を有する第１およ
   び第２成分に分割する段階を含み； 前記段階ｃ）はサンプル値のＭ個の連続するベクトルの
   対応するサンプルを加算して前記累積サンプルベクトル
   を形成する段階を含み； 前記段階ｄ）は上記累積サンプルベクトルのＮ個の連続
   するサンプルを加算する段階を含む、請求項１記載の方
   法。 ３）画素（ＰＥＬ）サンプルのマトリクス用の平均信号
   を発生するための下記段階を含む装置：サンプリングさ
   れたデータ信号の上記マトリクスの１本のラインを夫々
   表わす連続するベクトルを与えるための画像手段； この画像手段に接続して上記サンプルベクトルの１つに
   おける各サンプルを第１および第２成分に分割して上記
   １個のベクトルに対応する第１および第２サンプルデー
   タベクトルを発生する分割手段； 出力端子に上記第１サンプルデータベクトルを順次与え
   る手段； 前記複数の第２サンプルデータベクトルの連続するもの
   の対応するサンプルを加算して累積サンプルデータベク
   トルを形成する第１加算手段；上記累積サンプルデータ
   ベクトルの連続するサンプルを加算して上記平均信号を
   発生する第２加算手段； 上記第１加算手段の結果を上記第２加算手段に与える転
   送手段。 ４）前記分割手段は前記サンプル値の夫々を、ＭとＮを
   正の整数としてＭ×Ｎ対１の比を有する第１および第２
   成分に分割する手段を含み、前記第１加算手段はサンプ
   ル４のＭ個の連続するベクトルの対応するサンプルを加
   算して前記累積サンプルベクトルを発生する手段を含み
   、前記第２加算手段は前記累積サンプルベクトルのＮ個
   の連続するサンプルを加算する手段を含む；請求項３記
   載の装置。 ５）前記画像手段は電荷結合装置のマトリクスを含み： サンプリングされたデータ信号の夫々のベクトルは複数
   の電荷パケットを含み； 前記第１加算手段は電位ウェルを有する電荷結合アレイ
   を含み； 前記転送手段は電荷結合装置の直列ベクトルを含み； 前記第２加算手段は電位ウェルを有する電荷結合装置を
   含み； 前記出力端子に前記第１サンプルデータベクトルを順次
   与える前記手段は直列電荷結合装置を含み； 前記分割手段は複数の電位ウェルを有する電荷結合アレ
   イを含み； 上記複数の電位ウェルの夫々は電気的に誘導される電位
   バリアにより予定の比で電荷容量を有する２つの電位ウ
   ェルに分割される； ごとくなった請求項３記載の装置。 ６）夫々、マトリクスの画像の１ラインを表わすサンプ
   リングされたデータ信号の連続するベクトルを与える画
   像装置により与えられる、夫々一つの画素（ＰＥＬ）を
   表わすサンプルのマトリクスについて平均信号を発生す
   るための下記段階を含む方法： ａ）上記複数のサンプルの一つのベクトル内の各サンプ
   ルを第１および第２要素に分割して第１および第２サン
   プルデータベクトルを発生する段階； ｂ）出力端子に上記第１サンプルデータベクトルのサン
   プルを直列に与える段階； ｃ）上記第２サンプリングデータベクトルの夫々のエレ
   メントを更に複数の等しい成分に分割する段階： ｄ）夫々の第２サンプルデータベクトルからの夫々対応
   する等しい成分を加算して複数の累積されたサンプルデ
   ータベクトルを形成する段階；ｅ）上記累積されたサン
   プルデータベクトルの夫々を、夫々複数の等しいエレメ
   ントからなる複数の連続する第２サブベクトルに分割す
   る段階；ｆ）上記複数の第２サブベクトルの夫々のエレ
   メントを加算する段階。 ７）前記第１および第２成分は等しくなった請求項６記
   載の方法。 ８）重なる領域について画素（ＰＥＬ）サンプルのマト
   リクスについて平均信号を発生するための下記要件を含
   む装置： 夫々１個のＰＥＬを表わすサンプルデータ信号の、夫々
   マトリクス画像内の１ラインを表わす連続するベクトル
   を表わすベクトルを与える画像手段； この画像手段に接続して上記サンプルベクトルの一つに
   おける各サンプルを第１および第２成分に分割して一つ
   のベクトルに対応する第１および第２サンプルデータベ
   クトルを発生する分割手段；出力端子に上記第１サンプ
   ルデータベクトルを直列に与える手段； 上記第２サンプルデータベクトルの夫々のエレメントを
   複数の等しいエレメントを有するサブベクトルに分割す
   るための第２分割手段； 夫々のサブベクトルのエレメントを連続するサブベクト
   ルの夫々のエレメントに加算して蓄積されたサンプルデ
   ータベクトルを形成する手段；夫々の累積されたサンプ
   ルデータベクトルエレメントを複数の等しいエレメント
   からなる第２サブベクトルに分割する第３分割手段； 上記第２サブベクトルの夫々のエレメントと水平方向に
   連続する第２サブベクトルのエレメントを加算する手段
   。 ９）前記分割手段は等しい値の第１および第２成分を発
   生する手段を含む、請求項８記載の装置。 １０）前記画像手段は電荷結合装置を含み；前記サンプ
   ルデータ信号のベクトルは夫々複数の電荷パケットによ
   り表わされ： 前記分割手段は、電気的に誘導される電位バリアにより
   予定の比をもって電荷容量を有する複数の電位ウェルに
   分割される電位ウェルを有する電荷結合アレイを含み； 前記出力端子に前記第１サンプルデータベクトルを直列
   に与える手段は電荷結合装置を含み；前記第２分割手段
   は、夫々電気的に誘導される電位バリアにより複数の等
   しい容量の電位ウェルに分割しうる電位ウェルを含み； 前記サブベクトル加算および垂直シフト手段は前記第２
   分割手段から並列に電荷を受けるための垂直に配置され
   た電荷結合装置のアレイを含み；前記第３分割手段は垂
   直配置された電荷結合装置の第２アレイを含み； 前記第２サブベクトルエレメントを加算およびシフトす
   る手段は電荷を並列に受けるように配置された第２直列
   電荷結合装置を含み； 前記加算およびシフト手段は並−直インターフェースを
   含む； 請求項８記載の装置。 １１）電荷結合装置（ＣＣＤ）により発生される電荷パ
   ケットの水平方向の積分を行うための下記要件を含む装
   置： 上記電荷パケットの夫々を複数の分離した部分に分割す
   るパケットスプリッタ手段； このパケットスプリッタ手段に結合されて夫々複数の分
   離した部分を受けて累積するための複数の電荷パケット
   シフト手段； 夫々累積手段を含む複数の段を有しそして前記夫々複数
   の電荷パケットシフト手段に結合してそれにより与えら
   れる電荷パケットを受けるための他の電荷パケットシフ
   ト手段。 １２）クロック信号を与える手段を含み、前記複数の電
   荷パケットシフト手段と前記他の電荷パケットシフト手
   段の夫々が複数の段および電荷パケットを上記クロック
   信号に応答して前記段の連続するものの間で転送するた
   めの手段とを含む請求項１１記載の装置。 １３）前記電荷パケットスプリッタ手段は前記クロック
   信号に応答して電荷パケットを前記複数の電荷パケット
   シフト手段に転送するための手段を含む、請求項１２記
   載の装置。 １４）前記複数の電荷パケットシフト手段は前記クロッ
   ク信号に応答して電荷パケットを前記他の電荷パケット
   シフト手段に転送する手段を含む請求項１３記載の装置
   。 １５）前記電荷パケットを前記複数のシフトレジスタ手
   段に転送する手段は前記の複数のシフトレジスタ手段の
   複数の段全体に複数の電荷パケットを同時に転送する手
   段を含む、請求項１４記載の装置。 １６）電荷結合装置（ＣＣＤ）により発生される電荷パ
   ケットの水平積分を行うための下記段階を含む方法： ａ）電荷パケットを複数の分離した成分に分割する段階
   ； ｂ）夫々の分割した成分を複数の電荷パケットシフト装
   置の夫々に転送する段階； ｃ）上記電荷パケットシフト装置の初段から上記分離し
   た成分の夫々をそれら電荷パケットシフト装置の最終段
   に転送する段階； ｄ）上記電荷パケットシフト装置の最終段から上記分離
   した成分の夫々を他の電荷パケットシフト装置の夫々異
   った段に転送しそこで電荷パケットの累積を行わせる段
   階； ｅ）これら他の電荷パケットシフト装置を１段シフトす
   る段階。 １７）前記段階ａ）からｅ）が前記電荷結合装置により
   与えられる複数の電荷パケットについて複数の時点で行
   われる請求項１６記載の方法。 １８）前記他の電荷パケットシフト装置は連続する段に
   より保持される電荷パケットを出力端子に向けてシフト
   する請求項１６記載の方法。 １９）電荷結合装置（ＣＣＤ）により発生される電荷パ
   ケットの垂直積分するための下記要件を含む装置： 夫々の電荷パケットを複数の分離した部分に分割するた
   めのパケットスプリッタ手段； この電荷パケットスプリッタ手段に結合して夫々複数の
   分離された部分を受けて累積するための電荷パケットシ
   フト手段。 ２０）クロック信号を与える手段を含み、前記電荷パケ
   ットシフト手段は複数の段と上記クロック信号に応じて
   これら段の連続するものの間で電荷パケットを転送する
   手段とを含むごとくなった請求項１９記載の装置。 ２１）前記パケットスプリッタ手段は前記クロック信号
   に応じて電荷パケットを前記パケットシフト手段に転送
   する手段を含む、請求項２０記載の装置。 ２２）上記クロック信号に応じて前記パケットシフト手
   段から電荷パケットを水平積分手段に転送する手段を更
   に含む請求項２１記載の装置。 ２３）前記電荷を前記複数のシフトレジスタ手段に転送
   する手段は上記シフトレジスタ手段のすべての段全体に
   複数の電荷パケットを配分するための手段を含む、請求
   項２２記載の装置。 ２４）電荷結合装置（ＣＣＤ）により発生した電荷パケ
   ットの垂直積分を行うための下記段階を含む方法： ａ）一つの電荷パケットを複数の分離した成分に分割す
   る段階； ｂ）分離された成分の夫々を複数の電荷パケットシフト
   手段の１つに夫々転送してそれら成分の累積を行わせる
   段階。 ２５）下記段階を更に含む請求項２４記載の方法： ｃ）前記電荷パケットシフト装置の初段から前記分離さ
   れた成分の夫々を上記電荷パケットシフト装置の最終段
   に転送する段階； ｄ）上記電荷パケットシフト装置の最終段から上記分離
   された成分の夫々を水平積分装置に転送して前記ＣＣＤ
   により発生された電荷パケットレールとの平均信号を決
   定する段階。 ２６）前記段階ｃ）およびｄ）は同時に行われる請求項
   ２５記載の方法。 ２７）前記段階ａ）からｄ）は一つの電荷結合装置にお
   ける複数の電荷パケットについて複数の時点で行われる
   請求項２６記載の装置。