JPH03270022A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03270022A
JPH03270022A JP2068022A JP6802290A JPH03270022A JP H03270022 A JPH03270022 A JP H03270022A JP 2068022 A JP2068022 A JP 2068022A JP 6802290 A JP6802290 A JP 6802290A JP H03270022 A JPH03270022 A JP H03270022A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置、詳しくは、金属半導体接合電界効果型トラ
ンジスタ（ＭＥＳＦＢＴ）の製造方法に関し、リソグラ
フィーでのマスク工程の数を減らすと共にリソグラフィ
ー後のプロセスによりゲート長を制御することが可能に
なる半導体装置（ＭＥＳＦＥＴ）の製造方法を提供する
ことを目的とし、下記工程〈ア）〜（ヰ）；（ア）半導
体基板の上に第１絶縁材料でダミーゲート部を形成する
工程；　（イ）ダミーゲート部に接して半導体基板の上
にオーミック電極を選択的に形成する工程；（つ）半導
体基板に素子分離領域を形成する工程；（１）第１絶縁
材料とは異なる第２絶縁材料の絶縁膜を全面に形成し、
ダミーゲート部を該絶縁膜の高さに平坦化する工程；　
（オ）ダミーゲート部を除去してゲート開口を形成する
工程；　（力）ゲート開口の側面に第２絶縁材料とは異
なる第３絶縁材料のサイドウオール部を形成する工程；
および（キ）ゲート開口を埋めるようにゲート電極を形
成する工程：を含んでなることを特徴とする半導体装置
の製造方法に構成する。
〔産業上の利用分野〕
本発明は、半導体装置、より詳しくは、金属半導体接合
電界効果型トランジスタ（ＭＥＳＦＥＴ）の製造方法に
関する。
本発明を化合物半導体のりセスゲート型ＦＥＴに適用す
ることは好ましい。
ｒｃ、ＬＳＩ等の半導体装置においては、高速化・高性
能化のために、また、専有面積を小さくして集積度を上
げるために、デバイス（半導体装置）の微細化が求めら
れている。このために、サブミクロンサイズのパターン
形成が可能となるリソグラフィー技術や自己整合型プロ
セスの開発が必要となっている。
また、微細化に応じてＦＥＴの特性の鍵となるゲート長
を短くする場合には、一般にゲート抵抗が増大するため
に、金属半導体接合面に比べてゲート電極の断面積を大
きくして、抵抗を低くするゲート電極形状にする必要が
ある。
〔従来の技術〕
従来のＭＥＳＦＩＥＴの製造方法では、活性領域をイオ
ン注入やメサエッチングによって規定しく素子分離し）
、その後に、■オーミック電極（ソース電極およびドレ
イン電極）を活性領域に合わせて形成し、さらにオーミ
ック電極に合わせて形成するか、或いは■活性領域の上
に耐熱性のゲート電極を形成し、そして自己整合的にオ
ーミック電極をイオン注入で形成し、さらに活性領域に
合わせてオーミック電極を形成していた。しかしながら
、活性領域、オーミック電極およびゲート電極をそれぞ
れ独立して所定パターン形状に形成するために、パター
ンの位置ずれが生じやすく、位置合わせ余裕を十分にと
る必要があった。また、ゲート長はリソグラフィー技術
によってほとんど決定され、その後のプロセスによるゲ
ート長制御は難しく、さらにゲート抵抗を低減するため
には、より大きな別のパターン金属層をゲート電極上に
形成する必要がある。その上に、活性領域をイオン注入
法で規定した場合には、注入領域パターンの判別が難し
いので、後工程のために予め合わせ用のパターンを形成
する必要があった。
〔発明が解決しようとする課題〕
従来、サブミクロン級ゲートのＦＥＴを製造する場合に
は、ＦＥＴの全ての電極形成までに５回以上のマスク工
程が含まれ、それぞれに位置合わせずれが生じるため、
デバイス特性の制御が難しく、かつゲート長がリソグラ
フィーによってほぼ決定されてしまう　（マスクのパタ
ーンサイズよりも小さくはできない）。
本発明の目的は、リソグラフィーでのマスク工程の数を
減らすと共にリソグラフィー後のプロセスによりゲート
長を制御する（従来よりも微細なパターンで細くする）
ことが可能になる半導体装置（ＭＢＳＦＥＴ）の製造方
法を提供することである。
〔課題を解決するための手段〕
上述の目的が、下記工程（ア）〜（キ）：（ア）半導体
基板の上に第１絶縁材料でダミーゲート部を形成する工
程：　（イ）ダミーゲート部に接して半導体基板の上に
オーミック電極を選択的に形成する工程；　（つ）半導
体基板に素子分離領域を形成する工程；　（１）第１絶
縁材料とは異なる第２絶縁材料の絶縁膜を全面に形成し
、ダミーゲート部を該絶縁膜の高さに平坦化する工程；
　（オ）ダミーゲート部を除去してゲート開口を形成す
る工程；　（力）ゲート開口の側面に第２絶縁材料とは
異なる第３絶縁材料のサイドウオール部を形成する工程
；および（キ）ゲート開口を埋めるようにゲート電極を
形成する工程；を含んでなることを特徴とする半導体装
置の製造方法によって達成される。
リセスゲート型ＦＥＴを製造するためには、上述の（力
）工程の後で、（キ）工程の前に、表出している半導体
基板部分をエツチングしてリセス（凹所〉を形成すれば
良い。
〔作　用〕
本発明では、ダミーゲート部がオーミック電極間隙を決
定することになり、さらに、オーミック電極上に絶縁膜
を形成し、これにダミーゲート部を平坦化してからダミ
ーゲート部を除去してゲート開口とし、該開口の側壁面
にサイドウオール絶縁膜を自己整合方式で形成すること
ができてゲート長をリソグラフィ一方式よりも狭くする
ことができる。ゲート長がダミーゲート部の幅とサイド
ウオール部の厚さとで決まり、サイドウオール部の絶縁
膜製膜時およびエツチング時に厚さ制御ができて、この
範囲でゲート長制御ができる。オーミック電極のパター
ニング並びにゲート電極のパターニングでは半導体基板
と接するゲート部分に関連してしないし、多少のマスク
ずれがあってもデバイス特性にほとんど影響しない。こ
れらの２回のパターニングでのマスク工程およびダミー
ゲート部バターニングマスク工程と合計３回のマスク工
程ですみ、ダミーゲート部利用の自己整合方式といえる
。
〔実施例〕
以下、添付図面を参照して、本発明の実施態様例および
比較例によって本発明の詳細な説明する。
例１ 第１Ａ図〜第１Ｊ図は、活性領域の限定（規定〉をする
素子分離にイオン注入法を利用した場合での本発明に従
ったＭＥＳＦＥＴの製造工程を説明する半導体装置の概
略断面図である。
まず、半導体基板１を、半絶縁性化合物半導体基体（例
えば、半絶縁性ＧａＡｓウェハー）ｌａおよびその上に
エピタキシャル成長させたｎ型化合物半導体（ＧａＡｓ
）層１ｂで構成する。化合物半導体としては、ＩｎＰや
ＩｎＧａＰなどでもよく、さらに、Ｓ　ＯＩ　　（ｓｉ
ｌｉｃｏｎ　ｏｎ　１ｎｓｕｌａｔｏｒ）基板を半導体
基板として用いることもできる。
この半導体基板１の全面に第１絶縁材料（Ｓ１０２）を
ＣＶＤ法またはスパッタリングによって堆積して絶縁（
Ｓｉｎ２）層を形成する。通常のリソグラフィー法に従
って、レジストを塗布し、ダミーゲート部パターンのあ
る第１フオトマスクを通して露光し、現像して第ルジス
ト層３を５１０２層上に形成する。このレジスト層３を
マスクとして５１０２を選択エツチングして、第１Ａ図
に示すようにダミーゲート部２を形成する。このエツチ
ングを完全な異方性エツチングとはしないで、ダミーゲ
ート部２の断面が台形となるようにするのが好ましい。
次に、オーミック金属膜（ＡｕＧｅ／Ａｕ）　４を全面
に堆積させ、レジスト層３を除去することでその上に金
属膜部分をリフトオフ方式で除去する。
第１Ｂ図に示すように、通常のリソグラフィー法に従っ
て、レジストを塗布し、オーミック電極パターンのある
第２フオトマスクを通して露光し、現像して第２レジス
ト層５をダミーゲート部２およびオーミック金属膜４上
に形成する。このレジスト層５をマスクとしてオーミッ
ク金属膜４を選択エツチングして、オーミック電極４ａ
および４ｂを所定パターンに形成する。
次に、レジスト層５をそのままでマスクとして用いて、
第１Ｃ図に示すように、酸素〈０２）または水素（Ｈ２
）イオンをイオン注入法でもってエピタキシャル層１ｂ
から基体１ａに達するまで注入して絶縁領域６を形成す
る。従って、オーミック電極４ａ、４ｂおよびダミーゲ
ート部２の下に活性領域が規定され、素子分離がなされ
る。
レジスト層５を除去した後で、第１Ｄ図に示すように、
ダミーゲート部２の第１絶縁材料（Ｓ１０２）とは異な
る第２絶縁材料（Ｓ１３Ｎ４）を全面に堆積して絶縁膜
７を形成する。その上にレジスト層８を塗布形成する。
アルゴン（Ａｒ）　　ミリングの様な全面エツチング法
によってレジスト層８およびダミーゲート部２とその上
の絶縁膜部分を一様にエツチングし、第１Ｅ図に示すよ
うに、オーミック電極４ａ、４ｂ上の絶縁膜７が表出し
たところでエツチングを停止する。ダミーゲート部２の
突起状部分をエツチングして、絶縁膜７とで平坦な表面
となるようにする。残っているレジスト層８を除去する
。
次に、第１Ｆ図に示すように、ダミーゲート部２のみを
エツチング除去して、ゲート開口１１を形成して、そこ
で半導体基板１の一部表面を表出させる。ダミーゲート
部２が台形断面であると、ゲート開口は逆テーパの側面
を有することになる。
絶縁膜７の第２絶縁材料（ＳＬ３Ｎ４）とは異なる第３
絶縁材料（Ｓ＋［］、）を、第１Ｇ図に示すように、ゲ
ート開口１１内を含む全面に堆積して絶縁層１２をＣＶ
Ｄ法によって形成する。
絶ｔＡ　（ＳｉＯ□）層１２を異方性ドライエツチング
法によって、ゲート開口内で基板１が表出するまでエツ
チングして、第１Ｈ図に示すように、絶縁（ＳＩＪ４）
膜７が表出し、かつゲート開口１１内で側壁上に絶縁（
Ｓ１０２）層１２のサイドウオール部１２ａを形成する
。サイドウオール部１２ａで囲まれて半導体基板１の一
部表面が表出し、表出部分の幅がゲート長に相当する。
異方性ドライエツチングを反応性イオンエツチング（Ｒ
ＩＥ）で行うのが好ましいが、Ａｒミリングによるエツ
チングでもよい。ゲート開口１１が逆テーバだと、開口
底面かち見ると庇があるようになっていて、そうでない
場合よりもサイドウオール部１２ａを厚くでき、制御範
囲が大きくなる。
リセス型ＭＥＳＦＥＴを製造するのであるならば、表出
部分をエツチングして所定深さのリセス（凹所）を形成
することができる。
次に、第１１図に示すように、ゲート金属（ＡＩ）を真
空蒸着法によってゲート開口１１を埋めるようにして全
面に堆積して、金属膜１３を形成する。
通常のリソグラフィー法に従って、レジストを塗布味ゲ
ートｉｔ極パターンのある第３フオトマスクを通して露
光し、現像して第３レジスト層１４を形成する。
最後に、第１Ｊ図に示すように、第３レジスト層１４を
マスクとして、金属膜１３を選択エツチングして、ゲー
ト電極１３ａを所定パターンに形成する。このゲート電
極１３　ａ　！’；、その断面形状が図のようにＴ字型
であって、ゲート電極全体の抵抗が、微細化で高抵抗化
することのないようになっている。このようにゲート長
をダミーゲート部関連自己整合方式にて規定しかつ活性
領域および絶縁領域をオーミック電極関連自己整合方式
にて規定して、ＭＥＳＦＥＴを製造することかできる。
例２ 第２Ａ図〜第２Ｊ図は、活性領域の限定（規定）をする
素子分離にメサエッチング法を利用した場合での本発明
に従ったＭＥＳＦＩＥＴの製造工程を説明する半導体装
置の概略断面図である。素子分離方法が上述の例１と異
なる点で、その他は例１と同じであり、例１での参照番
号と同じ参照番号は同じものを示している。
第２Ａ図および第２Ｂ図は第１Ａ図および第１Ｂ図と同
一であり、同じ工程で化合物半導体基体１ａとエピタキ
シャル層１ｂとからなる半導体基板１の上に、ダミーゲ
ート部２およびオーミック電極４ａ、４ｂを形成する。
第２Ｃ図に示すように、レジスト層５をそのままてマス
クとして用いて、半導体基板１をその基体１ａに達する
深さまでエツチングして素子分離領域２１を形成する。
ダミーゲート部２およびオーミック電極４ａ、４ｂのし
たのエピタキシャル層１ｂがメサ型の活性領域となり、
他の活性領域から素子分離されている。
レジスト層５の除去後に、第２Ｄ図に示すように、絶縁
（Ｓｉ３Ｎ４）膜７を全面形成し、その上にレジスト層
８を塗布形成する。
第２Ｅ図に示すように、アルゴン（Ａｒ）　　ミリング
の様な全面エツチング法によってレジスト層８およびダ
ミーゲート部２とその上の絶縁膜部分を一様にエツチン
グし、第１Ｅ図と同様に、オーミック電極４ａ、４ｂ上
の絶縁膜７が表出したところでエツチングを停止して、
絶縁膜７とで平坦な表面となるようにする。残っている
レジスト層８を除去する。
次に、第２Ｆ図に示すように、ダミーゲート部２のみを
エツチング除去して、ゲート開口１１を形成して、そこ
で半導体基板１の一部表面を表出させる。
絶縁膜７の第２絶縁材料（Ｓ１３Ｎ４）とは異なる第３
絶縁材料（ＳｉＯ□）を、第２Ｇ図に示すように、ゲー
ト開口１１内を含む全面に堆積して絶縁層１２をＣＶＤ
法によって形成する。
絶縁（Ｓ１０２）層１２を異方性ドライエツチング法に
よって、ゲート開口内で基板１が表出するまでエツチン
グして、第２Ｈ図に示すように、絶縁（Ｓｉ３Ｎ４）膜
７が表出し、かつゲート開口１１内で側壁上に絶縁（Ｓ
ｉＯ□〉層１２のサイドウオール部１２ａを形成する。
サイドウオール部１２ａで囲まれて半導体基板１の一部
表面が表出し、表出部分の幅がゲート長に相当し、第１
Ｈ図と同様になる。
次に、第２工図に示すように、ゲート金属（Ａ１）を真
空蒸着法によってゲート開口１１を埋めるようにして全
面に堆積して、金属膜１３を形成する。
通常のリソグラフィー法に従って、レジストを塗布し、
ゲート電極パターンのある第３フオトマスクを通して露
光し、現像して第３レジスト層１４を形成する。
最後に、第２Ｊ図に示すように、第３レジスト層１４を
マスクとして、金属膜１３を選択エツチングして、ゲー
ト電極１３ａを所定パターンに形成する。このように例
１と同様にして、ゲート長をダミーゲート部関連自己整
合方式にて規定しかつ活性領域および絶縁領域をオーミ
ック電極関連自己整合方式にて規定して、ＭＥＳＦＥＴ
を製造することかできる。
〔発明の効果〕
以上説明したように、本発明によれば、自己整合的に半
導体装置の各部を形成することにより、マスク数を削減
でき、比較的大きなマスクパターンでサブミクロンサイ
ズの素子要素が実現できる（例えば、ダミーゲート部形
成に１μｍ線幅のマスクを使った時に、サイドウオール
部厚さを４０Ｑｎｍにすることによって０．２μｍ程度
のゲート長とすることができる）。レジスト露光後にも
、サイドウオール部厚さを制御することでゲート長を調
整できるため、ＭＥＳＦＥＴの性能向上および制御性向
上に寄与する。
【図面の簡単な説明】
第１図（第１Ａ図〜第１Ｊ図）は、活性領域の限定（規
定）をする素子分離にイオン注入法を利用した場合での
本発明に従ったＭＥＳＦＥＴの製造工程を説明する半導
体装置の概略断面図であり、第２図（第２Ａ図〜第２Ｊ
図）は、活性領域の限定〈規定）をする素子分離にメサ
エッチング法を利用した場合での本発明に従ったＭＥＳ
ＦＥＴの製造工程を説明する半導体装置の概略断面図で
ある。 １・・・半導体基板、　　　　２・・・ダミーゲート部
、３・・・第ルジスト層、 ４ａ、４ｂ・・・オーミック電極、 ５・・・第２レジスト層、　　６・・・イオン注入領域
、７・・・絶縁膜、　　　　　　１１・・・ゲート開口
、１２・・・サイドウオール部、 １３ａ・・・ゲート電極、　　１４・・・第３レジスト
層、２１・・・素子分離領域。 第　１　図　（その１） １ 図 （その２） 茗 図 （その１）

Claims (1)

  1. 【特許請求の範囲】 １、下記工程（ア）〜（キ）： （ア）半導体基板の上に第１絶縁材料でダ ミーゲート部を形成する工程； （イ）前記ダミーゲート部に接して前記半 導体基板の上にオーミック電極を選択的に形成する工程
    ； （ウ）前記半導体基板に素子分離領域を形 成する工程； （エ）前記第１絶縁材料とは異なる第２絶 縁材料の絶縁膜を全面に形成し、前記ダミーゲート部を
    該絶縁膜の高さに平坦化する工程； （オ）前記ダミーゲート部を除去してゲー ト開口を形成する工程； （カ）前記ゲート開口の側面に前記第２絶 縁材料とは異なる第３絶縁材料のサイドウォール部を形
    成する工程；および （キ）前記ゲート開口を埋めるようにゲー ト電極を形成する工程； を含んでなることを特徴とする半導体装置の製造方法。
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