JPH03270044A - 半導体装置の検査方法 - Google Patents
半導体装置の検査方法Info
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- JPH03270044A JPH03270044A JP7096190A JP7096190A JPH03270044A JP H03270044 A JPH03270044 A JP H03270044A JP 7096190 A JP7096190 A JP 7096190A JP 7096190 A JP7096190 A JP 7096190A JP H03270044 A JPH03270044 A JP H03270044A
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- Japan
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- gate
- inspection
- gates
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の検査方法に関し、さらに詳しく
は半導体基板上に半導体装置（実デバイス）を製造する
際に、その製造工程でゲートに加わる静電ダメージによ
る信頼性の劣化（寿命の短縮化）を、ＴＤＤＢ特性の測
定をおこなうことなく判定する半導体装置の検査方法に
関する。
は半導体基板上に半導体装置（実デバイス）を製造する
際に、その製造工程でゲートに加わる静電ダメージによ
る信頼性の劣化（寿命の短縮化）を、ＴＤＤＢ特性の測
定をおこなうことなく判定する半導体装置の検査方法に
関する。
（ロ）従来の技術
半導体装置の製造工程において、チャージアップによる
ＭＯＳあるいはＭＮＯＳ構造を有するゲートの絶縁膜の
静電破壊がしばしば発生する。これを抑制する方法とし
て、電子線を照射してチャージアップを中和する方法か
とられている。
ＭＯＳあるいはＭＮＯＳ構造を有するゲートの絶縁膜の
静電破壊がしばしば発生する。これを抑制する方法とし
て、電子線を照射してチャージアップを中和する方法か
とられている。
従来、ゲートの絶縁膜の静電破壊あるいはゲートの静電
ダメージの測定は、ＬＳＩなどではゲートが微細になり
、かつその数が増大していることから、実デバイスにお
いておこなうことが困難になってきている。これに対し
て、近年ではこれらの測定：よ、ウェハに形成さセーる
実デバイスと同し工程てらって実デバイスを形成しＧい
別のウェハに形成されたゲートの耐圧あるいは信頼性を
測定しておこなわれる。
ダメージの測定は、ＬＳＩなどではゲートが微細になり
、かつその数が増大していることから、実デバイスにお
いておこなうことが困難になってきている。これに対し
て、近年ではこれらの測定：よ、ウェハに形成さセーる
実デバイスと同し工程てらって実デバイスを形成しＧい
別のウェハに形成されたゲートの耐圧あるいは信頼性を
測定しておこなわれる。
ゲートの耐圧は、ゲートに複数本の深針をあて、深針を
介して破壊に至る電圧を印加し、電流が流れた時点にお
ける電圧を測定することにより測定している。
介して破壊に至る電圧を印加し、電流が流れた時点にお
ける電圧を測定することにより測定している。
またゲートの信頼性は、上記同様にゲートの複数本の深
針をあて、瞬時には破壊に至らない電圧を印加し、破壊
に至るまでの時間を測定することにより測定している。
針をあて、瞬時には破壊に至らない電圧を印加し、破壊
に至るまでの時間を測定することにより測定している。
（ハ）発明が解決しようとする課題
しかしながら、上記の方法にあっては、実デバイスの製
造工程の、イオン注入やプラズマ処理などのいわゆる滞
電プロセスにおいて、実デバイスのゲートがどの程度静
電ダメージを受けているかは、ゲートの破壊の有無でし
か判断できず、破壊されていないゲートについてはどの
程度静電ダメージにより寿命が短縮されるのか不明であ
っｆ二。
造工程の、イオン注入やプラズマ処理などのいわゆる滞
電プロセスにおいて、実デバイスのゲートがどの程度静
電ダメージを受けているかは、ゲートの破壊の有無でし
か判断できず、破壊されていないゲートについてはどの
程度静電ダメージにより寿命が短縮されるのか不明であ
っｆ二。
まに上記の測定の制度を良くするために、統計処理をお
こなうべく、多数の測定対象を用いて測定をおこむう必
要があった。
こなうべく、多数の測定対象を用いて測定をおこむう必
要があった。
この発明は上記の事情を考慮してなされたもので、実デ
バイス内の静電破壊に至らないゲートの信頼性を、予め
作成されたゲート破壊検量線を用いて判定することがて
きろ半導体装置の検査方法を提ｆ共しようとするもので
ある。
バイス内の静電破壊に至らないゲートの信頼性を、予め
作成されたゲート破壊検量線を用いて判定することがて
きろ半導体装置の検査方法を提ｆ共しようとするもので
ある。
に）課題を解決するための手段及び作用この発明は、一
つの半導体基板上に実デバイスを形成すると共に、これ
と略同時にその半導体基板の実デバイスが形成されない
領域に、膜厚が大なる第１絶縁膜とそれより小さな膜厚
の第２絶縁膜か連続して形成されさらにそれらの絶縁膜
上に電極が積層されて構成される第１の検査用ゲート、
この第１の検査用ゲートにおける第１絶縁膜及び第２絶
縁膜の膜厚比率及び／又は面積比率が異なり、かつその
上に電極が積層されて構成される第２．３以上の複次の
検査用ゲートがそれぞれ設けられ、これら複次の検査用
ゲートを上記実デバイスの形成時におこなわれる帯電プ
ロセスと同一の条件に付すことて得られる検査用ゲート
の破壊状態と、予め作成された比較ゲートによるゲート
破壊検量線とを比較し、これによって実デバイスの損傷
状態を検出することを特徴とする半導体装置の検査方法
である。
つの半導体基板上に実デバイスを形成すると共に、これ
と略同時にその半導体基板の実デバイスが形成されない
領域に、膜厚が大なる第１絶縁膜とそれより小さな膜厚
の第２絶縁膜か連続して形成されさらにそれらの絶縁膜
上に電極が積層されて構成される第１の検査用ゲート、
この第１の検査用ゲートにおける第１絶縁膜及び第２絶
縁膜の膜厚比率及び／又は面積比率が異なり、かつその
上に電極が積層されて構成される第２．３以上の複次の
検査用ゲートがそれぞれ設けられ、これら複次の検査用
ゲートを上記実デバイスの形成時におこなわれる帯電プ
ロセスと同一の条件に付すことて得られる検査用ゲート
の破壊状態と、予め作成された比較ゲートによるゲート
破壊検量線とを比較し、これによって実デバイスの損傷
状態を検出することを特徴とする半導体装置の検査方法
である。
この発明においては、実デバイスが製造される半導体基
板上に形成された検査用ゲートの少なくとも１つを、実
デバイスの製造工程のうち滞電を伴う工程における処理
条件により静電破壊し、その静電破壊した検査用ゲート
の構造比率を予め作成されたゲート破壊検量線と比較す
る。そしてその検量線より、製造される実デバイス内の
ゲートの静電ダメージを判定する。しｒコがって実デバ
イスのゲートの耐圧及び信頼性の測定をおこなうことな
く、帯電プロセスにおいて実デバイスが受けた静電ダメ
ージによる信頼性の劣化（寿命の短縮化）の程度が確認
できる。
板上に形成された検査用ゲートの少なくとも１つを、実
デバイスの製造工程のうち滞電を伴う工程における処理
条件により静電破壊し、その静電破壊した検査用ゲート
の構造比率を予め作成されたゲート破壊検量線と比較す
る。そしてその検量線より、製造される実デバイス内の
ゲートの静電ダメージを判定する。しｒコがって実デバ
イスのゲートの耐圧及び信頼性の測定をおこなうことな
く、帯電プロセスにおいて実デバイスが受けた静電ダメ
ージによる信頼性の劣化（寿命の短縮化）の程度が確認
できる。
（ホ）実施例
以下この発明の実施例を図面にて詳述するが、この発明
は以下の実施例に限定されるものてはない。
は以下の実施例に限定されるものてはない。
第１図はこの発明における実施例の検査用ゲートの構造
を示す図である。
を示す図である。
同図において、ｌは半導体基板であるＳｉからなるウェ
ハで、検査用ゲート２０が形成される領域以外には、実
際の半導体装置すなわちＭ ＯＳあるいはＭ Ｎ ＯＳ
＋７１ ａのゲートを有する実デバイスが形成される
。
ハで、検査用ゲート２０が形成される領域以外には、実
際の半導体装置すなわちＭ ＯＳあるいはＭ Ｎ ＯＳ
＋７１ ａのゲートを有する実デバイスが形成される
。
検査用ゲート２は、ウェハｌに形成される膜厚の薄い第
１絶縁膜３と、これに連続して形成される膜厚か第１絶
縁膜３に比べて大なる第２絶縁膜４と、第１絶縁膜３及
び第２絶縁［４の上面に形成される電極５とで構成され
る。第１絶縁膜３は実デバイスにおけるゲート絶縁膜に
相当し、また第２絶縁膜４は実デバイスにおけるロコス
酸化膜に相当する。これらの絶縁＠３４は、実デバイス
における絶縁膜製造工程と略同時に形成されるものであ
る。
１絶縁膜３と、これに連続して形成される膜厚か第１絶
縁膜３に比べて大なる第２絶縁膜４と、第１絶縁膜３及
び第２絶縁［４の上面に形成される電極５とで構成され
る。第１絶縁膜３は実デバイスにおけるゲート絶縁膜に
相当し、また第２絶縁膜４は実デバイスにおけるロコス
酸化膜に相当する。これらの絶縁＠３４は、実デバイス
における絶縁膜製造工程と略同時に形成されるものであ
る。
すなわち、実デバイス製造時に、第１絶縁膜３と第２絶
縁膜４とに対応するレノストマスクを使用し、Ｓｔイオ
ンをウェハｌに注入する。この時注入エネルギやドーズ
量などの注入条件を変えてイオン注入をおこなうことに
より、ウェハ１中に形成されるダメージ層の厚みが変え
られる。この後実デバイスの製造工程における熱酸化工
程をおこなうことにより、膜厚の異なる第１絶縁膜３と
第２絶縁膜４とが形成される。
縁膜４とに対応するレノストマスクを使用し、Ｓｔイオ
ンをウェハｌに注入する。この時注入エネルギやドーズ
量などの注入条件を変えてイオン注入をおこなうことに
より、ウェハ１中に形成されるダメージ層の厚みが変え
られる。この後実デバイスの製造工程における熱酸化工
程をおこなうことにより、膜厚の異なる第１絶縁膜３と
第２絶縁膜４とが形成される。
それぞれの絶縁膜３．４の膜厚をｄｌ及びｄ、とすると
、検査用ゲート２はその構造により決定される構造比率
である膜厚比率Ｄｐ＝ｄｔ／ｄ、を変えて複数例えば１
０個形成される。膜厚比率Ｄｐは実デバイスのゲートに
おける膜厚比率を考慮して、１０〜１００００の値で適
宜設定される。
、検査用ゲート２はその構造により決定される構造比率
である膜厚比率Ｄｐ＝ｄｔ／ｄ、を変えて複数例えば１
０個形成される。膜厚比率Ｄｐは実デバイスのゲートに
おける膜厚比率を考慮して、１０〜１００００の値で適
宜設定される。
上記検査用ゲート２を形成したのち、それぞれの検査用
ゲート２に複数の深針を接触させ、少なくともそのうち
の１つが静電破壊される電圧すなわち実デバイスの製造
工程のうちの滞電を伴う工程における処理条件と同一条
件により設定される電圧を印加して、第１絶縁膜３を静
電破壊する。
ゲート２に複数の深針を接触させ、少なくともそのうち
の１つが静電破壊される電圧すなわち実デバイスの製造
工程のうちの滞電を伴う工程における処理条件と同一条
件により設定される電圧を印加して、第１絶縁膜３を静
電破壊する。
これは印加された電圧により第１絶縁膜３における電界
強度か高くなることにより発生する乙のである。これに
よって静電破壊された検査用ゲート２の構造比率を、第
２図に示す、予め作成しておいたゲート破壊検量線（以
下検量線と記す）Ｃｃと比較して、実デバイスにおける
ゲートの信頼性の劣化の程度をＴ Ｄ Ｄ Ｂ （Ｔｉ
ｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂ
ｒｅａｋｄｏｗｎ、経時静電破壊）により静電破壊に至
った時間とゲートの構造比率との相関関係をプロットし
て作成されている。ＴＤＤＢ特性は、比較ゲート（ｌ又
は複数）に瞬時には静電破壊にしない程度の一定電圧を
印加した際の、ゲートそれぞれの寿命に応じた破壊に至
る時間と印加した電圧との間の関係であり、この特性か
ら得られる時間を検量線Ｃｃの作成に用いるものである
。
強度か高くなることにより発生する乙のである。これに
よって静電破壊された検査用ゲート２の構造比率を、第
２図に示す、予め作成しておいたゲート破壊検量線（以
下検量線と記す）Ｃｃと比較して、実デバイスにおける
ゲートの信頼性の劣化の程度をＴ Ｄ Ｄ Ｂ （Ｔｉ
ｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂ
ｒｅａｋｄｏｗｎ、経時静電破壊）により静電破壊に至
った時間とゲートの構造比率との相関関係をプロットし
て作成されている。ＴＤＤＢ特性は、比較ゲート（ｌ又
は複数）に瞬時には静電破壊にしない程度の一定電圧を
印加した際の、ゲートそれぞれの寿命に応じた破壊に至
る時間と印加した電圧との間の関係であり、この特性か
ら得られる時間を検量線Ｃｃの作成に用いるものである
。
第２図において、検量線Ｃｃはこれを作成する際に比較
ゲートに印加する電圧を変えてプロットすることにより
複数本作成されている。同図において、ＴＤＤＢで破壊
に至る時間ｔがＯのものは、すてに永久に静電破壊され
た乙のであり、例えば検量線Ｃｃｌでは構造比率１００
０のゲートがこれに対応する。
ゲートに印加する電圧を変えてプロットすることにより
複数本作成されている。同図において、ＴＤＤＢで破壊
に至る時間ｔがＯのものは、すてに永久に静電破壊され
た乙のであり、例えば検量線Ｃｃｌでは構造比率１００
０のゲートがこれに対応する。
したがって検量線Ｃｃｌを用いると、的えば破壊された
検査用ゲート２の膜厚比率ｏｐが１０００の場合、構造
比率１００の実デバイスのゲートては、その製造工程に
おける滞電を伴う工程によりゲートが受けた静電ダメー
ジにより、ＴＤＤＢで破壊に至る時間ｔが時間ｔａにな
ったことか判る。つまり、検査用ゲート２の膜厚比率Ｄ
ｐより構造比率の小さい実デバイスのゲートの信頼性の
劣化の程度が判定される。
検査用ゲート２の膜厚比率ｏｐが１０００の場合、構造
比率１００の実デバイスのゲートては、その製造工程に
おける滞電を伴う工程によりゲートが受けた静電ダメー
ジにより、ＴＤＤＢで破壊に至る時間ｔが時間ｔａにな
ったことか判る。つまり、検査用ゲート２の膜厚比率Ｄ
ｐより構造比率の小さい実デバイスのゲートの信頼性の
劣化の程度が判定される。
第３図は検査用ゲートのそれぞれの絶縁膜の面積比率を
変えた場合を示す図である。
変えた場合を示す図である。
面積比率の異なる絶縁膜は実デバイスの製産時にレジス
トパターンの開口面積を相違させておくことで形成する
。
トパターンの開口面積を相違させておくことで形成する
。
第３図において、検査用ゲート２１，２２．２３は、そ
れぞれ第１絶縁膜３１．３２．３３の面積’ ｌｌ＋
１１２＋ １１３か第２絶縁膜４１．４２．４３の面積
ａｙｅ、 ａｔｔ＋ ａ＊３より小さい構造を有するし
のである。この場合、第１絶縁膜３＋、３２゜３ ：４
’）’Ｉ’Ｑ ”ス：１それぞメを同してあり、まＩ
こ第３絶縁膜１１．〆１２．＝１３の膜厚しそれぞれ同
しである。
れぞれ第１絶縁膜３１．３２．３３の面積’ ｌｌ＋
１１２＋ １１３か第２絶縁膜４１．４２．４３の面積
ａｙｅ、 ａｔｔ＋ ａ＊３より小さい構造を有するし
のである。この場合、第１絶縁膜３＋、３２゜３ ：４
’）’Ｉ’Ｑ ”ス：１それぞメを同してあり、まＩ
こ第３絶縁膜１１．〆１２．＝１３の膜厚しそれぞれ同
しである。
そして第１地縁１３＋、３２．３３の膜厚は第２沿縁＋
１ｑ・１１．４２．４３の膜厚よりら薄い。
１ｑ・１１．４２．４３の膜厚よりら薄い。
このように面積比率Ａ Ｉ） ｌ”’ ａ ？ｌ／ ａ
ｌｌ＋ Ａ ｐｔａ ２２／ ａ １２．
、へ ｌ）３”’ ａ 、ｚ／ ａ ＋３を変
え ｆ二検査用ケート２＋、２２．２３を用い、上記同
様子め作成しｆ−検量線により、これより構造比率の小
さい実デバイスのケートの信頼性の劣化の程度を判定す
る。
ｌｌ＋ Ａ ｐｔａ ２２／ ａ １２．
、へ ｌ）３”’ ａ 、ｚ／ ａ ＋３を変
え ｆ二検査用ケート２＋、２２．２３を用い、上記同
様子め作成しｆ−検量線により、これより構造比率の小
さい実デバイスのケートの信頼性の劣化の程度を判定す
る。
ムお、検査用ケートは、それぞれの絶縁膜の膜厚の面積
とを共に変更して複次個形成するしのて必って乙よい。
とを共に変更して複次個形成するしのて必って乙よい。
また、検査用ゲートのそれぞれの絶縁膜の嘆厚ま、エツ
チング処理により変えるしのであってしよい。すなわち
、実デバイスの熱酸化膜形成工程にわいて、それぞ犯の
絶縁膜の基本となる為酸化膜を形成する。次にその熱酸
化膜にレノストマスクを積層したのち、ＨＦにより熱酸
化膜をエッチングする。このときエツチング処理時間を
変えることにより、エツチング後の熱酸化膜の膜厚をコ
ントロールする。
チング処理により変えるしのであってしよい。すなわち
、実デバイスの熱酸化膜形成工程にわいて、それぞ犯の
絶縁膜の基本となる為酸化膜を形成する。次にその熱酸
化膜にレノストマスクを積層したのち、ＨＦにより熱酸
化膜をエッチングする。このときエツチング処理時間を
変えることにより、エツチング後の熱酸化膜の膜厚をコ
ントロールする。
（へ）発明の効果
この発明によれば、半導体基板上に実デバイスと略同時
に少なくとも膜厚及び／又は面積比率の異なる２種の絶
縁膜を有する検査用ゲートを、その比率を変えて複数個
形成し、予め作成した検量線を破壊された検査用ゲート
の構造比率と比較することより、製造工程を経た実デバ
イスにおけるゲート信頼性（寿命）の劣化の程度を容易
に判定することができる。すなわち実際の実デバイスの
ゲートにより信頼性の測定をおこなうことなく、実デバ
イスのゲートの信頼性を評価できる。
に少なくとも膜厚及び／又は面積比率の異なる２種の絶
縁膜を有する検査用ゲートを、その比率を変えて複数個
形成し、予め作成した検量線を破壊された検査用ゲート
の構造比率と比較することより、製造工程を経た実デバ
イスにおけるゲート信頼性（寿命）の劣化の程度を容易
に判定することができる。すなわち実際の実デバイスの
ゲートにより信頼性の測定をおこなうことなく、実デバ
イスのゲートの信頼性を評価できる。
第１図はこの発明の実施例における検査用ゲートの構造
を示す要部縦断面図、第２図は実施例における検量線を
示すグラフ、第３図は検査用ゲートの構成を示す要部平
面図である。 ・・・・ウェハ ２・ ３・・・・・第１絶縁膜、 ・・・・電極、Ｃｃ・ ・・検査用ゲート、 ４・・・・・・第２絶縁膜、 ・検量線。 ４１ 記３図 ２ Ｚ
を示す要部縦断面図、第２図は実施例における検量線を
示すグラフ、第３図は検査用ゲートの構成を示す要部平
面図である。 ・・・・ウェハ ２・ ３・・・・・第１絶縁膜、 ・・・・電極、Ｃｃ・ ・・検査用ゲート、 ４・・・・・・第２絶縁膜、 ・検量線。 ４１ 記３図 ２ Ｚ
Claims (1)
- １、一つの半導体基板上に実デバイスを形成すると共に
、これと略同時にその半導体基板の実デバイスが形成さ
れない領域に、膜厚が大なる第１絶縁膜とそれより小さ
な膜厚の第２絶縁膜が連続して形成されさらにそれらの
絶縁膜上に電極が積層されて構成される第１の検査用ゲ
ート、この第１の検査用ゲートにおける第１絶縁膜及び
第２絶縁膜の膜厚比率及び／又は面積比率が異なり、か
つその上に電極が積層されて構成される第２、３以上の
複次の検査用ゲートがそれぞれ設けられ、これら複次の
検査用ゲートを上記実デバイスの形成時におこなわれる
帯電プロセスと同一の条件に付すことで得られる検査用
ゲートの破壊状態と、予め作成された比較ゲートによる
ゲート破壊検量線とを比較し、これによって実デバイス
の損傷状態を検出することを特徴とする半導体装置の検
査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096190A JPH03270044A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096190A JPH03270044A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270044A true JPH03270044A (ja) | 1991-12-02 |
Family
ID=13446623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096190A Pending JPH03270044A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270044A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104633A (ja) * | 1984-10-29 | 1986-05-22 | Nippon Denso Co Ltd | 半導体表面の帯電電荷量測定方法 |
-
1990
- 1990-03-19 JP JP7096190A patent/JPH03270044A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104633A (ja) * | 1984-10-29 | 1986-05-22 | Nippon Denso Co Ltd | 半導体表面の帯電電荷量測定方法 |
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