JPH03270067A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH03270067A JPH03270067A JP2069142A JP6914290A JPH03270067A JP H03270067 A JPH03270067 A JP H03270067A JP 2069142 A JP2069142 A JP 2069142A JP 6914290 A JP6914290 A JP 6914290A JP H03270067 A JPH03270067 A JP H03270067A
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- JP
- Japan
- Prior art keywords
- power supply
- pads
- supply pads
- internal circuit
- chip
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
多電源方式を採用する半導体集積装置に関し、諸雑音対
策を図りつつ静電破壊を回避することを目的とし、 チップ上に形成した複数の内部回路ごとの専用電源パッ
トを有する半導体集積装置において、前記電源パット同
士を接続する抵抗素子を備えたこ〔産業上の利用分野〕 本発明は、半導体集積装置、特に、多電源方式を採用す
る半導体集積装置に関する。
策を図りつつ静電破壊を回避することを目的とし、 チップ上に形成した複数の内部回路ごとの専用電源パッ
トを有する半導体集積装置において、前記電源パット同
士を接続する抵抗素子を備えたこ〔産業上の利用分野〕 本発明は、半導体集積装置、特に、多電源方式を採用す
る半導体集積装置に関する。
近年、半導体集積装置はその動作速度を一段と向上する
傾向にあるが、これに伴って入出力信号に対する諸雑音
対策、例えば同時スイッチング雑音やリンギング雑音あ
るいはグリッジ雑音などの対策が以前にも増して重要に
なってきた。
傾向にあるが、これに伴って入出力信号に対する諸雑音
対策、例えば同時スイッチング雑音やリンギング雑音あ
るいはグリッジ雑音などの対策が以前にも増して重要に
なってきた。
例えば、同時スイッチング雑音（グランドバウンスとも
よばれる）は、複数の出力回路が同時に動作したときに
基準電位が変動（電源電位の下降あるいは接地電位の上
昇）することにより発生する雑音で、電位変動が次段の
閾（しきい）値を越えた場合に誤動作の原因となる。
よばれる）は、複数の出力回路が同時に動作したときに
基準電位が変動（電源電位の下降あるいは接地電位の上
昇）することにより発生する雑音で、電位変動が次段の
閾（しきい）値を越えた場合に誤動作の原因となる。
ここで、電位の変動量はパンケージのリードやボンディ
ングワイヤのインダクタンス、これらの抵抗計および電
流変化の速度（ｄｉ／ｄｔ）によって決まる。このため
、半導体集積装置の動作速度が高いほどｄｉ／ｄｔが大
きくなるから、次段の闇値を越えるような大きなスイッ
チング雑音が発生する度合いが高くなり、動作上の不都
合を生ずる。
ングワイヤのインダクタンス、これらの抵抗計および電
流変化の速度（ｄｉ／ｄｔ）によって決まる。このため
、半導体集積装置の動作速度が高いほどｄｉ／ｄｔが大
きくなるから、次段の闇値を越えるような大きなスイッ
チング雑音が発生する度合いが高くなり、動作上の不都
合を生ずる。
かかる諸雑音対策のひとつとして多電源方式が知られて
いる。この方式は、チップ上に形成した各内部回路ごと
に専用の電源端子／接地端子を設けるもので、電源電流
／接地電流を内部回路ごとに複数の流路で流すことによ
り、ボンディングワイヤやリードのインダクタンスおよ
び抵抗骨によって生じる雑音の大きさを微小に抑えるよ
うにしたものである。
いる。この方式は、チップ上に形成した各内部回路ごと
に専用の電源端子／接地端子を設けるもので、電源電流
／接地電流を内部回路ごとに複数の流路で流すことによ
り、ボンディングワイヤやリードのインダクタンスおよ
び抵抗骨によって生じる雑音の大きさを微小に抑えるよ
うにしたものである。
〔発明が解決しようとする課題］
しかしながら、かかる従来のものにあっては、各内部回
路ごとの電源端子／接地端子が相互に絶縁されていたた
め、チップ（あるいはパンケージ）を素手でされった場
合等に内部回路が静電破壊されるといった問題点があっ
た。
路ごとの電源端子／接地端子が相互に絶縁されていたた
め、チップ（あるいはパンケージ）を素手でされった場
合等に内部回路が静電破壊されるといった問題点があっ
た。
すなわち、第７図において、例えばパンケージの電源端
子（あるいは接地端子）Ａをグランドに接続した状態で
他の電源端子（あるいは接地端子）Ｂを素手でされると
、両端子Ａ−Ｂの間が絶縁状態なので放電電流ｉは端子
Ｂから内部回路Ｃａ、ｃｂを通って端子Ａからグランド
へと流れ、この結果、内部回路Ｃａ、、Ｃｂが放電電流
ｉによって破壊されてしまう。
子（あるいは接地端子）Ａをグランドに接続した状態で
他の電源端子（あるいは接地端子）Ｂを素手でされると
、両端子Ａ−Ｂの間が絶縁状態なので放電電流ｉは端子
Ｂから内部回路Ｃａ、ｃｂを通って端子Ａからグランド
へと流れ、この結果、内部回路Ｃａ、、Ｃｂが放電電流
ｉによって破壊されてしまう。
本発明は、このような問題点に鑑みてなされたもので、
諸雑音対策を図りつつ静電破壊を回避することを目的と
している。
諸雑音対策を図りつつ静電破壊を回避することを目的と
している。
第１図は本発明の原理構成図である。この図において、
ｌＯはチップ、１１ａ−１１ｎはチップ上に形成した複
数の内部回路、１２ａ〜１２ｎは該複数の内部回路１１
ａ−１ｉｎごとの専用電源パット（接地パント）であり
、抵抗素子１３ａ〜１３ｍによってこれらの専用電源パ
ット１２３〜１２ｎ同士を接続して構成する。
ｌＯはチップ、１１ａ−１１ｎはチップ上に形成した複
数の内部回路、１２ａ〜１２ｎは該複数の内部回路１１
ａ−１ｉｎごとの専用電源パット（接地パント）であり
、抵抗素子１３ａ〜１３ｍによってこれらの専用電源パ
ット１２３〜１２ｎ同士を接続して構成する。
ここで、上記チップの意味にはパンケージも含まれる。
パッケージと解釈した場合には上記の電源パッドを電源
端子（接地端子）と読み替える。
端子（接地端子）と読み替える。
すなわち、各抵抗素子１３ａ〜１３ｍによって複数の内
部回路１１８〜ｌｌｎごとの電源端子同士を接続する。
部回路１１８〜ｌｌｎごとの電源端子同士を接続する。
本発明では、例えばひとつの電源パットから他の電源パ
ットへと流れる静電気が、主にこれらの電源パット間を
接続する抵抗素子を介して流される。したがって、内部
回路へと向かう電流が少なくなり、その結果、内部回路
の静電破壊が回避される。
ットへと流れる静電気が、主にこれらの電源パット間を
接続する抵抗素子を介して流される。したがって、内部
回路へと向かう電流が少なくなり、その結果、内部回路
の静電破壊が回避される。
また、当該チップを機器等に組み込んで使用する際には
電源パットと外部電源との間が低インピーダンスで接続
されるから、複数の内部回路ごとの電源電流は各電源パ
ットと外部電源との間で支障なく流され、諸雑音対策上
の不都合は生しない。
電源パットと外部電源との間が低インピーダンスで接続
されるから、複数の内部回路ごとの電源電流は各電源パ
ットと外部電源との間で支障なく流され、諸雑音対策上
の不都合は生しない。
以下、本発明を図面に基づいて説明する。
第２〜６図は本発明に係る半導体集積装置の一実施例を
示す図である。
示す図である。
まず、本実施例の概念構成を説明すると、第２図におい
て、２０はＩ Ｃ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕ
ｉｔ）のパッケージであり、パッケージ２０には二つの
電源端子２１．２２および二つの接地端子２３．２４が
設けられると共に、チップ２５を搭載している。チップ
２５上には図示を略しているが複数の内部回路が形成さ
れ、さらに各内部回路ごとの電源パット２６．２７およ
び接地バソＩ・２８．２９が形成されている。なお、３
０〜３３は入出力信号端子、３４〜３７は入出力信号パ
ット、３８〜４５はボンディングワイヤである。
て、２０はＩ Ｃ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕ
ｉｔ）のパッケージであり、パッケージ２０には二つの
電源端子２１．２２および二つの接地端子２３．２４が
設けられると共に、チップ２５を搭載している。チップ
２５上には図示を略しているが複数の内部回路が形成さ
れ、さらに各内部回路ごとの電源パット２６．２７およ
び接地バソＩ・２８．２９が形成されている。なお、３
０〜３３は入出力信号端子、３４〜３７は入出力信号パ
ット、３８〜４５はボンディングワイヤである。
ここでは、電源パント２ε、２７同士および接地パット
２８．２９同士をそれぞれ抵抗素子４６．４７で接続す
る。第３図に抵抗素子４６．４７の好ましい例を示す。
２８．２９同士をそれぞれ抵抗素子４６．４７で接続す
る。第３図に抵抗素子４６．４７の好ましい例を示す。
この図において、Ｐ、、Ｐ！は電源パント２６および２
７（あるいは接地パット２８および２９）であり、ｐ、
、ｐ、の各々からアルミ配線り、、Ｌｔを延長し、例え
ばポリシリコン（Ｐｏｌｙ−Ｓｉ ）や不純物拡散によ
って形成した抵抗素子４６（あるいは４７）に接続する
。このように形成した抵抗素子４６゜４７は所定の抵抗
値Ｒを有すると共に、基板（図示路）との間に浮遊容１
ｃを生ずる。第２図中のＣ４いＣ４？はこの浮遊容量Ｃ
を表している。
７（あるいは接地パット２８および２９）であり、ｐ、
、ｐ、の各々からアルミ配線り、、Ｌｔを延長し、例え
ばポリシリコン（Ｐｏｌｙ−Ｓｉ ）や不純物拡散によ
って形成した抵抗素子４６（あるいは４７）に接続する
。このように形成した抵抗素子４６゜４７は所定の抵抗
値Ｒを有すると共に、基板（図示路）との間に浮遊容１
ｃを生ずる。第２図中のＣ４いＣ４？はこの浮遊容量Ｃ
を表している。
以上の構成において、例えば一方の電源端子２１をグラ
ンドに接続したままで他方の電源端子２２に手を触れる
と、人体に蓄積された静電気によって他方の電源端子２
２（電源パット２７）から一方の電源端子２１ （電源
バント２６）へと放電電流が流れるが、本実施例ではこ
れらの電源端子２１．２２間（電源パット２６．２７間
）を抵抗素子４６によって接続したので、放電電流は主
として抵抗素子４６を通して流れる結果、電源パット２
６．２７に接続する図示しない内部回路への電流を少な
くでき、内部回路の静電破壊を回避できる。
ンドに接続したままで他方の電源端子２２に手を触れる
と、人体に蓄積された静電気によって他方の電源端子２
２（電源パット２７）から一方の電源端子２１ （電源
バント２６）へと放電電流が流れるが、本実施例ではこ
れらの電源端子２１．２２間（電源パット２６．２７間
）を抵抗素子４６によって接続したので、放電電流は主
として抵抗素子４６を通して流れる結果、電源パット２
６．２７に接続する図示しない内部回路への電流を少な
くでき、内部回路の静電破壊を回避できる。
また、パンケージ２０を機器に組み込むと電ａ端子２１
２２と外部電源との間が低インピーダンスで接続される
から、抵抗素子４６の影響を受けることなく各内部回路
ごとに電源電流を供給でき、同時スイッチング雑音など
の諸雑音対策を支障なく行うことができる。加えて、抵
抗素子４６．４７の浮遊容Ｉ Ｃ４ｂ、Ｃ４’ｌがバイ
パスコンデンサとして作用するので諸雑音を一層抑制で
きる特有の効果がある。
２２と外部電源との間が低インピーダンスで接続される
から、抵抗素子４６の影響を受けることなく各内部回路
ごとに電源電流を供給でき、同時スイッチング雑音など
の諸雑音対策を支障なく行うことができる。加えて、抵
抗素子４６．４７の浮遊容Ｉ Ｃ４ｂ、Ｃ４’ｌがバイ
パスコンデンサとして作用するので諸雑音を一層抑制で
きる特有の効果がある。
言うまでもないが、抵抗素子４６．４７の抵抗値Ｒは種
々の条件を勘案して最適な値にする必要がある。例えば
、（１）パッケージ２０を機器に組み込んだ場合の電源
インピーダンスよりも充分に高いこと、（２）チップ２
５上に形成した内部回路のインピーダンスよりも充分に
低いこと、などの諸条件を勘案すると、本実施例のもの
では数にΩ（−例としてＲ＝ＩＫΩ程度）に設定すると
好ましい。
々の条件を勘案して最適な値にする必要がある。例えば
、（１）パッケージ２０を機器に組み込んだ場合の電源
インピーダンスよりも充分に高いこと、（２）チップ２
５上に形成した内部回路のインピーダンスよりも充分に
低いこと、などの諸条件を勘案すると、本実施例のもの
では数にΩ（−例としてＲ＝ＩＫΩ程度）に設定すると
好ましい。
勿論、ＩＣの種類や用途などによっては他の値が通して
いる場合もある。シミュレーションや実験等の結果から
最適値を設定するのが望ましい。
いる場合もある。シミュレーションや実験等の結果から
最適値を設定するのが望ましい。
第４図は本実施例の詳細構成図である９この図において
、５０はチップであり、チップ５０上には、ひとつ内部
ロジック回路５１．８つの入力回路５２〜５９（第５図
（ａ）参照）、ふたつの出力回路６０．６１（第５図（
ｂ）参照）、３つの入出力回路６２〜６４（第５図（ｃ
）参照）、ひとつの電源パット６５．６つの接地パット
６６〜７１および５つの抵抗素子７２〜７６が形成され
ている。なお、７７〜８１はインバータゲートを表す。
、５０はチップであり、チップ５０上には、ひとつ内部
ロジック回路５１．８つの入力回路５２〜５９（第５図
（ａ）参照）、ふたつの出力回路６０．６１（第５図（
ｂ）参照）、３つの入出力回路６２〜６４（第５図（ｃ
）参照）、ひとつの電源パット６５．６つの接地パット
６６〜７１および５つの抵抗素子７２〜７６が形成され
ている。なお、７７〜８１はインバータゲートを表す。
第６図は第４図の要部を示す図で、入出力回路６２〜６
４、電源パット６５および接地パット６６〜６９を含む
構成図である。
４、電源パット６５および接地パット６６〜６９を含む
構成図である。
すなわち、これらの図では、チップ５０上に形成した入
出力回路６２〜６４（および出力回路６０．６１）を複
数の内部回路とし、これらの内部回路ごとに専用の接地
パット６６〜６８．７０．７１を設けると共に、ひとつ
の接地パフトロ９を共通のパットＧｃｏｍｏとして使用
し、この共通バントＧｃｏｌｌｏと他の接地バント （
６６，６７，６８，７０および７１〉 との間をそれぞ
れ抵抗素子７２〜７６で接続している。
出力回路６２〜６４（および出力回路６０．６１）を複
数の内部回路とし、これらの内部回路ごとに専用の接地
パット６６〜６８．７０．７１を設けると共に、ひとつ
の接地パフトロ９を共通のパットＧｃｏｍｏとして使用
し、この共通バントＧｃｏｌｌｏと他の接地バント （
６６，６７，６８，７０および７１〉 との間をそれぞ
れ抵抗素子７２〜７６で接続している。
このようにすると、抵抗素子の数や配線の数を少なくで
き、電Ｂ端子の数が多い場合に有利とすることができる
。
き、電Ｂ端子の数が多い場合に有利とすることができる
。
勿論、抵抗や配線の設置スペースに余裕がある場合には
対象となる全ての電源パットを交点として、マトリクス
状に抵抗素子を接続してもよく、むしろ静電破壊を回避
する面からはこの方式の採用が望ましい。なお、第４．
６図では説明の便宜上、接地パ・ノドへの適用例だけを
示したが、電源パットを複数有する場合には電源パ・ノ
ド同士も抵抗素子で接続することは言うまでもない。
対象となる全ての電源パットを交点として、マトリクス
状に抵抗素子を接続してもよく、むしろ静電破壊を回避
する面からはこの方式の採用が望ましい。なお、第４．
６図では説明の便宜上、接地パ・ノドへの適用例だけを
示したが、電源パットを複数有する場合には電源パ・ノ
ド同士も抵抗素子で接続することは言うまでもない。
［発明の効果］
本発明によれば、複数の電源パット同士を抵抗素子で接
続したので、この抵抗素子を通して静電気を流すことが
できる。したがって、諸雑音対策を図りつつ内部回路の
静電破壊を回避することができる。
続したので、この抵抗素子を通して静電気を流すことが
できる。したがって、諸雑音対策を図りつつ内部回路の
静電破壊を回避することができる。
第１図は本発明の原理構成図、
第２〜６図は本発明に係る半導体集積装置の一実施例を
示す図であり、 第２図はその概念構成図、 第３図はその抵抗素子の構成図、 第４図はその詳細構成図、 第５図（ａ）（ｂ）（ｃ）はその入力回路、出力回路お
よび入出力回路のそれぞれの構成図、第６図は第４図の
要部構成図である。 第７図は従来例の静電破壊を説明する図である。 ７２〜７６・・・・・・抵抗素子。 １０・・・・・・チップ、 １１ａ〜ｌｌｎ・・・・・・複数の内部回路、１２ａ〜
１２ｎ・・・・・・電源パット、１３２〜１３ｍ・・・
・・・抵抗素子、２５・・・・・・チップ、 ２６．２７・・・・−・電源パット、 ２８．２９・・・・・・接地パット（電源パット）、４
６．４７・・・・・・抵抗素子、 ５０・・・・・・チップ、 ６０〜６１・・・・・・出力回路（複数の内部回路）、
６２〜６４・・・・・・入出力回路（複数の内部回路）
６６〜７１・・・・・・接地パット（電源パット）、１
０ 本発明の原理構成図 第１図 第 ５ 図 決謬小交寿 パッケージ 従来例の静電破壊を説明する図 第 図
示す図であり、 第２図はその概念構成図、 第３図はその抵抗素子の構成図、 第４図はその詳細構成図、 第５図（ａ）（ｂ）（ｃ）はその入力回路、出力回路お
よび入出力回路のそれぞれの構成図、第６図は第４図の
要部構成図である。 第７図は従来例の静電破壊を説明する図である。 ７２〜７６・・・・・・抵抗素子。 １０・・・・・・チップ、 １１ａ〜ｌｌｎ・・・・・・複数の内部回路、１２ａ〜
１２ｎ・・・・・・電源パット、１３２〜１３ｍ・・・
・・・抵抗素子、２５・・・・・・チップ、 ２６．２７・・・・−・電源パット、 ２８．２９・・・・・・接地パット（電源パット）、４
６．４７・・・・・・抵抗素子、 ５０・・・・・・チップ、 ６０〜６１・・・・・・出力回路（複数の内部回路）、
６２〜６４・・・・・・入出力回路（複数の内部回路）
６６〜７１・・・・・・接地パット（電源パット）、１
０ 本発明の原理構成図 第１図 第 ５ 図 決謬小交寿 パッケージ 従来例の静電破壊を説明する図 第 図
Claims (1)
- チップ上に形成した複数の内部回路ごとの専用電源パ
ットを有する半導体集積装置において、前記電源パット
同士を接続する抵抗素子を備えたことを特徴とする半導
体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069142A JPH03270067A (ja) | 1990-03-19 | 1990-03-19 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069142A JPH03270067A (ja) | 1990-03-19 | 1990-03-19 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270067A true JPH03270067A (ja) | 1991-12-02 |
Family
ID=13394103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2069142A Pending JPH03270067A (ja) | 1990-03-19 | 1990-03-19 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283673A (ja) * | 2008-05-22 | 2009-12-03 | Elpida Memory Inc | 半導体装置 |
-
1990
- 1990-03-19 JP JP2069142A patent/JPH03270067A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283673A (ja) * | 2008-05-22 | 2009-12-03 | Elpida Memory Inc | 半導体装置 |
| US8901781B2 (en) | 2008-05-22 | 2014-12-02 | Ps4 Luxco S.A.R.L. | Prevention of the propagation of power supply noise from one output circuit to another in a semiconductor device |
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