JPH03271931A - 多入力加算回路 - Google Patents
多入力加算回路Info
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- JPH03271931A JPH03271931A JP7238290A JP7238290A JPH03271931A JP H03271931 A JPH03271931 A JP H03271931A JP 7238290 A JP7238290 A JP 7238290A JP 7238290 A JP7238290 A JP 7238290A JP H03271931 A JPH03271931 A JP H03271931A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
特に、ディジタル並列乗算器の部分積加算に適用する多
入力加算回路に関し、 高速性とレイアウト容易性とを両立することを目的とし
、 複数の加算段を、１ビット全加算器、４入力ワレストリ
ー回路および６入力ワレストリー回路で構成する。
入力加算回路に関し、 高速性とレイアウト容易性とを両立することを目的とし
、 複数の加算段を、１ビット全加算器、４入力ワレストリ
ー回路および６入力ワレストリー回路で構成する。
本発明は、多入力加・算回路、特に、ディジタル並列乗
算器の部分積加算に適用する多入力加算回路に関する。
算器の部分積加算に適用する多入力加算回路に関する。
一般に、８×８ビットあるいはそれ以上の実用的乗算規
模を有する並列乗算器では、桁上げ保存方式（以下、Ｃ
５Ａ方式）やワレストリ一方式が採用される。
模を有する並列乗算器では、桁上げ保存方式（以下、Ｃ
５Ａ方式）やワレストリ一方式が採用される。
Ｃ３Ａ方式は、桁上げ信号を一桁上位の加算器に入力し
て１ビットずつ処理するもので、手計算に近く、乗算速
度の点で難点があるものの、レイアウト容易性に優れた
特長がある。一方、ワレストリ一方式は、３ビット分の
入力信号をひとつの加算器（全加算器）に入力し、その
和信号を当該桁の次段の全加算器に入力するとともに、
その桁上げ出力を１桁上位にある次段の全加算器に入力
して足し込むもので、乗算速度が速い長所を有する反面
、回路に規則性がなく、設計しずらい欠点がある。
て１ビットずつ処理するもので、手計算に近く、乗算速
度の点で難点があるものの、レイアウト容易性に優れた
特長がある。一方、ワレストリ一方式は、３ビット分の
入力信号をひとつの加算器（全加算器）に入力し、その
和信号を当該桁の次段の全加算器に入力するとともに、
その桁上げ出力を１桁上位にある次段の全加算器に入力
して足し込むもので、乗算速度が速い長所を有する反面
、回路に規則性がなく、設計しずらい欠点がある。
第１３図は従来の変形１３ｏｏｔｈアルゴリズムに基づ
く乗算器（Ｃ３Ａ方式）の−例を示す図である。この例
では、部分積生成部（イ）で生成した全ての部分積（Ｐ
ｐｏ〜ＰＰ、）を加算部（ロ）で−括して加算する。
く乗算器（Ｃ３Ａ方式）の−例を示す図である。この例
では、部分積生成部（イ）で生成した全ての部分積（Ｐ
ｐｏ〜ＰＰ、）を加算部（ロ）で−括して加算する。
部分積生成部（イ）は、０、±Ｘ、±２Ｘを生成するブ
ロック（ＰＰｉ生成器）と、これらのうちのひとつを部
分積として選択する信号を発生するブロック（Ｙデコー
ダ）とから成り、加算部（ロ）は、加算器のアレー構成
から成っている。
ロック（ＰＰｉ生成器）と、これらのうちのひとつを部
分積として選択する信号を発生するブロック（Ｙデコー
ダ）とから成り、加算部（ロ）は、加算器のアレー構成
から成っている。
この構成によれば、部分積生成部（イ）と加算部（ロ）
とを分離して設計でき、さらに、機能ブロック別に細分
して設計できる点で好ましいものの、乗算ビット数の増
大に伴うブロック間配線数の増大問題に対処できない不
具合がある。
とを分離して設計でき、さらに、機能ブロック別に細分
して設計できる点で好ましいものの、乗算ビット数の増
大に伴うブロック間配線数の増大問題に対処できない不
具合がある。
かかる点を踏まえ、特開昭５５〜１０５７３２号公報に
は、部分積生成器の１ビット分と全加算器１個を結合し
て基本セルとし、この基本セルとＹデコーダを用いるよ
うにした技術が開示されている。第１４図はその構成図
で、８×８ビット乗算器を示している。２０〜６７は基
本セル、６８〜７１はＹデコーダであり、１段目のＹデ
コーダ６８と基本セル２０〜２８で部分積ＰＰ、を生成
し、２段目のＹデコーダ６９と基本セル３５〜４３で部
分積ＰＰ、を生成するとともに、部分積Ｐ Ｐ ｏを加
算する。また、３段目のＹデコーダ７０と基本セル４８
〜５６で部分積Ｐ Ｐ ｔの生成およびＰＰｚと（ｐｐ
ｏ ＋ＰＰＩ ）の加算を行い、同様に、４段目のＹデ
コーダ７１と基本セル５９〜６７で部分積ＰＰ、の生成
および（Ｐｐｏ ＋ＰＰＩ ＋ｐｐｚ ）の加算を行う
。第１５図は第１４図の１つの基本セルのブロック図で
ある。
は、部分積生成器の１ビット分と全加算器１個を結合し
て基本セルとし、この基本セルとＹデコーダを用いるよ
うにした技術が開示されている。第１４図はその構成図
で、８×８ビット乗算器を示している。２０〜６７は基
本セル、６８〜７１はＹデコーダであり、１段目のＹデ
コーダ６８と基本セル２０〜２８で部分積ＰＰ、を生成
し、２段目のＹデコーダ６９と基本セル３５〜４３で部
分積ＰＰ、を生成するとともに、部分積Ｐ Ｐ ｏを加
算する。また、３段目のＹデコーダ７０と基本セル４８
〜５６で部分積Ｐ Ｐ ｔの生成およびＰＰｚと（ｐｐ
ｏ ＋ＰＰＩ ）の加算を行い、同様に、４段目のＹデ
コーダ７１と基本セル５９〜６７で部分積ＰＰ、の生成
および（Ｐｐｏ ＋ＰＰＩ ＋ｐｐｚ ）の加算を行う
。第１５図は第１４図の１つの基本セルのブロック図で
ある。
この従来技術によると、基本セルおよびＹデコーダの２
種類のセルだけで、変形Ｂｏｏｔｈアルゴリズムに基づ
く乗算器を実現できるとともに、セル間配線に相当の規
則性を持たせることができる。したがって、配線の繰り
返し単位をセルに含めれば、セルのレイアウトだけでセ
ル配置とセル間配線を同時に実現でき、設計容易性が向
上する。
種類のセルだけで、変形Ｂｏｏｔｈアルゴリズムに基づ
く乗算器を実現できるとともに、セル間配線に相当の規
則性を持たせることができる。したがって、配線の繰り
返し単位をセルに含めれば、セルのレイアウトだけでセ
ル配置とセル間配線を同時に実現でき、設計容易性が向
上する。
第１６図は上記公報記載の他の開示例で、基本セル１０
４〜１３９の接続をキャリーセーブ接続にして高速化を
図り、さらに、一部のセルにインバータを付加すること
により、符号伝播用のセルを不要にしてコンパクト化を
実現している。なお、第１７図に第１６図の基本セルの
１つのブロックを示す。
４〜１３９の接続をキャリーセーブ接続にして高速化を
図り、さらに、一部のセルにインバータを付加すること
により、符号伝播用のセルを不要にしてコンパクト化を
実現している。なお、第１７図に第１６図の基本セルの
１つのブロックを示す。
また、第１８図は第１４図および第１６図に共通の基本
セルの構成図、第１９図は第１４図および第１６図に共
通のＹデコーダの構成図である。
セルの構成図、第１９図は第１４図および第１６図に共
通のＹデコーダの構成図である。
しかしながら、上記公報記載の前者の開示例（第１４図
の構成例）にあっては、リップルキャリ一方式（５９−
６７の接続方式）を用いているため、積出力信号が確定
するまでに多大な時間を要する欠点がある。また、後者
の開示例（第１６図の構成例）にあっては、桁上げ選択
加算器（Ｃａｒｒｙ ５ｅｌｅｃｔ Ａｄｄｅｒ）や先
見桁上げ加算器（Ｃａｒｒｙ Ｌｏｏｋａｈｅａ−ｄ
Ａｄｄｅｒ ）を用いることにより、前者のものよりも
速度向上が図れるものの、ＣＰＡ（加算器）１４４まで
の信号伝達段数が最大で４段となり、より一層の高速化
を達成するといった観点から見た場合不十分なものであ
った。
の構成例）にあっては、リップルキャリ一方式（５９−
６７の接続方式）を用いているため、積出力信号が確定
するまでに多大な時間を要する欠点がある。また、後者
の開示例（第１６図の構成例）にあっては、桁上げ選択
加算器（Ｃａｒｒｙ ５ｅｌｅｃｔ Ａｄｄｅｒ）や先
見桁上げ加算器（Ｃａｒｒｙ Ｌｏｏｋａｈｅａ−ｄ
Ａｄｄｅｒ ）を用いることにより、前者のものよりも
速度向上が図れるものの、ＣＰＡ（加算器）１４４まで
の信号伝達段数が最大で４段となり、より一層の高速化
を達成するといった観点から見た場合不十分なものであ
った。
なお、上記したように、乗算器をワレストリー構成で実
現すれば、加算器の通過段数を減少できる。例えば第２
０図に示す演算を実現する場合には、ワレストリーへの
入力数の最大値は「５」となり、６人力のワレストリー
回路（以下、６Ｗ）の５人力を使用すればよい。６Ｗは
後にも詳述するが、１ビット全加算器を上段で２個、中
段で１個、下段で１個組み合わせて実現する。したがっ
て、通過段数を３段とすることができ、１段分の高速化
を図ることができる。
現すれば、加算器の通過段数を減少できる。例えば第２
０図に示す演算を実現する場合には、ワレストリーへの
入力数の最大値は「５」となり、６人力のワレストリー
回路（以下、６Ｗ）の５人力を使用すればよい。６Ｗは
後にも詳述するが、１ビット全加算器を上段で２個、中
段で１個、下段で１個組み合わせて実現する。したがっ
て、通過段数を３段とすることができ、１段分の高速化
を図ることができる。
しかしながら、ワレストリー構成では、レイアウトに規
則性がなく、設計が極めて困難になる問題点があり、特
に、８×８ビットあるいはそれ以上の実用的乗算規模の
多ビットデータを扱う乗算器を設計する場合には、上記
問題点の影響が大きい。第２１図は参考までに示す「１
８」入カワレスドリー回路の例であるが、多数の１ビッ
ト全加算器間配線や他桁からの配線が不規則にレイアウ
トされている。
則性がなく、設計が極めて困難になる問題点があり、特
に、８×８ビットあるいはそれ以上の実用的乗算規模の
多ビットデータを扱う乗算器を設計する場合には、上記
問題点の影響が大きい。第２１図は参考までに示す「１
８」入カワレスドリー回路の例であるが、多数の１ビッ
ト全加算器間配線や他桁からの配線が不規則にレイアウ
トされている。
本発明は、このような問題点に鑑みてなされたもので、
高速性とレイアウト容易性とを両立することを目的とし
ている。
高速性とレイアウト容易性とを両立することを目的とし
ている。
上記目的は、複数の加算段を、１ビット全加算器、４入
力ワレストリー回路および６入力ワレストリー回路で構
成することにより達成できる。
力ワレストリー回路および６入力ワレストリー回路で構
成することにより達成できる。
加算回路への入力数を例えば「１５」とすると、まず、
この１５人力を上位加算段の５個（１５全３＝５個）の
１ビット全加算器で受け、次いで、上位加算段からの１
０出力（５個ｘ ２ ＝１０）を、中位加算段の各１個
ずつの６人力および４入力ワレストリーで受け、最後に
下位加算段の１個の４入力ワレストリーで受ける。
この１５人力を上位加算段の５個（１５全３＝５個）の
１ビット全加算器で受け、次いで、上位加算段からの１
０出力（５個ｘ ２ ＝１０）を、中位加算段の各１個
ずつの６人力および４入力ワレストリーで受け、最後に
下位加算段の１個の４入力ワレストリーで受ける。
１ビット全加算器、４人力および６人力の各ワレストリ
ー回路を適宜組み合わせるだけで、実用乗算規模のあら
ゆる入力数への対応が可能となる。
ー回路を適宜組み合わせるだけで、実用乗算規模のあら
ゆる入力数への対応が可能となる。
以下、本発明を図面に基づいて説明する。
第１〜１２図は本発明に係る多入力加算回路の一実施例
を示す図である。
を示す図である。
まず、第１図に従って「１５」入力加算回路の構成を説
明すると、この加算回路ＩＯは、３段の加算段１１〜１
３からなり、上位加算段１１はｈからＩＩＳまでの「１
５」入力を３ビットずつ受ける５個の１ビット全加算器
（以下、３Ｗ）１４〜１８を備える。
明すると、この加算回路ＩＯは、３段の加算段１１〜１
３からなり、上位加算段１１はｈからＩＩＳまでの「１
５」入力を３ビットずつ受ける５個の１ビット全加算器
（以下、３Ｗ）１４〜１８を備える。
３Ｗの構成は第２図（ａ）（ｂ）に示される。第２図（
ａ）はそのブロック図、同図（ｂ）はその回路図である
。１ビット全加算器は同位桁の３ビット入力（例えばＩ
＋、 ｚ、Ｉｓ）を加算し、■ 当該桁の和信号Ｓ （Ｓｕｍ）および桁上げ信号Ｃ０（
Ｃａｒｒｙ）を出力する。
ａ）はそのブロック図、同図（ｂ）はその回路図である
。１ビット全加算器は同位桁の３ビット入力（例えばＩ
＋、 ｚ、Ｉｓ）を加算し、■ 当該桁の和信号Ｓ （Ｓｕｍ）および桁上げ信号Ｃ０（
Ｃａｒｒｙ）を出力する。
中位加算段１２は、各１個の６入力ワレストリー回路１
９（以下、６Ｗ）および４入力ワレストリー回路２０（
以下、４Ｗ）で構成し、また、下位加算段１３は１個の
４Ｗ（２１）で構成する。
９（以下、６Ｗ）および４入力ワレストリー回路２０（
以下、４Ｗ）で構成し、また、下位加算段１３は１個の
４Ｗ（２１）で構成する。
４Ｗは第３図に示すように２個の１ビット全加算器（３
Ｗｘ２）から成り、６Ｗは第４図に示すように４個の１
ビット全加算器（３Ｗｘ４）から成る。
Ｗｘ２）から成り、６Ｗは第４図に示すように４個の１
ビット全加算器（３Ｗｘ４）から成る。
なお、第１図中のＣＩ、〜Ｃ１，□は下位桁の各加算段
からの桁上がり信号、ＧＯＩ −ｃｏａｘは各加算段ご
との上位桁への桁上げ信号、ＣＯは当該桁の桁上げ信号
、Ｓは当該桁の和信号である。
からの桁上がり信号、ＧＯＩ −ｃｏａｘは各加算段ご
との上位桁への桁上げ信号、ＣＯは当該桁の桁上げ信号
、Ｓは当該桁の和信号である。
かかる構成において、上位加算段１１に１１〜１１．を
与えると、まず、各１ビット全加算器１４〜１８からの
Ｓ１〜Ｓ、がＣ１ｌ〜ＣＬと共に中位加算段１２に伝え
られ、次いで、中位加算段１２からの５１６ｓ Ｓｌｌ
がＣＩ＋ｏ〜ＣＩｌ！と共に下位加算段１３の４ Ｗ
（２１）に入力された後、下位加算段１３から当該桁の
ＣＯおよびＳが出力される。すなわち、ワレストリー構
成を用いた「１５」入力の加算処理が行われる。
与えると、まず、各１ビット全加算器１４〜１８からの
Ｓ１〜Ｓ、がＣ１ｌ〜ＣＬと共に中位加算段１２に伝え
られ、次いで、中位加算段１２からの５１６ｓ Ｓｌｌ
がＣＩ＋ｏ〜ＣＩｌ！と共に下位加算段１３の４ Ｗ
（２１）に入力された後、下位加算段１３から当該桁の
ＣＯおよびＳが出力される。すなわち、ワレストリー構
成を用いた「１５」入力の加算処理が行われる。
ここで、第１図の左半分に着目すると、３個の１ビット
全加算器１４．１５．１６は、１個の６Ｗ（１９）と共
に「９」入力加算回路を形成している。この部分を抜き
出したのが第５図であり、この「９」入力加算回路（以
下、９Ｗ）を基本セルにすると、様々な入力数の多入力
加算回路に応用できる６例えば、第６図に示すように、
２個の９Ｗと１個の４Ｗを組み合わせて「１８」入力加
算回路を実現できる。第６図の「１８」入力加算回路に
おけるｌビット全加算器の通過段数は６段であり、第２
１図に示した従来のワレストリー構成と同段数になる。
全加算器１４．１５．１６は、１個の６Ｗ（１９）と共
に「９」入力加算回路を形成している。この部分を抜き
出したのが第５図であり、この「９」入力加算回路（以
下、９Ｗ）を基本セルにすると、様々な入力数の多入力
加算回路に応用できる６例えば、第６図に示すように、
２個の９Ｗと１個の４Ｗを組み合わせて「１８」入力加
算回路を実現できる。第６図の「１８」入力加算回路に
おけるｌビット全加算器の通過段数は６段であり、第２
１図に示した従来のワレストリー構成と同段数になる。
したがって、ワレストリー構成の高速動作を確保しつつ
、基本セルの配置に規則性をもたせることができ、レイ
アウト容易性の向上を図ることができる。
、基本セルの配置に規則性をもたせることができ、レイ
アウト容易性の向上を図ることができる。
第７図は「２７」入力加算回路の二つの例である。
同図（ａ）に示す一つの例は、３個の９Ｗと２個の４Ｗ
により構成するもので、ブロック間配線を含めた規則性
に優れ、レイアウト重視の場合に好ましい、一方、同図
（ｂ）に示す他の一つの例は３個の９Ｗと１個の６Ｗに
より構成するもので、通過段数が同図（ａ）のものより
も１段歩なくでき、動作速度重視の場合に好ましい。
により構成するもので、ブロック間配線を含めた規則性
に優れ、レイアウト重視の場合に好ましい、一方、同図
（ｂ）に示す他の一つの例は３個の９Ｗと１個の６Ｗに
より構成するもので、通過段数が同図（ａ）のものより
も１段歩なくでき、動作速度重視の場合に好ましい。
以上述べたように、上記の各実施例によれば、１ビット
全加算器（３Ｗ） 、４入力ワレストリー回路（４Ｗ）
および６入力ワレストリー回路（６Ｗ）を組み合わせる
だけで、様々な入力数の多入力加算回路を実現でき、ワ
レストリー構成の高速性を確保しつつ、レイアウト容易
性を向上できる。
全加算器（３Ｗ） 、４入力ワレストリー回路（４Ｗ）
および６入力ワレストリー回路（６Ｗ）を組み合わせる
だけで、様々な入力数の多入力加算回路を実現でき、ワ
レストリー構成の高速性を確保しつつ、レイアウト容易
性を向上できる。
次に、以上の思想を乗算器に応用することを考えると、
例えば、「１８」入力部分積生成・加算回路（以下、１
８Ｄ）は、第８図（ｂ）に示すように、２個の「９」入
力部分積生成・加算回路（以下、９Ｄ）と１個の４Ｗの
組み合わせで実現できる。
例えば、「１８」入力部分積生成・加算回路（以下、１
８Ｄ）は、第８図（ｂ）に示すように、２個の「９」入
力部分積生成・加算回路（以下、９Ｄ）と１個の４Ｗの
組み合わせで実現できる。
また、「９」入力部分積生成・加算回路（以下、９Ｄ）
は、同図（ａ）に示すように、３個の「３」入力部分積
生成・加算回路（以下、３Ｄ）と１個の６Ｗの組み合わ
せで実現できる。すなわち、９Ｄは３個の基本セル（３
Ｄ）と１個の６Ｗにより実現できる。第９図は３Ｄのブ
ロック図で、第１０図はその具体例である。３Ｄは３個
の部分積生成回路（以下、Ｐ）と１個の１ビット全加算
器で実現できる。なお、第１１図（ａ）（ｂ）は部分積
生成回路のブロック図および回路図である。
は、同図（ａ）に示すように、３個の「３」入力部分積
生成・加算回路（以下、３Ｄ）と１個の６Ｗの組み合わ
せで実現できる。すなわち、９Ｄは３個の基本セル（３
Ｄ）と１個の６Ｗにより実現できる。第９図は３Ｄのブ
ロック図で、第１０図はその具体例である。３Ｄは３個
の部分積生成回路（以下、Ｐ）と１個の１ビット全加算
器で実現できる。なお、第１１図（ａ）（ｂ）は部分積
生成回路のブロック図および回路図である。
第１２図は「２７」入力部分積生成・加算回路の二つの
例である。同図（ａ）に示す一つの例は、３個の９Ｄと
２個の４Ｗにより構成するもので、ブロック間配線を含
めた規則性に優れ、レイアウト重視の場合に好ましい。
例である。同図（ａ）に示す一つの例は、３個の９Ｄと
２個の４Ｗにより構成するもので、ブロック間配線を含
めた規則性に優れ、レイアウト重視の場合に好ましい。
一方、同図（ｂ）に示す他の一つの例は３個の９Ｄと１
個の６Ｗにより構成するもので、通過段数が同図（ａ）
のものよりも１段歩なくでき、動作速度重視の場合に好
ましい。
個の６Ｗにより構成するもので、通過段数が同図（ａ）
のものよりも１段歩なくでき、動作速度重視の場合に好
ましい。
本発明によれば、複数の加算段を、１ビ・ノド全加算器
（３Ｗ） 、４入力ワレストリー回路（４Ｗ）および６
入力ワレストリー回路（６Ｗ）で構成したので、ワレス
トリー回路の特長を活かしつつ、回路を規則性のある構
成とすることができ、高速性とレイアウト容易性とを両
立することができる。
（３Ｗ） 、４入力ワレストリー回路（４Ｗ）および６
入力ワレストリー回路（６Ｗ）で構成したので、ワレス
トリー回路の特長を活かしつつ、回路を規則性のある構
成とすることができ、高速性とレイアウト容易性とを両
立することができる。
第１〜１２図は本発明に係る多入力加算回路の一実施例
を示す図であり、 第１図はその１５人力加算回路の構成図、第２図はその
１ビット全加算器の構成図、第３図はその４入力ワレス
トリー回路の構成図、第４図はその６入力ワレストリー
回路の構成図、第５図はその９人力加算回路の構成図、
第６図はその１８人力加算回路の構成図、第７図はその
２７人力加算回路の構成図、第８図はその多入力部分積
生成・加算回路の構成図、 第９図はその部分積生成および１ビット全加算を行う基
本セルの構成図、 第１Ｏ図は第９図の基本セルの構成図、第１１図はその
部分積生成回路の構成図、第１２図はその２７人力部分
積生成・加算回路の構成図である。 第１３〜２１図は従来例を示す図であり、第１３図はそ
の変形Ｂｏｏｔｈアルゴリズムに基づ〈従来の並列乗算
回路の構成図、 第１４図はその従来のＰＰｉ生成器および加算器アレー
の構成図、 第１５図は第１４図の基本セルの１つを示す図、第１６
図はその従来の他のＰＰｉ生成器および加算器アレーの
構成図、 第１７図は第１６図の基本セルの１つを示す図、第１８
図はその従来例の基本セルの構成図、第１９図はその従
来例のＹデコーダの構成図、第２０図はそのワレストリ
一方式による各桁の多入力加算回路への入力数を示す図
、 第２１図はその１８入力ワレストリー回路の構成図であ
る。 １１〜１３・・・・・・加算段、 １４〜１８・・・・・・１ビット全加算器（３Ｗ）、２
０．２１・・・・・・４入力ワレストリー回路（４Ｗ）
、１９・・・・・・６入力ワレストリー回路（６Ｗ）。 ｌ３ １２ Ｉｆ 第 図 ４入力ワレストリー回路の構成図 第 図 ６入力ワレストリー回路の構成図 第 図 １１１２Ｉ３ 第 図 第 図 １＋Ｉ２ｂ ９ （ａ） 釘入力加算回路の構成図 （ｂ） １１１シＩｉ 多入力部分積生成・加算回路の構成図 第 図 部分積生成及び１ビット全加算を行う基本セルの構成図
第 図 第 １ 図 第９図の基本セルの構成図 第 ０ 図 第 １３ 図 （ｂ） φ加算回路の構成図 第 ２ 図 ＩＮ 従来例の基本セルの構成図 第１８図 従来例のＹデコーダの構成図 第１９図
を示す図であり、 第１図はその１５人力加算回路の構成図、第２図はその
１ビット全加算器の構成図、第３図はその４入力ワレス
トリー回路の構成図、第４図はその６入力ワレストリー
回路の構成図、第５図はその９人力加算回路の構成図、
第６図はその１８人力加算回路の構成図、第７図はその
２７人力加算回路の構成図、第８図はその多入力部分積
生成・加算回路の構成図、 第９図はその部分積生成および１ビット全加算を行う基
本セルの構成図、 第１Ｏ図は第９図の基本セルの構成図、第１１図はその
部分積生成回路の構成図、第１２図はその２７人力部分
積生成・加算回路の構成図である。 第１３〜２１図は従来例を示す図であり、第１３図はそ
の変形Ｂｏｏｔｈアルゴリズムに基づ〈従来の並列乗算
回路の構成図、 第１４図はその従来のＰＰｉ生成器および加算器アレー
の構成図、 第１５図は第１４図の基本セルの１つを示す図、第１６
図はその従来の他のＰＰｉ生成器および加算器アレーの
構成図、 第１７図は第１６図の基本セルの１つを示す図、第１８
図はその従来例の基本セルの構成図、第１９図はその従
来例のＹデコーダの構成図、第２０図はそのワレストリ
一方式による各桁の多入力加算回路への入力数を示す図
、 第２１図はその１８入力ワレストリー回路の構成図であ
る。 １１〜１３・・・・・・加算段、 １４〜１８・・・・・・１ビット全加算器（３Ｗ）、２
０．２１・・・・・・４入力ワレストリー回路（４Ｗ）
、１９・・・・・・６入力ワレストリー回路（６Ｗ）。 ｌ３ １２ Ｉｆ 第 図 ４入力ワレストリー回路の構成図 第 図 ６入力ワレストリー回路の構成図 第 図 １１１２Ｉ３ 第 図 第 図 １＋Ｉ２ｂ ９ （ａ） 釘入力加算回路の構成図 （ｂ） １１１シＩｉ 多入力部分積生成・加算回路の構成図 第 図 部分積生成及び１ビット全加算を行う基本セルの構成図
第 図 第 １ 図 第９図の基本セルの構成図 第 ０ 図 第 １３ 図 （ｂ） φ加算回路の構成図 第 ２ 図 ＩＮ 従来例の基本セルの構成図 第１８図 従来例のＹデコーダの構成図 第１９図
Claims (1)
- 複数の加算段を、１ビット全加算器、４入力ワレストリ
ー回路および６入力ワレストリー回路で構成したことを
特徴とする多入力加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238290A JPH03271931A (ja) | 1990-03-20 | 1990-03-20 | 多入力加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238290A JPH03271931A (ja) | 1990-03-20 | 1990-03-20 | 多入力加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03271931A true JPH03271931A (ja) | 1991-12-03 |
Family
ID=13487685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238290A Pending JPH03271931A (ja) | 1990-03-20 | 1990-03-20 | 多入力加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03271931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617345A (en) * | 1994-09-29 | 1997-04-01 | Fujitsu Limited | Logical operation circuit and device having the same |
| US6272513B1 (en) | 1998-02-23 | 2001-08-07 | Denso Corporation | Multiplying device |
-
1990
- 1990-03-20 JP JP7238290A patent/JPH03271931A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617345A (en) * | 1994-09-29 | 1997-04-01 | Fujitsu Limited | Logical operation circuit and device having the same |
| US6272513B1 (en) | 1998-02-23 | 2001-08-07 | Denso Corporation | Multiplying device |
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