JPH03276770A - ソリッドステートリレー用素子 - Google Patents
ソリッドステートリレー用素子Info
- Publication number
- JPH03276770A JPH03276770A JP2078063A JP7806390A JPH03276770A JP H03276770 A JPH03276770 A JP H03276770A JP 2078063 A JP2078063 A JP 2078063A JP 7806390 A JP7806390 A JP 7806390A JP H03276770 A JPH03276770 A JP H03276770A
- Authority
- JP
- Japan
- Prior art keywords
- mos field
- effect transistor
- single crystal
- section
- photovoltaic diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013078 crystal Substances 0.000 claims abstract description 30
- 230000005669 field effect Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 239000007787 solid Substances 0.000 claims description 14
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Element Separation (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はソリッドステートリレー用素子に関する。
ソリッドステートリレーは、機械的な可動部を持たずに
電気機械的なリレーの作用と同じ機能を発揮するように
光起電力ダイオード部及び制御回路部及びＭＯＳ電界効
果トランジスタ部をモノリシック集積化して構成される
。
電気機械的なリレーの作用と同じ機能を発揮するように
光起電力ダイオード部及び制御回路部及びＭＯＳ電界効
果トランジスタ部をモノリシック集積化して構成される
。
第７図はソリッドステートリレーの一例を示す等価回路
図である。
図である。
第７図に示すように、発光ダイオード部８からなる入力
部と、発光ダイオードの放射光を入力する光起電力ダイ
オード５と光起電力ダイオード部５に接続された出力制
御部とを有して構成され、これらは電気機械的リレーの
コイルに相当に入出力間を絶縁すると共に入力信号を受
けて出力の制御信号を発生する機能を有する。またソリ
ッドステートリレーのＭＯＳ電界効果トランジスタ部７
は、電気機械的リレーの接点に相当し、負荷回路の開閉
を行なう。
部と、発光ダイオードの放射光を入力する光起電力ダイ
オード５と光起電力ダイオード部５に接続された出力制
御部とを有して構成され、これらは電気機械的リレーの
コイルに相当に入出力間を絶縁すると共に入力信号を受
けて出力の制御信号を発生する機能を有する。またソリ
ッドステートリレーのＭＯＳ電界効果トランジスタ部７
は、電気機械的リレーの接点に相当し、負荷回路の開閉
を行なう。
上述したソリッドステートリレーにおける光起電力ダイ
オード部５．制御回路部６及びＭＯＳ電界効果トランジ
スタ部７は、第５図に示すように１チツプにモノリシッ
ク集積素子１９化されており、誘電体絶縁基板上にそれ
ぞれ分離したシリコン単結晶島に各素子を形成している
。さらに各素子を形成しているシリコン単結晶島は同−
深さで絶縁分離されている。また第６図に示すように、
ソリッドステートリレー用素子として、光起電力ダイオ
ード部５を２２段直列接続し、サイリスタ１個とダイオ
ード２個で制御回路部６を構成し、さらに双方向の電流
を流すためＭＯＳ電界効果１〜ランジスタ部７を２個ソ
ース部に対し逆側直列接続された１チツプに集積化して
いる。
オード部５．制御回路部６及びＭＯＳ電界効果トランジ
スタ部７は、第５図に示すように１チツプにモノリシッ
ク集積素子１９化されており、誘電体絶縁基板上にそれ
ぞれ分離したシリコン単結晶島に各素子を形成している
。さらに各素子を形成しているシリコン単結晶島は同−
深さで絶縁分離されている。また第６図に示すように、
ソリッドステートリレー用素子として、光起電力ダイオ
ード部５を２２段直列接続し、サイリスタ１個とダイオ
ード２個で制御回路部６を構成し、さらに双方向の電流
を流すためＭＯＳ電界効果１〜ランジスタ部７を２個ソ
ース部に対し逆側直列接続された１チツプに集積化して
いる。
上述した従来のソリッドステートリレー用素子は、誘電
体絶縁基板の光起電力ダイオード部、制御回路部、ＭＯ
Ｓ電界効果トランジスタ部を形成している単結晶島領域
の深さが同−深さに構成しているため、各素子の特性を
最大限に生かすことができないという欠点がある。この
欠点について説明すると光起電力ダイオード部は、誘電
体層で囲まれているため、通常の単結晶基板上に形成さ
れた光起電力ダイオードと違い、ソリッドステートリレ
ーの動作速度に寄与する光電流は、シリコン単結晶島深
さと強く係わっている。これは、第３図に示すように単
結晶島深さと光電流の関係から５０μｍ以上必要であり
、実際には、加工時の精度を考慮して最大島深さ６０μ
ｍに設定する必要がある。これに反してＭＯＳ電界効果
トランジスタは電流が基板下方向から上方向に流れる縦
形ＭＯＳＦＥＴｍ造をとっているためドレイン−ソース
間耐圧とオン抵抗の関係から単結晶島の深さを最適化し
てドレイン−ソース間耐圧に対する抵抗を最小化する必
要があり、２５０Ｖ耐圧のＭＯＳ電界効果トランジスタ
は３０μｍのシリコン単結晶島が最適になる。したがっ
て誘電体分離基板の単結晶島を同−深さにした場合、光
起電力ダイオードの光電流効率あるいは、ＭＯＳ電界効
果トランジスタのオン抵抗のどちらかを犠牲にするこに
なる。
体絶縁基板の光起電力ダイオード部、制御回路部、ＭＯ
Ｓ電界効果トランジスタ部を形成している単結晶島領域
の深さが同−深さに構成しているため、各素子の特性を
最大限に生かすことができないという欠点がある。この
欠点について説明すると光起電力ダイオード部は、誘電
体層で囲まれているため、通常の単結晶基板上に形成さ
れた光起電力ダイオードと違い、ソリッドステートリレ
ーの動作速度に寄与する光電流は、シリコン単結晶島深
さと強く係わっている。これは、第３図に示すように単
結晶島深さと光電流の関係から５０μｍ以上必要であり
、実際には、加工時の精度を考慮して最大島深さ６０μ
ｍに設定する必要がある。これに反してＭＯＳ電界効果
トランジスタは電流が基板下方向から上方向に流れる縦
形ＭＯＳＦＥＴｍ造をとっているためドレイン−ソース
間耐圧とオン抵抗の関係から単結晶島の深さを最適化し
てドレイン−ソース間耐圧に対する抵抗を最小化する必
要があり、２５０Ｖ耐圧のＭＯＳ電界効果トランジスタ
は３０μｍのシリコン単結晶島が最適になる。したがっ
て誘電体分離基板の単結晶島を同−深さにした場合、光
起電力ダイオードの光電流効率あるいは、ＭＯＳ電界効
果トランジスタのオン抵抗のどちらかを犠牲にするこに
なる。
本発明のソリッドステートリレー用素子は、多結晶シリ
コン層を支持体とし、酸化膜で包まれて相互に絶縁分離
された複数の単結晶島領域を有する誘電体分離基板の前
記単結晶島領域内に光起電力ダイオード部及び制御回路
部及びＭＯＳ電界効果トランジスタ部をモノリシック集
積化して設けたソリッドステートリレー用素子において
、互に深さの異なる前記単結晶島領域に形成した光起電
力ダイオード部とＭＯＳ電界効果トランジスタ部とを有
する。
コン層を支持体とし、酸化膜で包まれて相互に絶縁分離
された複数の単結晶島領域を有する誘電体分離基板の前
記単結晶島領域内に光起電力ダイオード部及び制御回路
部及びＭＯＳ電界効果トランジスタ部をモノリシック集
積化して設けたソリッドステートリレー用素子において
、互に深さの異なる前記単結晶島領域に形成した光起電
力ダイオード部とＭＯＳ電界効果トランジスタ部とを有
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のソリッドステートリレ
ー用素子の断面図である。
ー用素子の断面図である。
多結晶シリコン層１を支持体として、酸化シリコン膜２
により多結晶シリコン層１と絶縁分離された単結晶シリ
コン領域３を有する。誘電体分離基板４の単結晶シリコ
ン領域３に光起電力ダイ第−ド部５と制御回路部６及び
ＭＯＳ電界効果トランジスタ部７を夫々形成している。
により多結晶シリコン層１と絶縁分離された単結晶シリ
コン領域３を有する。誘電体分離基板４の単結晶シリコ
ン領域３に光起電力ダイ第−ド部５と制御回路部６及び
ＭＯＳ電界効果トランジスタ部７を夫々形成している。
さらにそれぞれの素子は、第６図に示すレイアウト図の
ように、光起電力ダイオード５を２２段と、制御回路６
としてサイリスタとダイオードを２個（第１図の断面図
ではサイリスタのみ記載）と、ＭＯＳ電界効果トラジス
タ７を２個とを含んで集積化している。第１図は、上述
した従来技術の問題点を改善するため光起電力ダイオー
ド部５の単結晶島深さρｌを５０μｍに設定し光電流効
率の最適化を図っている。またＭＯＳ電界効果トランジ
スタ部７はドレンイン・ソース間耐圧が２５０■の素子
とし、オン抵抗を最適化するため単結晶島深さρ２を３
０μｍに設定した構造をとっている。よって光起電力ダ
イオード部５の単結晶島深さ（１とＭＯＳ電界効果トラ
ンジスタ部７の単結晶島深さ（２との関係はρ１〉ｐ２
となっている。次に、この光起電力ダイオード部５とＭ
ＯＳ電界効果トラジスタ部７の誘電体分離基板４上にお
ける単結晶島の深さを異なるように構成する誘電体分離
基板４の製造方法を説明する。
ように、光起電力ダイオード５を２２段と、制御回路６
としてサイリスタとダイオードを２個（第１図の断面図
ではサイリスタのみ記載）と、ＭＯＳ電界効果トラジス
タ７を２個とを含んで集積化している。第１図は、上述
した従来技術の問題点を改善するため光起電力ダイオー
ド部５の単結晶島深さρｌを５０μｍに設定し光電流効
率の最適化を図っている。またＭＯＳ電界効果トランジ
スタ部７はドレンイン・ソース間耐圧が２５０■の素子
とし、オン抵抗を最適化するため単結晶島深さρ２を３
０μｍに設定した構造をとっている。よって光起電力ダ
イオード部５の単結晶島深さ（１とＭＯＳ電界効果トラ
ンジスタ部７の単結晶島深さ（２との関係はρ１〉ｐ２
となっている。次に、この光起電力ダイオード部５とＭ
ＯＳ電界効果トラジスタ部７の誘電体分離基板４上にお
ける単結晶島の深さを異なるように構成する誘電体分離
基板４の製造方法を説明する。
第４図（ａ）〜（ｆ）は誘電体分離基板の製造方法を説
明するための工程順に示した断面図である。
明するための工程順に示した断面図である。
まず、第４図（ａ）に示すように、（１００）面を表面
とする単結晶シリコン基板９の表面にマスク材として酸
化シリコン膜１０をフォトリソグラフィ技術によりパタ
ーニングして設ける。
とする単結晶シリコン基板９の表面にマスク材として酸
化シリコン膜１０をフォトリソグラフィ技術によりパタ
ーニングして設ける。
次に、第４図（ｂ）に示すように、酸化シリコン膜１０
をマスクとしてエツチングにより所望の深さｄ３を有す
る凹部１１を形成する。一般にこのエツチングは水酸化
カリウム（Ｋ ＯＨ）水溶液などのアルカリ性水溶液に
よる異方性エッチが用いられている。
をマスクとしてエツチングにより所望の深さｄ３を有す
る凹部１１を形成する。一般にこのエツチングは水酸化
カリウム（Ｋ ＯＨ）水溶液などのアルカリ性水溶液に
よる異方性エッチが用いられている。
次に、第４図（Ｃ）に示すように、単結晶シリコン基板
９の表面の所定の位置に単結晶島の深い素子部を形成す
るための所望の深さｄ、の深い第１の７字形溝１２をさ
らに単結晶島の浅い素子部となるくぼみ部１１の所定の
位置に所望の深さｄ２の浅い第２の７字形溝１３をフォ
トリソグラフィ技術と異方性エツチング技術とにより形
成する。
９の表面の所定の位置に単結晶島の深い素子部を形成す
るための所望の深さｄ、の深い第１の７字形溝１２をさ
らに単結晶島の浅い素子部となるくぼみ部１１の所定の
位置に所望の深さｄ２の浅い第２の７字形溝１３をフォ
トリソグラフィ技術と異方性エツチング技術とにより形
成する。
ここで、第１の７字形溝１２と第２の７字形溝１３の先
端はほぼ同一平面上にあるように形成されることが望ま
しい。
端はほぼ同一平面上にあるように形成されることが望ま
しい。
次に、第４図（ｄ）に示すように、高濃度不純物領域１
５と、絶縁膜１４を形成する。
５と、絶縁膜１４を形成する。
次に、第４図（ｅ）に示すように、支持体としての多結
晶シリコン層１６を厚く堆積する。
晶シリコン層１６を厚く堆積する。
次に、第４図（ｆ）に示すように、研磨などにより第１
の７字形溝１２、第２の７字形溝１３の先端部まで単結
晶シリコン基板１つを除去し、深い単結晶シリコン島１
７と浅い単結晶シリコン島１８を形成する。このような
異なった深さの単結晶シリコン島の製造法は、特許願６
０−２３０２０２に記載されている深い単結晶シリコン
島と浅い単結晶シリコン島をマスク厚を変えるとで製造
する数々の方法がある。
の７字形溝１２、第２の７字形溝１３の先端部まで単結
晶シリコン基板１つを除去し、深い単結晶シリコン島１
７と浅い単結晶シリコン島１８を形成する。このような
異なった深さの単結晶シリコン島の製造法は、特許願６
０−２３０２０２に記載されている深い単結晶シリコン
島と浅い単結晶シリコン島をマスク厚を変えるとで製造
する数々の方法がある。
第２図は、本発明の第２の実施例のソリッドステートリ
レー用素子の断面図である。第１の実施例と同様な構成
で誘電体分離基板上に光起電力ダイオード部５と制御回
路部６及びＭＯＳ電界効果トランジスタ部７を搭載して
いる。この第２の実施例は、５００Ｖ以上の高耐圧ＭＯ
Ｓ電界効果トランジスタを搭載するため高耐圧化した際
の空乏層ののびを確保するために単結晶島深さ（３を６
０μｍ以上にする必要がある。ただし、光起電力ダイオ
ード部の単結晶島深さρｌは５０μｍに設定し、第１の
実施例と同様に充電流効率を最大にしている。よって光
起電力ダイオード部とＭＯＳ電界効果トランジスタ部の
単結晶島深さはρｌくｐ３となっている。誘電体分離基
板の製造方法は、第１の実施例と第２の実施例共に同一
方法で基板の製造が行なえる。
レー用素子の断面図である。第１の実施例と同様な構成
で誘電体分離基板上に光起電力ダイオード部５と制御回
路部６及びＭＯＳ電界効果トランジスタ部７を搭載して
いる。この第２の実施例は、５００Ｖ以上の高耐圧ＭＯ
Ｓ電界効果トランジスタを搭載するため高耐圧化した際
の空乏層ののびを確保するために単結晶島深さ（３を６
０μｍ以上にする必要がある。ただし、光起電力ダイオ
ード部の単結晶島深さρｌは５０μｍに設定し、第１の
実施例と同様に充電流効率を最大にしている。よって光
起電力ダイオード部とＭＯＳ電界効果トランジスタ部の
単結晶島深さはρｌくｐ３となっている。誘電体分離基
板の製造方法は、第１の実施例と第２の実施例共に同一
方法で基板の製造が行なえる。
以上説明したように本発明は、多結晶シリコン層により
支持され酸化膜で包まれて相互に絶縁分離された複数の
単結晶領域を有する誘電体分離基板に、光起電力ダイオ
ード部と制御回路部及びＭＯＳ電界効果トランジスタ部
をモノリシック集積化したソリッドステートリレー用素
子において深さの異なる単結晶島半導体領域に光起電力
ダイオード部とＭＯＳ電界効果トランジスタ部を形成す
ることにより、ソリッドステートリレーの特性として、
光起電力ダイオード部の充電流効率を最大限にすること
ができ、ソリッドステートリレーの高速化が図れ、同時
にスイッチング素子としてのＭＯＳ電界効果トランジス
タの耐圧とオン抵抗を最適化する素子が構成できる。そ
の上、それぞれの素子を最適化したことでソリッドステ
ート用素子のチップ面積を大幅に縮小することができる
のでコストダウンの効果もある。
支持され酸化膜で包まれて相互に絶縁分離された複数の
単結晶領域を有する誘電体分離基板に、光起電力ダイオ
ード部と制御回路部及びＭＯＳ電界効果トランジスタ部
をモノリシック集積化したソリッドステートリレー用素
子において深さの異なる単結晶島半導体領域に光起電力
ダイオード部とＭＯＳ電界効果トランジスタ部を形成す
ることにより、ソリッドステートリレーの特性として、
光起電力ダイオード部の充電流効率を最大限にすること
ができ、ソリッドステートリレーの高速化が図れ、同時
にスイッチング素子としてのＭＯＳ電界効果トランジス
タの耐圧とオン抵抗を最適化する素子が構成できる。そ
の上、それぞれの素子を最適化したことでソリッドステ
ート用素子のチップ面積を大幅に縮小することができる
のでコストダウンの効果もある。
第１図及び第２図は本発明の第１及び第２の実施例のソ
リッドステートリレー用素子の断面図、第３図は光起電
力ダイオード部の単結晶深さと光電流比との関係を示す
特性図、第４図（ａ）〜（ｆ）は本発明の誘電体絶縁分
離基板の製造方法を説明するための工程順に示した断面
図、第５図０ は従来のソリッドステートリレー用素子の断面図、第６
図はソリッドステートリレー用素子のレイアウト図、第
７図はソリッドステートリレーの等価回路図である。 １・・・多結晶シリコン層、２・・・酸化シリコン膜、
３・・・単結晶シリコン領域、４・・・誘電体分離基板
、５・・・光起電力ダイオード部、６・・・制御回路部
、７・・・ＭＯＳ電界効果トランジスタ部、８・・・発
光ダイオード、９・・・単結晶シリコン基板、１０・・
・酸化シリコン膜、１１・・・凹部、１２．１３・・・
Ｖ字形溝、１４・・・絶縁膜、１５・・・高濃度不純物
領域、１６・・・多結晶シリコン層、１７．１８・・・
単結晶シリコン島。
リッドステートリレー用素子の断面図、第３図は光起電
力ダイオード部の単結晶深さと光電流比との関係を示す
特性図、第４図（ａ）〜（ｆ）は本発明の誘電体絶縁分
離基板の製造方法を説明するための工程順に示した断面
図、第５図０ は従来のソリッドステートリレー用素子の断面図、第６
図はソリッドステートリレー用素子のレイアウト図、第
７図はソリッドステートリレーの等価回路図である。 １・・・多結晶シリコン層、２・・・酸化シリコン膜、
３・・・単結晶シリコン領域、４・・・誘電体分離基板
、５・・・光起電力ダイオード部、６・・・制御回路部
、７・・・ＭＯＳ電界効果トランジスタ部、８・・・発
光ダイオード、９・・・単結晶シリコン基板、１０・・
・酸化シリコン膜、１１・・・凹部、１２．１３・・・
Ｖ字形溝、１４・・・絶縁膜、１５・・・高濃度不純物
領域、１６・・・多結晶シリコン層、１７．１８・・・
単結晶シリコン島。
Claims (1)
- 多結晶シリコン層を支持体とし、酸化膜で包まれて相
互に絶縁分離された複数の単結晶島領域を有する誘電体
分離基板の前記単結晶島領域内に光起電力ダイオード部
及び制御回路部及びＭＯＳ電界効果トランジスタ部をモ
ノリシック集積化して設けたソリッドステートリレー用
素子において、互に深さの異なる前記単結晶島領域に形
成した光起電力ダイオード部とＭＯＳ電界効果トランジ
スタ部とを有することを特徴とするソリッドステートリ
レー用素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078063A JPH03276770A (ja) | 1990-03-27 | 1990-03-27 | ソリッドステートリレー用素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078063A JPH03276770A (ja) | 1990-03-27 | 1990-03-27 | ソリッドステートリレー用素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276770A true JPH03276770A (ja) | 1991-12-06 |
Family
ID=13651391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078063A Pending JPH03276770A (ja) | 1990-03-27 | 1990-03-27 | ソリッドステートリレー用素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767562A (en) * | 1995-08-29 | 1998-06-16 | Kabushiki Kaisha Toshiba | Dielectrically isolated power IC |
| US6025610A (en) * | 1997-01-23 | 2000-02-15 | Nec Corporation | Solid relay and method of producing the same |
-
1990
- 1990-03-27 JP JP2078063A patent/JPH03276770A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767562A (en) * | 1995-08-29 | 1998-06-16 | Kabushiki Kaisha Toshiba | Dielectrically isolated power IC |
| US6025610A (en) * | 1997-01-23 | 2000-02-15 | Nec Corporation | Solid relay and method of producing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3782021B2 (ja) | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 | |
| JP3441330B2 (ja) | 半導体装置及びその製造方法 | |
| US6313508B1 (en) | Semiconductor device of high-voltage CMOS structure and method of fabricating same | |
| US4951113A (en) | Simultaneously deposited thin film CMOS TFTs and their method of fabrication | |
| JPH10242478A (ja) | Ｓｉ／ＳｉＧｅ接合型電界効果トランジスタ | |
| US6127701A (en) | Vertical power device with integrated control circuitry | |
| JPH05198800A (ja) | 絶縁ゲートバイポーラトランジスタ | |
| EP0292972A2 (en) | IC with recombination layer and guard ring separating VDMOS and CMOS or the like | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| US5476809A (en) | Semiconductor device and method of manufacturing the same | |
| US5040043A (en) | Power semiconductor device | |
| US7274073B2 (en) | Integrated circuit with bulk and SOI devices connected with an epitaxial region | |
| JPS60210861A (ja) | 半導体装置 | |
| CN106165084B (zh) | 单片集成级联开关 | |
| US5442219A (en) | Semiconductor device for controlling electric power | |
| JP2001504275A (ja) | 横型バイポーラ電界効果モード・ハイブリッド・トランジスタとその方法 | |
| JPH03276770A (ja) | ソリッドステートリレー用素子 | |
| JPH01175775A (ja) | 光駆動ｍｏｓ型半導体装置 | |
| JPH09266310A (ja) | 半導体装置 | |
| US6175135B1 (en) | Trench contact structure of silicon on insulator | |
| JP2672184B2 (ja) | 半導体装置の製造方法 | |
| KR100618789B1 (ko) | 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 | |
| JP3562282B2 (ja) | 半導体装置 | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| US4811063A (en) | JMOS transistor utilizing polysilicon sinks |