JPH03278967A - サーマルヘッド - Google Patents
サーマルヘッドInfo
- Publication number
- JPH03278967A JPH03278967A JP2080406A JP8040690A JPH03278967A JP H03278967 A JPH03278967 A JP H03278967A JP 2080406 A JP2080406 A JP 2080406A JP 8040690 A JP8040690 A JP 8040690A JP H03278967 A JPH03278967 A JP H03278967A
- Authority
- JP
- Japan
- Prior art keywords
- driver
- output
- power supply
- thermal head
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はサーマルヘッド発熱体を駆動する多数の出力
トランジスタを含む、複数のドライバーＩＣを備えたサ
ーマルヘッドに関する。
トランジスタを含む、複数のドライバーＩＣを備えたサ
ーマルヘッドに関する。
［発明の概要１
この発明は、サーマルヘッドにおいて、出力トランジス
タのＯＮ、ＯＦＦする時間を１ｂｉｔごとあるいは複数
ｂｉｔごと、またはドライバＩＣ１個ごとあるいは複数
個ごとに異ならせることにより印字用電源の電源ライン
に発生するノイズを軽減させるようにしたものである。
タのＯＮ、ＯＦＦする時間を１ｂｉｔごとあるいは複数
ｂｉｔごと、またはドライバＩＣ１個ごとあるいは複数
個ごとに異ならせることにより印字用電源の電源ライン
に発生するノイズを軽減させるようにしたものである。
［従来の技術１
従来、印字用電源の電源ラインに発生するノイズを軽減
させるために、多数の出力トランジスタが同時にＯＮ、
ＯＦＦしても、印字用電源からの電力供給が間に合うよ
うに、サーマルヘッドにおける全ての出力トランジスタ
のＯＮ、ＯＦＦ時間を均一に緩やかにすることでノイズ
を軽減させる技術が知られていた。
させるために、多数の出力トランジスタが同時にＯＮ、
ＯＦＦしても、印字用電源からの電力供給が間に合うよ
うに、サーマルヘッドにおける全ての出力トランジスタ
のＯＮ、ＯＦＦ時間を均一に緩やかにすることでノイズ
を軽減させる技術が知られていた。
第２図に従来のドライバーＩＣ及び周辺回路の構成図を
示す、出力トランジスタＴｒｉ〜Ｔｒｎのゲートに入力
する抵抗Ｒ１〜Ｒｎを均一に大きくすることで全ての出
力トランジスタのＯＮ、ＯＦＦ時間を緩やかにして、電
源ライン３に発生するノイズを軽減させようとしている
。
示す、出力トランジスタＴｒｉ〜Ｔｒｎのゲートに入力
する抵抗Ｒ１〜Ｒｎを均一に大きくすることで全ての出
力トランジスタのＯＮ、ＯＦＦ時間を緩やかにして、電
源ライン３に発生するノイズを軽減させようとしている
。
第３図には従来のドライバーＩＣにおいて、出力トラン
ジスタＴｒｉ 〜ＴｒｎがＯＮ、ＯＦＦした場合の電源
ラインの電圧変動を示している。出力信号Ｄｏｌ〜Ｄｏ
ｎが同時に変化しているため、急激な電力供給ができず
に電源ライン３にノイズが発生している場合を示してい
る。
ジスタＴｒｉ 〜ＴｒｎがＯＮ、ＯＦＦした場合の電源
ラインの電圧変動を示している。出力信号Ｄｏｌ〜Ｄｏ
ｎが同時に変化しているため、急激な電力供給ができず
に電源ライン３にノイズが発生している場合を示してい
る。
［発明が解決しようとする課題１
しかし、従来のサーマルヘッドは、出力トランジスタの
ＯＮ、ＯＦＦ時間を緩やかにするために、全ての出力ト
ランジスタのゲートに入力するゲート入力抵抗を大きく
したり、前記ゲートに接続する容量を大きくしても、同
時にＯＮ、ＯＦＦするｂｉｔ数が増加すれば、電源ライ
ンに発生するノイズはそれに合せて大きくなるという欠
点があったに の発明は、従来のこのような欠点を解決するために、同
時にＯＮ、ＯＦＦするｂｉｔ数が増加しても、電源ライ
ンに発生するノイズはそれに合せて大きくはならず、複
数ｂｉｔが同時にＯＮ、ＯＦＦした場合でも電源ライン
に発生するノイズを大幅に軽減させたサーマルヘッドを
得ることを目的としている。
ＯＮ、ＯＦＦ時間を緩やかにするために、全ての出力ト
ランジスタのゲートに入力するゲート入力抵抗を大きく
したり、前記ゲートに接続する容量を大きくしても、同
時にＯＮ、ＯＦＦするｂｉｔ数が増加すれば、電源ライ
ンに発生するノイズはそれに合せて大きくなるという欠
点があったに の発明は、従来のこのような欠点を解決するために、同
時にＯＮ、ＯＦＦするｂｉｔ数が増加しても、電源ライ
ンに発生するノイズはそれに合せて大きくはならず、複
数ｂｉｔが同時にＯＮ、ＯＦＦした場合でも電源ライン
に発生するノイズを大幅に軽減させたサーマルヘッドを
得ることを目的としている。
［課題を解決するための手段］
上記問題点を解決するために、この発明は出力トランジ
スタのＯＮ、ＯＦＦするタイミングを与えるイネーブル
信号に、１ｂｉｔごとあるいは複数ｂｉｔごと、または
ドライバーＩＣ１個ごとあるいは複数個ごとに遅延回路
を入れて、同時に複数の出力トランジスタがＯＮ、ＯＦ
Ｆしても電源ラインに発生するノイズを大幅に軽減させ
るようにした。
スタのＯＮ、ＯＦＦするタイミングを与えるイネーブル
信号に、１ｂｉｔごとあるいは複数ｂｉｔごと、または
ドライバーＩＣ１個ごとあるいは複数個ごとに遅延回路
を入れて、同時に複数の出力トランジスタがＯＮ、ＯＦ
Ｆしても電源ラインに発生するノイズを大幅に軽減させ
るようにした。
［作用］
上記のように構成されたサーマルヘッドを用いて、複数
の出力トランジスタが同時にＯＮ、ＯＦＦした場合、イ
ネーブル信号の入力に対して、遅延回路によって発生す
る遅延時間だけ出力トランジスタがＯＮ、ＯＦＦするタ
イミングが異なるため、印字用電源にかかる負荷は時間
分割され、複数ｂｉｔ同時にＯＮ、ＯＦＦすることによ
って発生する電源ラインのノイズの増大を抑えることが
できるのである。
の出力トランジスタが同時にＯＮ、ＯＦＦした場合、イ
ネーブル信号の入力に対して、遅延回路によって発生す
る遅延時間だけ出力トランジスタがＯＮ、ＯＦＦするタ
イミングが異なるため、印字用電源にかかる負荷は時間
分割され、複数ｂｉｔ同時にＯＮ、ＯＦＦすることによ
って発生する電源ラインのノイズの増大を抑えることが
できるのである。
［実施例］
以下に、この発明の実施例を図面にもとづいて証明する
。
。
第１図は本発明のドライバーＩＣ及び周辺回路の第１実
施例の構成図を示している。
施例の構成図を示している。
ドライバーＩＣＩは出力トランジスタＴｒｉ〜Ｔｒｎを
有し、それらＴｒｉ−Ｔｒｎにゲート入力抵抗Ｒ１−Ｒ
ｎが接続されている。
有し、それらＴｒｉ−Ｔｒｎにゲート入力抵抗Ｒ１−Ｒ
ｎが接続されている。
出力トランジスタＴｒｌ＝ＴｒｎのＯＮ、ＯＦＦ状態は
ラッチ５から出力されるデータＤ１〜Ｄｎと、入力端子
７から入力されるイネーブル信号ＥＮの論理によって決
定される。ラッチ５に入力されるデータは入力端子９か
ら入力されるシリアル信号ＳＩがシフトレジスタ６を通
してパラレル信号に変換されシフトレジスタ出力信号Ｆ
ｌ〜Ｆｎの信号となり、入力端子８から入力されるラッ
チ信号ＬＡによってラッチされる。
ラッチ５から出力されるデータＤ１〜Ｄｎと、入力端子
７から入力されるイネーブル信号ＥＮの論理によって決
定される。ラッチ５に入力されるデータは入力端子９か
ら入力されるシリアル信号ＳＩがシフトレジスタ６を通
してパラレル信号に変換されシフトレジスタ出力信号Ｆ
ｌ〜Ｆｎの信号となり、入力端子８から入力されるラッ
チ信号ＬＡによってラッチされる。
入力端子１０から入力されるクロック信号ＣＬはＳＩ信
号をシフトレジスタ６に入力する際のシフトクロックで
ある。
号をシフトレジスタ６に入力する際のシフトクロックで
ある。
出力端子１２から出力されるシリアルアウト信号ＳＯは
ドライバーＩＣを継続接続するための出力信号である。
ドライバーＩＣを継続接続するための出力信号である。
遅延口Ｂｌｌは出力トランジスタのｌｂｉ ｔごとに、
配置されている。
配置されている。
このように構成されたドライバーＩＣＩにおいて、入力
端子７から入力されたイネーブル信号ＥＮは遅延回路１
１を通過する度に遅延を重ねるため、出力トランジスタ
Ｔｒｉ〜Ｔｒｎを動作させるタイミングが、ｂｉｔごと
にずれていくことになる。第４図はこのときの電源ライ
ンの電圧変動を示している。１度のイネーブル信号ＥＮ
に対して、出力信号Ｄ○１〜Ｄｏｎは時間がずれて変化
していく、このため印字用電源２から供給される電力は
緩やかな変動となり、電源ライン３に見られるノイズは
軽度なものとなる。
端子７から入力されたイネーブル信号ＥＮは遅延回路１
１を通過する度に遅延を重ねるため、出力トランジスタ
Ｔｒｉ〜Ｔｒｎを動作させるタイミングが、ｂｉｔごと
にずれていくことになる。第４図はこのときの電源ライ
ンの電圧変動を示している。１度のイネーブル信号ＥＮ
に対して、出力信号Ｄ○１〜Ｄｏｎは時間がずれて変化
していく、このため印字用電源２から供給される電力は
緩やかな変動となり、電源ライン３に見られるノイズは
軽度なものとなる。
第１図においては遅延回路１１は出力トランジスタ１ｂ
ｉｔごとに配置されているが、複数ｂｌｔごと、例えば
２ｂｉｔごと、３ｂｉｔごと等でも同様の効果が得られ
る。また原則的に配置しなくても良い。
ｉｔごとに配置されているが、複数ｂｌｔごと、例えば
２ｂｉｔごと、３ｂｉｔごと等でも同様の効果が得られ
る。また原則的に配置しなくても良い。
第５図は、本発明のドライバーＩＣ及び周辺回路の第２
の実施例の構成図を示している。ドライバーＩＣ１の１
個ごとに遅延回路１４を入れた場合である。
の実施例の構成図を示している。ドライバーＩＣ１の１
個ごとに遅延回路１４を入れた場合である。
入力端子１３から入力されたイネーブル信号ＥＮは遅延
回路１４を通過する度に遅延を重ねるため、ドライバー
ＩＣＩごとに出力トランジスタを動作させるタイミング
がずれていくことになる。
回路１４を通過する度に遅延を重ねるため、ドライバー
ＩＣＩごとに出力トランジスタを動作させるタイミング
がずれていくことになる。
このため印字用電源２から供給される電力は緩やかな変
動となり、電源ライン３に見られるノイズは軽度なもの
となる。
動となり、電源ライン３に見られるノイズは軽度なもの
となる。
第６図は１本発明のドライバーＩＣ及び周辺回路の第３
の実施例の構成図を示している。ドライバーＩＣＩの中
に遅延回路１５を入れ遅延回路１５を通過したイネーブ
ル信号ＥＮがさらにドライバーＩＣの外にある遅延回路
１６を通過して継続接続されたドライバーＩＣＩに入力
された場合であるにの場合も第５図で得られた効果が同
様に得られ、電源ライン３に見られるノイズは軽度なも
のとなる。
の実施例の構成図を示している。ドライバーＩＣＩの中
に遅延回路１５を入れ遅延回路１５を通過したイネーブ
ル信号ＥＮがさらにドライバーＩＣの外にある遅延回路
１６を通過して継続接続されたドライバーＩＣＩに入力
された場合であるにの場合も第５図で得られた効果が同
様に得られ、電源ライン３に見られるノイズは軽度なも
のとなる。
第６図においては遅延回路１５．１６両方をドライバー
ＩＣ１個ごとに配置しているが、遅延回路１５のみの継
続接続あるいは遅延回路１６のみの継続接続でも同様の
効果が得られる。また、ドライバーＩＣ１個ごとではな
く、複数個ごとでも同様の効果が得られる。また、規則
定な配置にする必要もない。
ＩＣ１個ごとに配置しているが、遅延回路１５のみの継
続接続あるいは遅延回路１６のみの継続接続でも同様の
効果が得られる。また、ドライバーＩＣ１個ごとではな
く、複数個ごとでも同様の効果が得られる。また、規則
定な配置にする必要もない。
以上のように電源ラインのノイズを軽減することはノイ
ズによって発生するラッチ５あるいはシフトレジスタ６
等のロジック系回路の誤動作を防止することになる。ま
た、サーマルヘッドがファクシミリ、プリンタ等へ組み
込まれた場合、ＣＰＵ等へのノイズ混入を防止すること
になる。
ズによって発生するラッチ５あるいはシフトレジスタ６
等のロジック系回路の誤動作を防止することになる。ま
た、サーマルヘッドがファクシミリ、プリンタ等へ組み
込まれた場合、ＣＰＵ等へのノイズ混入を防止すること
になる。
印字用電源２の小型化によって発生しやすくなる電源ラ
インノイズがおさえられるため、印字用電源の小型化に
も寄与する。
インノイズがおさえられるため、印字用電源の小型化に
も寄与する。
この発明は、以上説明したように、出力トランジスタの
ＯＮ、ＯＦＦするタイミングを与えるイネーブル信号に
、１ｂｉｔごとあるいは複数ｂｉｔごと、またはドライ
バーＩＣ１個ごとあるいは複数個ごとに遅延回路を入れ
るという簡単な構造で、出力トランジスタのＯＮ、ＯＦ
Ｆ時の印字用電源への負荷を軽減し、電源ラインに発生
するノイズを軽減させることに効果がある。
ＯＮ、ＯＦＦするタイミングを与えるイネーブル信号に
、１ｂｉｔごとあるいは複数ｂｉｔごと、またはドライ
バーＩＣ１個ごとあるいは複数個ごとに遅延回路を入れ
るという簡単な構造で、出力トランジスタのＯＮ、ＯＦ
Ｆ時の印字用電源への負荷を軽減し、電源ラインに発生
するノイズを軽減させることに効果がある。
【図面の簡単な説明】
第１図は１本発明のドライバーＩＣ及び周辺回路の第１
実施例の構成図、第２図は従来のドライバーＩＣ及び周
辺回路の構成図。 第３図は、第２図の回路の動作を説明するための波形図
。 第４図は第１図の回路の動作を説明するための波形図で
ある。 第５図は本発明のドライバーＩＣ及び周辺回路の第２実
施例の構成図。 第６図は本発明のドライバーＩＣ及び周辺回路の第３実
施例の構成図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ・ ・ ８ ・ ・ ・ ９ ・ ・ ・ ｌ Ｏ・ ・ ・ １１ ・ ・ ・ ｌ ２ ・ ・ ・ １３ ・ ・ ・ １４〜１６ ＥＮ ・ ・ ・ ＬＡ ・ ・ ・ ＳＩ ・ ・ ・ ・ドライバーＩＣ ・印字用電源 ・電源ライン ・サーマルヘッド発熱体 ・ラッチ ・シフトレジスタ ・イネーブル信号ＥＮ入力端子 ・ラッチ信号ＬＡ入力端子 ・シリアル信号ＳＩ入力端子 ・クロック信号ＣＬ入力端子 ・遅延回路 ・シリアルアウト信号ＳＯ出力端子 ・イネーブル信号ＥＮ入力端子 ・遅延回路 ・イネーブル信号 ・ラッチ信号 ・シリアル信号 ＣＬ・・・・クロック信号 ＤｏｌＡ−Ｄｏｎ ・・・・出力信号 Ｔｒｉ−Ｔｒｎ ・・・・出力トランジスタ Ｒ１−Ｒｎ・ゲート入力抵抗 Ｄ１〜Ｄｎ・ラッチ出力信号 Ｆ１〜Ｆｎ・シフトレジスタ出力信号 ＳＯ・・・・シリアルアウト信号
実施例の構成図、第２図は従来のドライバーＩＣ及び周
辺回路の構成図。 第３図は、第２図の回路の動作を説明するための波形図
。 第４図は第１図の回路の動作を説明するための波形図で
ある。 第５図は本発明のドライバーＩＣ及び周辺回路の第２実
施例の構成図。 第６図は本発明のドライバーＩＣ及び周辺回路の第３実
施例の構成図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ・ ・ ８ ・ ・ ・ ９ ・ ・ ・ ｌ Ｏ・ ・ ・ １１ ・ ・ ・ ｌ ２ ・ ・ ・ １３ ・ ・ ・ １４〜１６ ＥＮ ・ ・ ・ ＬＡ ・ ・ ・ ＳＩ ・ ・ ・ ・ドライバーＩＣ ・印字用電源 ・電源ライン ・サーマルヘッド発熱体 ・ラッチ ・シフトレジスタ ・イネーブル信号ＥＮ入力端子 ・ラッチ信号ＬＡ入力端子 ・シリアル信号ＳＩ入力端子 ・クロック信号ＣＬ入力端子 ・遅延回路 ・シリアルアウト信号ＳＯ出力端子 ・イネーブル信号ＥＮ入力端子 ・遅延回路 ・イネーブル信号 ・ラッチ信号 ・シリアル信号 ＣＬ・・・・クロック信号 ＤｏｌＡ−Ｄｏｎ ・・・・出力信号 Ｔｒｉ−Ｔｒｎ ・・・・出力トランジスタ Ｒ１−Ｒｎ・ゲート入力抵抗 Ｄ１〜Ｄｎ・ラッチ出力信号 Ｆ１〜Ｆｎ・シフトレジスタ出力信号 ＳＯ・・・・シリアルアウト信号
Claims (1)
- サーマルヘッド発熱体を駆動する多数の出力トランジス
タを含む複数のドライバーＩＣを備えたサーマルヘッド
において、前記出力トランジスタのＯＮ、ＯＦＦする時
間を１ｂｉｔごとあるいは複数ｂｉｔごと、またはドラ
イバーＩＣ１個ごとあるいは複数個ごとに異ならせるこ
とにより、前記サーマルヘッド発熱体へ電力を供給する
印字用電源の電源ラインに前記出力トランジスタのＯＮ
、ＯＦＦによって発生するノイズを軽減させることを特
徴とするサーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080406A JPH03278967A (ja) | 1990-03-28 | 1990-03-28 | サーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080406A JPH03278967A (ja) | 1990-03-28 | 1990-03-28 | サーマルヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278967A true JPH03278967A (ja) | 1991-12-10 |
Family
ID=13717415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2080406A Pending JPH03278967A (ja) | 1990-03-28 | 1990-03-28 | サーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278967A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028283A1 (en) * | 1994-04-15 | 1995-10-26 | Rohm Co., Ltd. | Thermal print head, driving ic used therefor, and control method of thermal print head |
| JP2008207357A (ja) * | 2007-02-23 | 2008-09-11 | Mitsumi Electric Co Ltd | サーマルヘッド駆動回路及びそれを用いたプリンタ |
| JP2009101585A (ja) * | 2007-10-23 | 2009-05-14 | Seiko Epson Corp | サーマルヘッドドライバ、サーマルヘッド、電子機器及び印刷システム、並びにサーマルヘッドドライバ及びサーマルヘッドのレイアウト方法 |
-
1990
- 1990-03-28 JP JP2080406A patent/JPH03278967A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028283A1 (en) * | 1994-04-15 | 1995-10-26 | Rohm Co., Ltd. | Thermal print head, driving ic used therefor, and control method of thermal print head |
| US5729275A (en) * | 1994-04-15 | 1998-03-17 | Rohm Co. Ltd. | Thermal printhead, drive IC for the same and method for controlling the thermal printhead |
| JP2008207357A (ja) * | 2007-02-23 | 2008-09-11 | Mitsumi Electric Co Ltd | サーマルヘッド駆動回路及びそれを用いたプリンタ |
| JP2009101585A (ja) * | 2007-10-23 | 2009-05-14 | Seiko Epson Corp | サーマルヘッドドライバ、サーマルヘッド、電子機器及び印刷システム、並びにサーマルヘッドドライバ及びサーマルヘッドのレイアウト方法 |
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