JPH03282803A - 電圧クランプ回路 - Google Patents
電圧クランプ回路Info
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- JPH03282803A JPH03282803A JP8420790A JP8420790A JPH03282803A JP H03282803 A JPH03282803 A JP H03282803A JP 8420790 A JP8420790 A JP 8420790A JP 8420790 A JP8420790 A JP 8420790A JP H03282803 A JPH03282803 A JP H03282803A
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- 239000004065 semiconductor Substances 0.000 abstract description 4
- 230000037431 insertion Effects 0.000 abstract 1
- 238000003780 insertion Methods 0.000 abstract 1
- 239000012212 insulator Substances 0.000 abstract 1
- 208000011380 COVID-19–associated multisystem inflammatory syndrome in children Diseases 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000009966 trimming Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）を用いた電圧クランプ回路に関し、特に太陽電池
等の非レギュレーション電源から得られるＩＣ用電源電
圧をクランプする電圧クランプ回路に間する。
スタ）を用いた電圧クランプ回路に関し、特に太陽電池
等の非レギュレーション電源から得られるＩＣ用電源電
圧をクランプする電圧クランプ回路に間する。
第４図は電圧クランプ回路９従来例の回路図である。
本従来例は、非レギュレーション電源である太陽電池Ｐ
１の出力を半導体集積回路装置Ｌｌの負電源として利用
する場合に、太陽電池ＰＩの出力（一般に、定電流出力
とみなすことができる）により得られる負電圧−ｖｓｓ
ｔが下がりすぎないようにクランプするものである。な
お、第４図中、太陽電池Ｐｉの出力端と半導体集積回路
装ＭＬｌとの間には逆流防止用のダイオードＤ１が設け
られているため、負電圧−ＶＳＳＩと半導体集積回路装
置Ｌ１に供給される負電圧−ＶＳＳ２とは分離された形
態となっているが、負電圧−ＶＳＳＩが大幅に上昇した
場合には、その影響を受けて負電圧−ＶＳＳ２も上昇す
るという間係かあり、負電圧−ＶＳＳ １の大幅な変動
を防１卜することは、結果的に負電圧−ＶＳＳ２の変動
を防１卜することになる。また、負電圧−ＶＳＳ２とグ
ランド（正電源）との間には、電圧保持用コンデンサＣ
１が設けられている。
１の出力を半導体集積回路装置Ｌｌの負電源として利用
する場合に、太陽電池ＰＩの出力（一般に、定電流出力
とみなすことができる）により得られる負電圧−ｖｓｓ
ｔが下がりすぎないようにクランプするものである。な
お、第４図中、太陽電池Ｐｉの出力端と半導体集積回路
装ＭＬｌとの間には逆流防止用のダイオードＤ１が設け
られているため、負電圧−ＶＳＳＩと半導体集積回路装
置Ｌ１に供給される負電圧−ＶＳＳ２とは分離された形
態となっているが、負電圧−ＶＳＳＩが大幅に上昇した
場合には、その影響を受けて負電圧−ＶＳＳ２も上昇す
るという間係かあり、負電圧−ＶＳＳ １の大幅な変動
を防１卜することは、結果的に負電圧−ＶＳＳ２の変動
を防１卜することになる。また、負電圧−ＶＳＳ２とグ
ランド（正電源）との間には、電圧保持用コンデンサＣ
１が設けられている。
次に、本従来例の構成を説明する。
本従来例は、デジタル入力Ｓｉｔ〜Ｓｉｎにより決定さ
れる分圧比に従って負電圧−ＶＳＳ２を分圧して出力す
るトリミング回路Ｔｌと、このトリミング回路Ｔ１の分
圧出力を入力とするコンパレータ１ｃｌ−、ショート用
Ｘ イ”ｔ ＋ ングＭＩＳ ＦＥＴ Ｎ１９ トチ構
成されている。コンパレータ１ｄは、差動対をなすエン
ハンスメント型ＰＭＩＳ ＦＥＴ Ｎ１３およびデイプ
レッション型ＰＭＩＳ ＦＥＴ Ｎ１４と、この差動対
の能動負荷となるカレントミラーを構成するをＮＭＩＳ
ＦＥＴ Ｎ１５．Ｍｌｆｌと、定電流源回路を構成す
るＰＭＩＳ ＦＥＴＭｌｌ、Ｎ１２ 、定電流源Ｊｌと
、反転増幅回路を構成するＰＭＩＳ ＦＥＴ Ｎ１７、
ＮＭＩＳ ＦＥＴ Ｎ１８とで構成されている。
れる分圧比に従って負電圧−ＶＳＳ２を分圧して出力す
るトリミング回路Ｔｌと、このトリミング回路Ｔ１の分
圧出力を入力とするコンパレータ１ｃｌ−、ショート用
Ｘ イ”ｔ ＋ ングＭＩＳ ＦＥＴ Ｎ１９ トチ構
成されている。コンパレータ１ｄは、差動対をなすエン
ハンスメント型ＰＭＩＳ ＦＥＴ Ｎ１３およびデイプ
レッション型ＰＭＩＳ ＦＥＴ Ｎ１４と、この差動対
の能動負荷となるカレントミラーを構成するをＮＭＩＳ
ＦＥＴ Ｎ１５．Ｍｌｆｌと、定電流源回路を構成す
るＰＭＩＳ ＦＥＴＭｌｌ、Ｎ１２ 、定電流源Ｊｌと
、反転増幅回路を構成するＰＭＩＳ ＦＥＴ Ｎ１７、
ＮＭＩＳ ＦＥＴ Ｎ１８とで構成されている。
本従来例の動作を説明する。
負電圧−ＶＳＳ １が大幅に低下した場合、ｌｌｌＯｓ
ＦＥＴのゲート・ソース間電圧は定電圧特性を示すた
めに差動増幅回路の衝動負荷を構成するＮＭＯＳ ＦＥ
Ｔ Ｎ１５、Ｎ１１３のゲート電圧も低下し、出力段の
ＮＭＯＳ ＦＥＴＭ１８のゲート電圧が低下し、この結
果、ショート用ＮＭＯＳ ＦＥＴ Ｎ１９のゲート電圧
が上昇してこのＮＭＯＳＦＥＴｌ１１がオンし、−ＶＳ
ＳＩの大幅な低下を補償する。
ＦＥＴのゲート・ソース間電圧は定電圧特性を示すた
めに差動増幅回路の衝動負荷を構成するＮＭＯＳ ＦＥ
Ｔ Ｎ１５、Ｎ１１３のゲート電圧も低下し、出力段の
ＮＭＯＳ ＦＥＴＭ１８のゲート電圧が低下し、この結
果、ショート用ＮＭＯＳ ＦＥＴ Ｎ１９のゲート電圧
が上昇してこのＮＭＯＳＦＥＴｌ１１がオンし、−ＶＳ
ＳＩの大幅な低下を補償する。
この負帰還作用によってクランプされたときの−ＶＳＳ
Ｉ （−ＶＳＳ２）は、エンハンスメント型ＰＩＩＩＩ
ＳＦＥＴ Ｎ１３のスレシ覆−ルド電圧をＶＴＥとし、
デイプレッション型ＰＭＩＳ ＦＥＴ Ｎ１４のスレシ
ョールド電圧をＶＴＤとし、トリミング回路Ｔｌの分圧
比をαとすると、 ＶＴＥ−ＶＴＤ −ＶＳＳＩ （−ＶＳＳ２）＝ と表わされる。すなわち、電圧クランプされた状態では
、差動対をなすＰＭＩＳ ＦＥＴ Ｎ１３とＮ１４はバ
ランスしており、このようなバランス状態が実現される
のは、差動対をなす両トランジスタのスレショールド電
圧の差分がトリミング回路から出力されている場合であ
り、これより上式の関係式が導出される。
Ｉ （−ＶＳＳ２）は、エンハンスメント型ＰＩＩＩＩ
ＳＦＥＴ Ｎ１３のスレシ覆−ルド電圧をＶＴＥとし、
デイプレッション型ＰＭＩＳ ＦＥＴ Ｎ１４のスレシ
ョールド電圧をＶＴＤとし、トリミング回路Ｔｌの分圧
比をαとすると、 ＶＴＥ−ＶＴＤ −ＶＳＳＩ （−ＶＳＳ２）＝ と表わされる。すなわち、電圧クランプされた状態では
、差動対をなすＰＭＩＳ ＦＥＴ Ｎ１３とＮ１４はバ
ランスしており、このようなバランス状態が実現される
のは、差動対をなす両トランジスタのスレショールド電
圧の差分がトリミング回路から出力されている場合であ
り、これより上式の関係式が導出される。
なお 実際には、コンパレータの応答スピードが有限で
あることより、クランプ電圧は上述の式により定まる理
想値より低下するが、電圧保持用コンデンサＣＩの容量
を大きくすることやコンパレータの動作速度を向上させ
るショート用ＮＭＩＳＦＥＴ Ｎ１９のショート能力を
増大させる等の手段により、はぼ問題のない値にクラン
プできる。
あることより、クランプ電圧は上述の式により定まる理
想値より低下するが、電圧保持用コンデンサＣＩの容量
を大きくすることやコンパレータの動作速度を向上させ
るショート用ＮＭＩＳＦＥＴ Ｎ１９のショート能力を
増大させる等の手段により、はぼ問題のない値にクラン
プできる。
上述した従来のＭＩＳ ＦＥＴを用いたクランプ回路は
、十分ショート能力のあるＮＮｌ５ ＦＥＴ Ｎ１９が
−Ｈオンすると、低下した負電圧−ＶＳＳ ｌの補償範
囲を超えて、大幅に電圧が上昇してしまう場合があり（
すなわち、グランドレベルに近づき１、このような場合
には、クランプ回路が誤動作して、かえってこの電位上
昇を助長させるという問題点がある。
、十分ショート能力のあるＮＮｌ５ ＦＥＴ Ｎ１９が
−Ｈオンすると、低下した負電圧−ＶＳＳ ｌの補償範
囲を超えて、大幅に電圧が上昇してしまう場合があり（
すなわち、グランドレベルに近づき１、このような場合
には、クランプ回路が誤動作して、かえってこの電位上
昇を助長させるという問題点がある。
この問題点が生じる理由を第４図、第５図を用いて説明
する。
する。
太陽電池Ｐｉからの過度の充電により負電圧−ＶＳＳＩ
がクランプ電圧以下になり、ショート用ＮＭＩＳＦＥＴ
Ｎ１９がオンし、この後、オフ状態へ移行する場合を
考える。負電圧−ＶＳＳＩが過度に上昇しなければ、出
力段を構成するＮＭＩＳ ＦＥＴ Ｎ１８の電流能力は
、領和領域においてＰＭＩＳ ＦＥＴ Ｎ１７の電流能
力より大きいため、ショート用ＮＩＳ ＦＥＴ Ｍｌｌ
？のゲートはローレベルとなってこれがオフし、負電圧
−ｖｓｓｔは、はぼクランプレベルとなる。ところがシ
ョートの結果、負電圧−ＶＳＳＩの電圧が大幅に上昇し
てしまうと、ＮＭＩＳ ＦＥＴ Ｎ１８のソース電位も
これに伴なって上昇し、一方、差動回路のカレントミラ
ー負荷を構成ｔルＮＭＩｓ ＦＥＴ １１５．ＭｌＢ（
７）ケ−）電位も同様に上昇する。しかし、デイプレッ
ション型ＰＭＩＳ ＦＥＴ １４は３極管領域にはいっ
ているため、Ａ１点の電位はほとんど変動せず、この結
果、ＮＭＩＳ ＦＥＴ旧８のゲート・ソース間電圧が減
少して、オフ状態となる。すると、ＰＭＩＳ ＦＥＴ
Ｍｌ？の出力電流によりＮＭＩＳ配下［１９のゲートが
駆動され オン状態が維持されクランプ電圧はグランド
側へ犬きくシフトしてしまう、このように、コンパレー
タ１の出力は電源電圧に対して正の依存性を有する。こ
の関係を図示すると第５図のようになる。
がクランプ電圧以下になり、ショート用ＮＭＩＳＦＥＴ
Ｎ１９がオンし、この後、オフ状態へ移行する場合を
考える。負電圧−ＶＳＳＩが過度に上昇しなければ、出
力段を構成するＮＭＩＳ ＦＥＴ Ｎ１８の電流能力は
、領和領域においてＰＭＩＳ ＦＥＴ Ｎ１７の電流能
力より大きいため、ショート用ＮＩＳ ＦＥＴ Ｍｌｌ
？のゲートはローレベルとなってこれがオフし、負電圧
−ｖｓｓｔは、はぼクランプレベルとなる。ところがシ
ョートの結果、負電圧−ＶＳＳＩの電圧が大幅に上昇し
てしまうと、ＮＭＩＳ ＦＥＴ Ｎ１８のソース電位も
これに伴なって上昇し、一方、差動回路のカレントミラ
ー負荷を構成ｔルＮＭＩｓ ＦＥＴ １１５．ＭｌＢ（
７）ケ−）電位も同様に上昇する。しかし、デイプレッ
ション型ＰＭＩＳ ＦＥＴ １４は３極管領域にはいっ
ているため、Ａ１点の電位はほとんど変動せず、この結
果、ＮＭＩＳ ＦＥＴ旧８のゲート・ソース間電圧が減
少して、オフ状態となる。すると、ＰＭＩＳ ＦＥＴ
Ｍｌ？の出力電流によりＮＭＩＳ配下［１９のゲートが
駆動され オン状態が維持されクランプ電圧はグランド
側へ犬きくシフトしてしまう、このように、コンパレー
タ１の出力は電源電圧に対して正の依存性を有する。こ
の関係を図示すると第５図のようになる。
帽１を幇決するための手段〕
本発明の電圧クランプ回路は、スレショールド電圧が異
なる２個の第１導電型ＮＩＳ ＦＥＴからなる差動対と
、該差動対の共通ソースと第１の電源との間に接続され
た電流源と、該差動対をなす第１導電型ＭＩＳ ＦＥＴ
のドレインと第２の電源との間に接続された負荷素子と
、該負荷素子と前記第１導電型ＮＩＳ ＦＥＴとの共通
接続点から得られる信号を入力とし、前記第１および第
２の電源を動作電源とする反転増幅回路と、該反転増幅
回路の出力を入力とするインバータとからなるコンパレ
ータと、該コンパレータを構成する前記インバータの出
力をゲート入力電圧とし、前記第１および第２の電源間
に設けられた第２導電型ＮＩＳ ＦＥＴとを有している
。
なる２個の第１導電型ＮＩＳ ＦＥＴからなる差動対と
、該差動対の共通ソースと第１の電源との間に接続され
た電流源と、該差動対をなす第１導電型ＭＩＳ ＦＥＴ
のドレインと第２の電源との間に接続された負荷素子と
、該負荷素子と前記第１導電型ＮＩＳ ＦＥＴとの共通
接続点から得られる信号を入力とし、前記第１および第
２の電源を動作電源とする反転増幅回路と、該反転増幅
回路の出力を入力とするインバータとからなるコンパレ
ータと、該コンパレータを構成する前記インバータの出
力をゲート入力電圧とし、前記第１および第２の電源間
に設けられた第２導電型ＮＩＳ ＦＥＴとを有している
。
コンパレータ出力をインバータで反転し、この反転出力
でショート用にＩｓ ＦＥＴを駆動することにより、ク
ランプ電圧の電源電圧依存性を排除できる。
でショート用にＩｓ ＦＥＴを駆動することにより、ク
ランプ電圧の電源電圧依存性を排除できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の電圧クランプ回路の一実施例の回路図
、第２図は本実施例の動作を説明するための図である。
、第２図は本実施例の動作を説明するための図である。
本実施例が第４図の従来例と異なる点は。
ショート用ＭＩＳ ＦＥＴ Ｍｌｌ３のゲートが、新た
に付加されたインバータエ１の出力により駆動される点
およびＮＭＩＳ ＦＥＴ１８のゲートが差動回路のＢ１
点に接続されている点である。インバータＩｆを付加す
ることにより本実施例の特性は第２図に示すように第５
図と逆となり、クランプ電圧の正の依存性がなくなる。
に付加されたインバータエ１の出力により駆動される点
およびＮＭＩＳ ＦＥＴ１８のゲートが差動回路のＢ１
点に接続されている点である。インバータＩｆを付加す
ることにより本実施例の特性は第２図に示すように第５
図と逆となり、クランプ電圧の正の依存性がなくなる。
また、差動増幅回路からの出力取出を逆転させることに
より、インバータＩＩを挿入したことによる弊害を除去
できる。
より、インバータＩＩを挿入したことによる弊害を除去
できる。
第３図は本発明の電圧クランプ回路の他の実施例の回路
図である。
図である。
木実織細は第１図のＭＩＳ ）ランジスタの導電型な逆
にした回路であり、第１図の実施例と同様の効果が得ら
れる。
にした回路であり、第１図の実施例と同様の効果が得ら
れる。
以上説明したように本発明は、コンパレータ出力を反転
してショート用ＭＩＳ ＦＥＴを駆動し、コンパレータ
出力の電源電圧依存性を積極的に利用することにより、
電圧クランプを安定に行なうことができる効果がある。
してショート用ＭＩＳ ＦＥＴを駆動し、コンパレータ
出力の電源電圧依存性を積極的に利用することにより、
電圧クランプを安定に行なうことができる効果がある。
第１図は本発明の電圧クランプ回路の一実施例の回路図
、第２図は本実施例の動作を説明するための図、第３図
は本発明の電圧クランプ回路の他の実施例の回路図、第
４図は従来例の回路図、第５図は従来例の動作を説明す
るための図である。 ｌａ、１ｂ、１ｄ・・・・・・コンパレータ。 Ｐｉ・・・・・・・・・・・・太陽電池、Ｌ １・・・
・・・・・・・・・ＬＳＩ。 Ｔ１・・・・・・・・・・・・トリミング回路、Ｃ１・
・・・・・・・・・・・保持コンデンサ、Ｊｌ・・・・
・・・・・・・・定電流源、Ｉｌ・・・・・・・・・・
・・インバータ、Ｍｌｌ、Ｍ１２１Ｍ１７．Ｍ１３
・・・・・・エンハンスメント型ＰＭＩＳ Ｍ１４・・・・・・・・・・・・デイプレッション型Ｐ
ＭＩＳＭ１５．ＭｌＢ、ＭｌＢ・・・・・・ ＦＥＴ、 ＦＥＴ、 エンハンスメント型ＮＭＩＳ ＦＥＴ、 ［１９・・・・・・・・・・・・ショート用ＮＭＩＳＦ
ＥＴ。
、第２図は本実施例の動作を説明するための図、第３図
は本発明の電圧クランプ回路の他の実施例の回路図、第
４図は従来例の回路図、第５図は従来例の動作を説明す
るための図である。 ｌａ、１ｂ、１ｄ・・・・・・コンパレータ。 Ｐｉ・・・・・・・・・・・・太陽電池、Ｌ １・・・
・・・・・・・・・ＬＳＩ。 Ｔ１・・・・・・・・・・・・トリミング回路、Ｃ１・
・・・・・・・・・・・保持コンデンサ、Ｊｌ・・・・
・・・・・・・・定電流源、Ｉｌ・・・・・・・・・・
・・インバータ、Ｍｌｌ、Ｍ１２１Ｍ１７．Ｍ１３
・・・・・・エンハンスメント型ＰＭＩＳ Ｍ１４・・・・・・・・・・・・デイプレッション型Ｐ
ＭＩＳＭ１５．ＭｌＢ、ＭｌＢ・・・・・・ ＦＥＴ、 ＦＥＴ、 エンハンスメント型ＮＭＩＳ ＦＥＴ、 ［１９・・・・・・・・・・・・ショート用ＮＭＩＳＦ
ＥＴ。
Claims (1)
- １、スレショールド電圧が異なる２個の第１導電型ＭＩ
ＳＦＥＴからなる差動対と、該差動対の共通ソースと第
１の電源との間に接続された電流源と、該差動対をなす
第１導電型ＭＩＳＦＥＴのドレインと第２の電源との間
に接続された負荷素子と、該負荷素子と前記第１導電型
ＭＩＳＦＥＴとの共通接続点から得られる信号を入力と
し、前記第１および第２の電源を動作電源とする反転増
幅回路と、該反転増幅回路の出力を入力とするインバー
タとからなるコンパレータと、該コンパレータを構成す
る前記インバータの出力をゲート入力電圧とし、前記第
１および第２の電源間に設けられた第２導電型ＭＩＳＦ
ＥＴとを有する電圧クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8420790A JP2646794B2 (ja) | 1990-03-30 | 1990-03-30 | 電圧クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8420790A JP2646794B2 (ja) | 1990-03-30 | 1990-03-30 | 電圧クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03282803A true JPH03282803A (ja) | 1991-12-13 |
| JP2646794B2 JP2646794B2 (ja) | 1997-08-27 |
Family
ID=13824039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8420790A Expired - Fee Related JP2646794B2 (ja) | 1990-03-30 | 1990-03-30 | 電圧クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646794B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087091A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | 過電流検出回路及び基準電圧生成回路 |
| JP2008234015A (ja) * | 2007-03-16 | 2008-10-02 | Fuji Electric Device Technology Co Ltd | 過電流検出回路、ｄｃ−ｄｃコンバータ、及び過電流検出方法 |
-
1990
- 1990-03-30 JP JP8420790A patent/JP2646794B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087091A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | 過電流検出回路及び基準電圧生成回路 |
| JP2008234015A (ja) * | 2007-03-16 | 2008-10-02 | Fuji Electric Device Technology Co Ltd | 過電流検出回路、ｄｃ−ｄｃコンバータ、及び過電流検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2646794B2 (ja) | 1997-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |