JPH0328517Y2

JPH0328517Y2 -

Info

Publication number: JPH0328517Y2
Application number: JP1981186191U
Authority: JP
Priority date: 1981-12-14
Filing date: 1981-12-14
Publication date: 1991-06-19
Also published as: JPS5892744U

Description

【考案の詳細な説明】考案の技術分野この考案はマルチコレクタトランジスタのコレ
クタ用として形成されたShallowN⁺層と該
ShallowN⁺層上に分割された電極取り出し用の
コンタクトホール間を抵抗として用いた半導体素
子に関する。[Detailed description of the invention] Technical field of the invention This invention is based on the ShallowN ⁺ layer formed for the collector of a multi-collector transistor.
The present invention relates to a semiconductor device using as a resistor between contact holes for taking out electrodes divided on a ShallowN ⁺ layer.

考案の技術的背景第１図は出力トランジスタを示している。図に
示すようにトランジスタQ₁はコレクタ電極を２
つ有している。そして、一方のコレクタ電極には
負荷抵抗Ｒを介してコレクタ電圧V_ccが供給され
る。そして、電流I_pに従つて上記負荷抵抗Ｒの電
圧降下をＡ点で検出する様になつている。Technical background of the invention Figure 1 shows an output transistor. As shown in the figure, transistor Q ₁ has a collector electrode of 2
I have one. A collector voltage V _cc is supplied to one collector electrode via a load resistor R. Then, the voltage drop across the load resistor R is detected at point A according to the current I _p .

背景技術の問題点しかし、従来このような回路をモノリシツク
IC（プレーナ構造）にする場合、トランジスタQ₁
の他に抵抗Ｒを外付けに形成する必要があつた。
この為、スペースメリツトが悪いという欠点があ
つた。これは数Ωの抵抗が現在までモノリシツク
ICで精度良く形成する事ができなかつたからで
ある。Problems with the background technology However, in the past, such circuits were constructed monolithically.
When using an IC (planar structure), transistor Q ₁
In addition, it was necessary to form a resistor R externally.
For this reason, it had the disadvantage of poor space advantages. Until now, this is a monolithic resistor of several ohms.
This is because it could not be formed with high precision using IC.

考案の目的この考案は上記の点に鑑みてなされたもので、
その目的はマルチコレクタトランジスタのコレク
タ用として形成されたShallowN⁺層と、該
ShallowN⁺層上に分割された電極取り出し用の
コンタクトホール間を抵抗として用い、スペース
メリツトの良い半導体素子を提供することにあ
る。Purpose of the invention This invention was made in view of the above points.
Its purpose is to connect the ShallowN ⁺ layer formed for the collector of a multi-collector transistor and
The object of the present invention is to provide a semiconductor element with good space advantages by using the contact holes for taking out electrodes divided on the ShallowN ⁺ layer as a resistor.

考案の概要マルチコレクタトランジスタのコレクタ用とし
て形成されたShallowN⁺層と、該ShallowN⁺と
該ShallowN⁺層上に分割された電極取り出し用
のコンタクトホール間を抵抗として用いている。Summary of the invention A resistor is used between a ShallowN ⁺ layer formed for the collector of a multi-collector transistor and a contact hole for taking out an electrode divided on the ShallowN ⁺ and ShallowN ⁺ layer.

考案の実施例以下、図面を参照してこの考案の一実施例を説
明する。第２図はこの考案に係る半導体素子のパ
ターン平面図である。第２図において、１０はＮ
層、１１はN⁺コレクタ領域、１２はコレクタ電
極、１３はP⁺ベース電極、１４はN⁺エミツタ領
域、１５はエミツタ電極、１６はベース電極、１
７はP⁺分離領域である。Embodiment of the invention Hereinafter, an embodiment of the invention will be described with reference to the drawings. FIG. 2 is a pattern plan view of a semiconductor element according to this invention. In Figure 2, 10 is N
11 is the N ⁺ collector region, 12 is the collector electrode, 13 is the P ⁺ base electrode, 14 is the N ⁺ emitter region, 15 is the emitter electrode, 16 is the base electrode, 1
7 is the P ⁺ isolation region.

次に、第３図は第２図に示したパターン平面図
のｂ−b′断面図である。図において、１８はN⁺
埋め込み層である。そして、P⁺分離領域１７間
にはＮ層１０が形成されている。さらに、上記Ｎ
層１０上にN⁺コレクタ領域１１が形成される。
そして、上記N⁺コレクタ領域１１上にはコンタ
クトホールH₁，H₂が設けられ、Al配線層１９が
形成されている。 Next, FIG. 3 is a sectional view taken along line bb' of the pattern plan view shown in FIG. In the figure, 18 is N ⁺
It is an embedded layer. An N layer 10 is formed between the P ⁺ isolation regions 17 . Furthermore, the above N
An N ⁺ collector region 11 is formed on layer 10 .
Contact holes H ₁ and H ₂ are provided on the N ⁺ collector region 11, and an Al wiring layer 19 is formed.

また、第４図は第２図に示したパターン平面図
のａ−a′断面図である。図において、１８はN⁺
埋め込み層である。そして、P⁺分離領域１７間
にはＮ層１０が形成されている。そして、このＮ
層１０上にはN⁺コレクタ領域１１、P⁺ベース領
域１３、N⁺エミツタ領域１１４が形成される。
また、N⁺コレクタ領域１１は抵抗層としても用
いられる。このようにN⁺コレクタ領域１１を続
けたまま、コンタクトホールH₁，H₂を分離する
と、その間隔Ｄが抵抗として作用するため、第１
図に示した回路が同一素子内に形成することがで
きる。そして、N⁺コレクタ領域１１を抵抗とし
て用いたので、数Ωの抵抗を形成することができ
る。このため、第１図に示すようなマルチコレク
タトランジスタをアンプの出力段に用いた場合こ
の数Ωの抵抗をフイードバツク抵抗として用いて
最適なフイードバツクを行なうことができる。 Further, FIG. 4 is a sectional view taken along line a-a' of the pattern plan view shown in FIG. In the figure, 18 is N ⁺
It is an embedded layer. An N layer 10 is formed between the P ⁺ isolation regions 17 . And this N
An N ⁺ collector region 11 , a P ⁺ base region 13 , and an N ⁺ emitter region 114 are formed on layer 10 .
Further, the N ⁺ collector region 11 is also used as a resistance layer. If the contact holes H ₁ and H ₂ are separated while keeping the N ⁺ collector region 11 in this way, the distance D acts as a resistance, so the first
The circuits shown in the figures can be formed within the same device. Since the N ⁺ collector region 11 is used as a resistor, a resistor of several Ω can be formed. Therefore, when a multi-collector transistor as shown in FIG. 1 is used in the output stage of an amplifier, optimal feedback can be achieved by using this resistance of several ohms as a feedback resistance.

考案の効果以上詳述したようにこの考案によれば、マルチ
コレクタトランジスタのコレクタ用として形成さ
れたShallowN⁺層と、該ShallowN⁺層に分割さ
れた電極取り出し用のコンタクトホール間を抵抗
として用いたので、スペースメリツトが良く、数
Ωの小さい抵抗を形成することができる半導体素
子を提供することができる。Effects of the invention As detailed above, according to this invention, the area between the ShallowN ⁺ layer formed for the collector of a multi-collector transistor and the contact hole for taking out the electrode divided into the ShallowN ⁺ layer is used as a resistor. Therefore, it is possible to provide a semiconductor element that has good space advantages and can form a resistance as small as several ohms.

[Brief explanation of drawings]

第１図は出力トランジスタを示す回路、第２図
はこの考案に係る半導体素子のパターン平面図、
第３図は第２図に示したパターン平面図のｂ−
b′断面図、第４図は第２図に示したパターン平面
図のａ−a′断面図である。１１…N⁺コレクタ領域、１２…コレクタ電極、
１３…P⁺ベース領域、１４…N⁺エミツタ領域、
１５…エミツタ電極、H₁，H₂…コンタクトホー
ル。 FIG. 1 is a circuit showing an output transistor, FIG. 2 is a pattern plan view of a semiconductor element according to this invention,
Figure 3 shows b- of the pattern plan view shown in Figure 2.
4 is a sectional view taken along the line a-a' of the pattern plan view shown in FIG. 2. 11...N ⁺ collector region, 12... collector electrode,
13...P ⁺ base area, 14...N ⁺ emitter area,
15...Emitter electrode, _H1 , _H2 ...Contact hole.

Claims

[Scope of utility model registration request]

a highly doped and shallow first conductivity type collector region formed in a first conductivity type semiconductor substrate;
a second conductivity type base region formed in a conductivity type semiconductor substrate; a first conductivity type emitter region formed in the second conductivity type base region; an insulating layer formed on the semiconductor substrate; first and second collector electrodes formed on the layer; first and second contact holes provided in the insulating film between the first and second collector electrodes and the first conductivity type collector region; A semiconductor device comprising: supplying a power supply voltage to the first collector electrode and using a first conductivity type collector region between the first contact hole and the second contact hole as a resistor.