JPH0328834B2 - - Google Patents
Info
- Publication number
- JPH0328834B2 JPH0328834B2 JP57090498A JP9049882A JPH0328834B2 JP H0328834 B2 JPH0328834 B2 JP H0328834B2 JP 57090498 A JP57090498 A JP 57090498A JP 9049882 A JP9049882 A JP 9049882A JP H0328834 B2 JPH0328834 B2 JP H0328834B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thyristor
- base
- diffusion
- gold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、サイリスタの製造方法に関し、さら
に詳しくはライフタイムキラーの濃度分布を対称
にしてサイリスタ特性を改善する製造方法に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method of manufacturing a thyristor, and more particularly to a method of manufacturing a thyristor by making the concentration distribution of a lifetime killer symmetrical and improving the characteristics of the thyristor.
従来サイリスタのPNPN4層構造を作るには、
第１図工程図に示すような工程を経ていた。すな
わち第１図イのように、高比抵抗のＮ形シリコン
の生ウエハ１をとり、同図ロのようにGaなどの
Ｐ形不純物を熱拡散させ（ベースＰ層２が形成さ
れるのでベース拡散という）てPNP3層構造とす
る。次に同図ハのように熱酸化してウエハ全面に
シリコン酸化膜３を形成した後、同図ニのように
写真蝕刻法（PEP技術）によりベース層２表面
のシリコン酸化膜３にカソードエミツタ拡散用開
口４を形成する。次に同図ホのようにエミツタ拡
散にはPOCl3からのリン等のＮ形不純物を部分的
に拡散し、カソードエミツタ層５を形成して
PNPN4層とした後、同図ヘのようにシリコン酸
化膜３を除去し、特に高速スイツチ用サイリスタ
のベースＮ層６のライフタイムを短縮させるなど
の目的で、金のような重金属８を拡散し、その後
カソードエミツタ層５にカソードを、ベース拡散
により形成させたアノードエミツタ層７にアノー
ドを周知の方法により形成するなどの組立に移行
しサイリスタを製造していた。
To make the PNPN4 layer structure of a conventional thyristor,
The process was as shown in the process diagram in Figure 1. That is, as shown in Figure 1A, a raw wafer 1 of high resistivity N-type silicon is taken, and as shown in Figure 1B, P-type impurities such as Ga are thermally diffused (base P layer 2 is formed, so the base (referred to as diffusion) and has a PNP three-layer structure. Next, as shown in Figure C, a silicon oxide film 3 is formed on the entire surface of the wafer by thermal oxidation, and then a cathode emitter is applied to the silicon oxide film 3 on the surface of the base layer 2 by photolithography (PEP technology) as shown in Figure D. An opening 4 for ivy diffusion is formed. Next, as shown in Figure E, N-type impurities such as phosphorus from POCl 3 are partially diffused into the emitter to form a cathode emitter layer 5.
After forming the PNPN4 layer, the silicon oxide film 3 is removed as shown in the figure, and a heavy metal 8 such as gold is diffused, especially for the purpose of shortening the lifetime of the base N layer 6 of the thyristor for high-speed switches. Thereafter, a thyristor was manufactured by assembling a cathode in the cathode emitter layer 5 and an anode in the anode emitter layer 7 formed by base diffusion using a well-known method.
しかしながら、得られた第３図のPNPN構造
のサイリスタ（アノードエミツタ層７、ベースＮ
層６、ベースＰ層２、カソードエミツタ層５）
は、拡散させた金の濃度分布が第４図に示すよう
になつていて、ベースＮ層６における金の濃度分
布が一様になつていない。すなわちベースＮ層の
アノード側の金濃度がカソード側の金濃度より高
くなつている。
However, the obtained thyristor with the PNPN structure shown in FIG. 3 (anode emitter layer 7, base N
layer 6, base P layer 2, cathode emitter layer 5)
In this case, the concentration distribution of the diffused gold is as shown in FIG. 4, and the concentration distribution of gold in the base N layer 6 is not uniform. That is, the gold concentration on the anode side of the base N layer is higher than the gold concentration on the cathode side.
このようにベースＮ層における金濃度分布が一
様でないと、サイリスタの電圧阻止状態での特性
が順方向逆方向で対称にならなくなり、サイリス
タを直列接続で使用する場合バランサとして用い
る抵抗・コンデンサを大きなものにしなければな
らない。 If the gold concentration distribution in the base N layer is not uniform in this way, the characteristics of the thyristor in the voltage blocking state will not be symmetrical in the forward and reverse directions. It has to be something big.
また従来の工程には金濃度分布が一様にならな
い原因が存在するために、素子内で又は製品毎に
順電圧降下など導通特性のバラツキが大であると
いう欠点がある。 In addition, the conventional process has the disadvantage that conduction characteristics such as forward voltage drop vary widely within a device or from product to product due to the fact that the gold concentration distribution is not uniform.
本発明の目的は、サイリスタ構造においてベー
スＮ層のような主要不純物層のライフタイムキラ
ーの機能を一様にし、その結果特に電圧阻止状態
の特性の順逆を対称にするサイリスタの製造方法
を提供することにある。
The object of the present invention is to provide a method for manufacturing a thyristor, which uniformizes the lifetime killer function of the main impurity layer, such as the base N layer, in a thyristor structure, thereby making the characteristics of the voltage blocking state symmetrical in particular. There is a particular thing.
従来工程においてベースＮ層の金濃度分布が一
様にならないのは、ベースＮ層を中心としてアノ
ード側にはアノードエミツタ層だけが存在するの
に対してカソード側にはベースＰ層とカソードエ
ミツタ層の２層があるためであり、さらに特にカ
ソードエミツタ層がリンの高濃度層でカソード側
からの金の拡散がリンのゲツター作用により阻止
されるためである。その結果ベースＮ層の金濃度
がアノード側で高くなりカソード側で低くなると
いう現象が生じたものである。
The reason why the gold concentration distribution in the base N layer is not uniform in the conventional process is that only the anode emitter layer exists on the anode side of the base N layer, whereas the base P layer and the cathode emitter layer exist on the cathode side. This is because there are two ivy layers, and more particularly, the cathode emitter layer is a high concentration layer of phosphorus, which prevents the diffusion of gold from the cathode side due to the getter action of phosphorus. As a result, a phenomenon occurred in which the gold concentration in the base N layer was high on the anode side and low on the cathode side.
本発明はこの知見に基づき、重金属、放射線な
どのライフタイムキラーを拡散させたサイリスタ
を製造するにあたり、カソードエミツタ層と同じ
不純物の一時的層を、アノード側の半導体表面の
一部又は全面に形成してライフタイムキラー拡散
の主要目的層を中心としたPN構造を対称形に近
づけ、次いでライフタイムキラーを拡散した後、
前記一時的層を除去することを特徴とするサイリ
スタの製造方法を提供するものである。 Based on this knowledge, the present invention applies a temporary layer of the same impurity as the cathode emitter layer to a part or the entire surface of the semiconductor on the anode side when manufacturing a thyristor in which lifetime killers such as heavy metals and radiation are diffused. After forming the PN structure centered on the main objective layer of lifetime killer diffusion to a symmetrical shape, and then diffusing the lifetime killer,
The present invention provides a method for manufacturing a thyristor, characterized in that the temporary layer is removed.
第２図に本発明の実施例の工程図を示す。 FIG. 2 shows a process diagram of an embodiment of the present invention.
第２図イのように高比抵抗のＮ形シリコンの生
ウエハ１を用意する工程、同図ロのようにＢ、
GaなどのＰ形不純物を熱拡散さてベースＰ層２
及びアノードエミツタ層７を形成し、PNP3層構
造とする工程、そして同図ハのように熱酸化して
ウエハ全面にシリコン酸化膜３を被覆する工程の
三工程は従来例（第１図）の工程と変らない。 The process of preparing a raw N-type silicon wafer 1 with high resistivity as shown in Fig. 2A, B as shown in Fig. 2B,
Thermal diffusion of P-type impurities such as Ga Now base P layer 2
The three steps of forming the anode emitter layer 7 to form a PNP three-layer structure, and thermally oxidizing the entire surface of the wafer with the silicon oxide film 3 as shown in Fig. 1 are conventional (Fig. 1). The process is no different.
本発明の第２図ニの工程では、シリコン酸化膜
３にカソードエミツタ拡散用開口４とアノード側
の一時的層拡散用開口２１とを設けるために、
PEP技術により同時にシリコン酸化膜３を選択
除去する。その後、カソードエミツタ拡散用開口
４とアノード側一時的層拡散用開口２１とから、
POCl3などからのＮ形不純物を同時に拡散し、カ
ソードエミツタ層５と一時的層２２を形成する。 In the step of FIG. 2D of the present invention, in order to provide the cathode emitter diffusion opening 4 and the anode side temporary layer diffusion opening 21 in the silicon oxide film 3,
At the same time, the silicon oxide film 3 is selectively removed using the PEP technique. After that, from the cathode emitter diffusion opening 4 and the anode side temporary layer diffusion opening 21,
N-type impurities such as POCl 3 are simultaneously diffused to form cathode emitter layer 5 and temporary layer 22 .
次に第３図ヘのようにシリコン酸化膜３を除
き、ライフタイムキラーとして金８を拡散する。
このようにライフタイムキラーの拡散時のウエハ
は、一時的層２２を加えてNPNPNの５層構造と
なつており、ライフタイムキラー拡散の主要目的
層であるベースＮ層６を中心としてPN構造が対
称になつている。そしてライフタイムキラー拡散
源を同一ソースで行なえばカソードエミツタ層５
と一時的層２２の層厚及び不純物濃度も対称に近
くすることができる。 Next, as shown in FIG. 3, the silicon oxide film 3 is removed and gold 8 is diffused as a lifetime killer.
In this way, the wafer when the lifetime killer is diffused has a five-layer structure of NPNPN in addition to the temporary layer 22, and the PN structure is centered around the base N layer 6, which is the main target layer for the lifetime killer diffusion. It's symmetrical. And if the same source is used as the lifetime killer diffusion source, the cathode emitter layer 5
The layer thickness and impurity concentration of the temporary layer 22 can also be made nearly symmetrical.
本発明においては、ライフタイムキラー拡散の
主要目的層を中心としてPN構造を対称に形成す
ることが必須条件であつて不純物拡散源が同一で
なくてもよい。即ち、第２図ニのカソードエミツ
タ拡散用開口４を形成してカソードエミツタ拡散
を行い、しかる後アノード側一時的層拡散用開口
２１を形成して同一ソースではないけれども同じ
Ｎ形不純物拡散により一時的層２２を形成しても
よい。 In the present invention, it is an essential condition that the PN structure is formed symmetrically around the main objective layer of lifetime killer diffusion, and the impurity diffusion sources do not need to be the same. That is, the cathode emitter diffusion opening 4 shown in FIG. The temporary layer 22 may be formed by.
次に第２図のトのように、ライフタイムキラー
拡散終了後、一時的層２２は混酸（フツ酸と硝酸
の混合液）で除去してサイリスタのPNPN4層構
造とし、周知の方法でアノード及びカソードを形
成するなど以後の組立工程に移行しサイリスタを
完成する。 Next, as shown in FIG. 2, after the lifetime killer diffusion is completed, the temporary layer 22 is removed with a mixed acid (a mixture of hydrofluoric acid and nitric acid) to form the thyristor's PNPN four-layer structure, and the anode and The thyristor is completed by moving on to subsequent assembly processes such as forming the cathode.
ライフタイムキラーとしての重金層は金のほか
Ni、Fe、Zn、Pt、Cuなどの金属のようにライフ
タイムキラーとして既に知られまた知られるであ
ろう金属が含まれる。またライフタイムを短縮さ
せる機能は重金属拡散のほか電子線、α線、γ線
などの放射線照射による格子欠陥の発生により達
成することができる。 Heavy metals as lifetime killers include gold
This includes metals that are or will be known as lifetime killers, such as metals such as Ni, Fe, Zn, Pt, and Cu. Furthermore, the function of shortening the lifetime can be achieved by generating lattice defects by irradiation with radiation such as electron beams, α-rays, and γ-rays in addition to heavy metal diffusion.
第５図には、本発明方法によつた場合のアノー
ドＡとカソードＫ間の金濃度の拡散プロフアイル
を示した。これに用いた試料はカソードエミツタ
層拡散と同一ソースでリンの一時的拡散層を形成
して金拡散をさせたものである。この第５図（本
発明方法）と第４図（従来方法）と比較してわか
るようにライフタイム短縮の目的層であるベース
Ｎ層（接合j1と接合j2間）の金濃度のプロフアイ
ルが対称に近づく。換言すればアノード側接合j1
における金濃度とカソード側接合j2における金濃
度が略等しくj1j2間の金濃度がベースＮ層の中央
を中心として対称になつている。
FIG. 5 shows the diffusion profile of the gold concentration between the anode A and the cathode K according to the method of the present invention. In the sample used for this, a temporary phosphorus diffusion layer was formed using the same source as the cathode emitter layer diffusion layer, and gold was diffused. As can be seen by comparing Figure 5 (method of the present invention) and Figure 4 (conventional method), the gold concentration profile of the base N layer (between junction j 1 and junction j 2 ), which is the target layer for lifetime reduction, is Isle approaches symmetry. In other words, the anode side junction j 1
The gold concentration at and at the cathode side junction j 2 are approximately equal, and the gold concentration between j 1 and j 2 is symmetrical about the center of the base N layer.
放射線照射によりラフタイムを短縮させる場合
においても、ベースＮ層を中心として対称のPN
構造を形成する本発明によつて、欠陥の発生はア
ノード側カソード側何れの側においても略同量と
なり対称に発生させることが理解できよう。 Even when the rough time is shortened by radiation irradiation, the PN is symmetrical around the base N layer.
It will be understood that by forming the structure according to the present invention, defects are generated symmetrically, with substantially the same amount on either the anode side or the cathode side.
以上ライフタイムキラーの濃度分布が対称とな
れば、電圧阻止状態での特性、例えば高温でのア
ノードカソード間の洩れ電流値が順逆いずれの方
向でも改善されまたバラツキが少なくなる。その
ためサイリスタを直列に接続する場合にもバラン
サとして使用する抵抗やコンデンサを小さなもの
ですますことができる。 If the concentration distribution of the lifetime killer becomes symmetrical, the characteristics in the voltage blocking state, for example, the leakage current value between the anode and cathode at high temperatures will be improved in both the forward and reverse directions, and variations will be reduced. Therefore, even when thyristors are connected in series, the resistors and capacitors used as balancers can be small.
またライフタイムキラーの濃度分布が対称に制
御されるから必要以上に重金属を拡散させる必要
もなくなる。その結果導通特性、例えば電流を流
したときの順電圧降下の改善が計られ発熱を小さ
くすることができるなどの改善が得られる。 Furthermore, since the concentration distribution of the lifetime killer is symmetrically controlled, there is no need to diffuse heavy metals more than necessary. As a result, the conduction characteristics, for example, the forward voltage drop when current is passed, are improved, and heat generation can be reduced.
第１図は従来のサイリスタの製造工程図、第２
図は本発明のサイリスタの製造工程図、第３図は
ライフタイムキラー（金）濃度分布を説明するた
めのサイリスタ構造図、第４図は従来方法の金濃
度分布グラフ、第５図は本発明の金濃度分布グラ
フである。
５……カソードエミツタ層、６……ベースＮ
層、８……重金属（例えば金）、２２……一時的
層。
Figure 1 is a manufacturing process diagram of a conventional thyristor, Figure 2
The figure is a manufacturing process diagram of the thyristor of the present invention, Figure 3 is a thyristor structure diagram for explaining the lifetime killer (gold) concentration distribution, Figure 4 is a gold concentration distribution graph of the conventional method, and Figure 5 is the present invention. This is a gold concentration distribution graph. 5...Cathode emitter layer, 6...Base N
Layer 8... Heavy metal (eg gold), 22... Temporary layer.
Claims (1)
製造方法において、カソードエミツタ層と同じ不
純物を含有する一時的層をアノード側の半導体表
面の一部又は全面に形成してベースＮ層を中心と
した対称のPN構造とし、次いで重金属拡散又は
放射線照射によりライフタイム短縮の工程を行つ
た後、前記一時的層を除去することを特徴とする
サイリスタの製造方法。1. In a thyristor manufacturing method that includes a lifetime shortening process, a temporary layer containing the same impurities as the cathode emitter layer is formed on a part or the entire surface of the semiconductor on the anode side to form a thyristor that is symmetrical about the base N layer. A method for manufacturing a thyristor, characterized in that the temporary layer is removed after the PN structure is formed into a PN structure, and then the temporary layer is removed after a step of shortening the lifetime by heavy metal diffusion or radiation irradiation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090498A JPS58207674A (en) | 1982-05-29 | 1982-05-29 | Preparation of thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090498A JPS58207674A (en) | 1982-05-29 | 1982-05-29 | Preparation of thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207674A JPS58207674A (en) | 1983-12-03 |
| JPH0328834B2 true JPH0328834B2 (en) | 1991-04-22 |
Family
ID=14000162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090498A Granted JPS58207674A (en) | 1982-05-29 | 1982-05-29 | Preparation of thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207674A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3531631A1 (en) * | 1985-09-05 | 1987-03-05 | Licentia Gmbh | ASYMMETRIC THYRISTOR AND METHOD FOR THE PRODUCTION THEREOF |
| JPS63144517A (en) * | 1986-12-09 | 1988-06-16 | Nec Corp | Manufacture of semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5855662B2 (en) * | 1975-09-02 | 1983-12-10 | 株式会社東芝 | hand tai souchi no seizou houhou |
| JPS53133380A (en) * | 1977-04-27 | 1978-11-21 | Fuji Electric Co Ltd | Manufacture of semiconductor element |
| JPS5938730B2 (en) * | 1978-03-24 | 1984-09-19 | 三菱電機株式会社 | Manufacturing method of semiconductor device |
-
1982
- 1982-05-29 JP JP57090498A patent/JPS58207674A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58207674A (en) | 1983-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US2929859A (en) | Semiconductor devices | |
| US3202887A (en) | Mesa-transistor with impurity concentration in the base decreasing toward collector junction | |
| US2790940A (en) | Silicon rectifier and method of manufacture | |
| US3249831A (en) | Semiconductor controlled rectifiers with a p-n junction having a shallow impurity concentration gradient | |
| JPS5691478A (en) | Manufacture of punch-through type diode | |
| US3275910A (en) | Planar transistor with a relative higher-resistivity base region | |
| US3506502A (en) | Method of making a glass passivated mesa semiconductor device | |
| US3362858A (en) | Fabrication of semiconductor controlled rectifiers | |
| DE3531631C2 (en) | ||
| US3513035A (en) | Semiconductor device process for reducing surface recombination velocity | |
| US3338758A (en) | Surface gradient protected high breakdown junctions | |
| US5223442A (en) | Method of making a semiconductor device of a high withstand voltage | |
| US3852127A (en) | Method of manufacturing double diffused transistor with base region parts of different depths | |
| JPH0328834B2 (en) | ||
| US3327183A (en) | Controlled rectifier having asymmetric conductivity gradients | |
| US3312577A (en) | Process for passivating planar semiconductor devices | |
| US3194699A (en) | Method of making semiconductive devices | |
| US3513363A (en) | Thyristor with particular doping | |
| US3435515A (en) | Method of making thyristors having electrically interchangeable anodes and cathodes | |
| US3874956A (en) | Method for making a semiconductor switching device | |
| JPH0786562A (en) | Thyristor manufacturing method | |
| US3362856A (en) | Silicon transistor device | |
| JPS6245709B2 (en) | ||
| US3165429A (en) | Method of making a diffused base transistor | |
| JPS59225566A (en) | Manufacture of semiconductor element |