JPH03290761A - 論理回路の設計方法 - Google Patents
論理回路の設計方法Info
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- JPH03290761A JPH03290761A JP2092634A JP9263490A JPH03290761A JP H03290761 A JPH03290761 A JP H03290761A JP 2092634 A JP2092634 A JP 2092634A JP 9263490 A JP9263490 A JP 9263490A JP H03290761 A JPH03290761 A JP H03290761A
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- Japan
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- logic
- fault
- logic circuit
- circuit
- failure
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は故障検出率に富む論理回路を構成するための
論理回路の設計方法に関するものである。
論理回路の設計方法に関するものである。
主に論理演算を目的とした半導体集積回路装置（以下、
「論理ＬＳ ＩＪという）において、集積規模の増大に
伴いテスト時の入力信号では論理ＬＳＩの信号の故障が
検出できない場合が生してきた。これは、論理ＬＳＩの
設計の際に、所望の論理演算機能を実現する回路以外の
不必要な冗長回路が論理ＬＳＩ内部に含まれることに起
因する。
「論理ＬＳ ＩＪという）において、集積規模の増大に
伴いテスト時の入力信号では論理ＬＳＩの信号の故障が
検出できない場合が生してきた。これは、論理ＬＳＩの
設計の際に、所望の論理演算機能を実現する回路以外の
不必要な冗長回路が論理ＬＳＩ内部に含まれることに起
因する。
なお、本明細書中で述べる故障とは、論理ＬＳＩのゲー
トまたは機能ブロックの人力あるいは出力（以下、単に
「信号」という）が前後の入出力信号に関係なく “０
”または“１”に固定してしまうことをいう。
トまたは機能ブロックの人力あるいは出力（以下、単に
「信号」という）が前後の入出力信号に関係なく “０
”または“１”に固定してしまうことをいう。
このような冗長回路を含む論理ＬＳＩの故障を検出する
には、論理機能検証を目的とせず単に故障検出の目的だ
けの人力信号を新たに作成し、論理ＬＳＩに与える方法
がある。
には、論理機能検証を目的とせず単に故障検出の目的だ
けの人力信号を新たに作成し、論理ＬＳＩに与える方法
がある。
また、予め故障検出率が高くなるように、ＬｅｂｅＩ
５ｅｎｓｌｔｌｖｅ ５ｃａｎ Ｄｅｓｉｇｎ （以
下、ｒＬ Ｓ Ｓ ＤＪという）という設計方式により
論理ＬＳＩを設計する方法もある。ＬＳＳＤ法は簡単に
説明すると、設計時に、第４図に示すように、所望の論
理機能を得るための内部回路６の組合わせに加えて、ス
キャン入力ピン７からスキャン出力ピン８にかけて論理
ＬＳＩ内部にシフトレジスタ５を直列に接続することに
よりスキャンバスを構成する方法である。なお、第４図
において、９は信号人力ピン群、１０は信号出力ピン群
である。
５ｅｎｓｌｔｌｖｅ ５ｃａｎ Ｄｅｓｉｇｎ （以
下、ｒＬ Ｓ Ｓ ＤＪという）という設計方式により
論理ＬＳＩを設計する方法もある。ＬＳＳＤ法は簡単に
説明すると、設計時に、第４図に示すように、所望の論
理機能を得るための内部回路６の組合わせに加えて、ス
キャン入力ピン７からスキャン出力ピン８にかけて論理
ＬＳＩ内部にシフトレジスタ５を直列に接続することに
よりスキャンバスを構成する方法である。なお、第４図
において、９は信号人力ピン群、１０は信号出力ピン群
である。
しかしながら、前者の方法では、設計される論理ＬＳＩ
は多種多用でありこれらの論理ＬＳＩに対し故障検出を
目的とした人力信号を作成するため、多大な労力を費や
さなければならないという問題点があった。また、いか
なる人力信号を印加しても故障を検出てきない冗長回路
を論理ＬＳＩ内部に含む場合にはこの方法は全く無力で
ある。
は多種多用でありこれらの論理ＬＳＩに対し故障検出を
目的とした人力信号を作成するため、多大な労力を費や
さなければならないという問題点があった。また、いか
なる人力信号を印加しても故障を検出てきない冗長回路
を論理ＬＳＩ内部に含む場合にはこの方法は全く無力で
ある。
一方、後者の方法はほぼ１００％の確率で故障検出用の
人力信号を容易に作成することができるが、ＬＳＳＤ法
を考慮して論理ＬＳＩを設計するため、論理ＬＳＩの設
計段階で制約かあり、またＬＳＳＤ法を用いずに回路設
計する場合に比べ回路規模が約２０％程度増大するとい
う問題点があった。以下、上記した設計段階での制約に
ついて述べる。設計段階での制約とは、第４図に示した
回路を例にとれば、シフトレジスタ５は２相クロツクに
よって動作するレベルセンステイブシフトレジスタであ
り、ＬＳＳＤ法ではこのシフトレジスタ５を用いてスキ
ャンパスを形成する一方で、他の部分では内部回路６の
組合せのみで所望の論理機能を実現する回路を設計しな
ければならないという制約である。この制約についての
詳細はＤａｓ Ｇｕｐｕｔａ、Ｓ、、Ｅｉｃｈｅｌｂｅ
ｒｇｅｒ、Ｅ、Ｂ、、ａｎｄ Ｗｌｌｌｌａｍｓ、ＴＪ
、等による”ＬＳＩ ＣｈｉｐＤｅｓｊｇｎ ｒｏｒ
Ｔｅ５ｔａｂｌｌｉｔｙ 、 ｌ５ＳＣＣＤＩＧＥ
ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ＜
ｐ、２１６−２１７；Ｆｅｂ、、１９７ｇ に開
示されている。
人力信号を容易に作成することができるが、ＬＳＳＤ法
を考慮して論理ＬＳＩを設計するため、論理ＬＳＩの設
計段階で制約かあり、またＬＳＳＤ法を用いずに回路設
計する場合に比べ回路規模が約２０％程度増大するとい
う問題点があった。以下、上記した設計段階での制約に
ついて述べる。設計段階での制約とは、第４図に示した
回路を例にとれば、シフトレジスタ５は２相クロツクに
よって動作するレベルセンステイブシフトレジスタであ
り、ＬＳＳＤ法ではこのシフトレジスタ５を用いてスキ
ャンパスを形成する一方で、他の部分では内部回路６の
組合せのみで所望の論理機能を実現する回路を設計しな
ければならないという制約である。この制約についての
詳細はＤａｓ Ｇｕｐｕｔａ、Ｓ、、Ｅｉｃｈｅｌｂｅ
ｒｇｅｒ、Ｅ、Ｂ、、ａｎｄ Ｗｌｌｌｌａｍｓ、ＴＪ
、等による”ＬＳＩ ＣｈｉｐＤｅｓｊｇｎ ｒｏｒ
Ｔｅ５ｔａｂｌｌｉｔｙ 、 ｌ５ＳＣＣＤＩＧＥ
ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ＜
ｐ、２１６−２１７；Ｆｅｂ、、１９７ｇ に開
示されている。
この発明は上記のような問題点を解決するためになされ
たもので、設計上の制約を受けずに設計した論理回路で
あっても、全ての故障が論理検証により検出可能な論理
回路に設計することができる論理回路の設計方法を得る
ことを目的とする。
たもので、設計上の制約を受けずに設計した論理回路で
あっても、全ての故障が論理検証により検出可能な論理
回路に設計することができる論理回路の設計方法を得る
ことを目的とする。
この発明にかかる論理回路の設計方法は、論理シミュレ
ータ上において論理回路の所定の信号を０又は１に強制
することにより該所定の信号に故障を設定する第１のス
テップと、前記論理シミュレータによる論理機能検証に
より当該故障の検出が可能か否かを判定する第２のステ
ップと、前記第２のステップで検出不能と判定されると
当該故障の設定を保持し、検出可能と判定されると当該
故障の設定を解除する第３のステップと、前記第１〜第
３のステップを前記論理回路の全信号において実行する
第４のステップと、前記第４のステップの実行後、前記
論理回路に保持された故障の設定内容に基づき当該故障
に対応する前記論理回路の冗長箇所を削除する第５のス
テップとを備えて構成されている。
ータ上において論理回路の所定の信号を０又は１に強制
することにより該所定の信号に故障を設定する第１のス
テップと、前記論理シミュレータによる論理機能検証に
より当該故障の検出が可能か否かを判定する第２のステ
ップと、前記第２のステップで検出不能と判定されると
当該故障の設定を保持し、検出可能と判定されると当該
故障の設定を解除する第３のステップと、前記第１〜第
３のステップを前記論理回路の全信号において実行する
第４のステップと、前記第４のステップの実行後、前記
論理回路に保持された故障の設定内容に基づき当該故障
に対応する前記論理回路の冗長箇所を削除する第５のス
テップとを備えて構成されている。
この発明においては、論理機能検証により検出が不能と
判定された故障の設定内容の基づき、この故障に対応す
る論理回路の冗長箇所を削除するため、論理機能検証に
よる故障検出不能の原因となる論理回路中の冗長箇所を
もれなく削除することかできる。
判定された故障の設定内容の基づき、この故障に対応す
る論理回路の冗長箇所を削除するため、論理機能検証に
よる故障検出不能の原因となる論理回路中の冗長箇所を
もれなく削除することかできる。
〔実施例〕
第１図はこの発明の一実施例である論理ＬＳＩの設計方
法の処理の手順を示すフローチャートである。
法の処理の手順を示すフローチャートである。
同図を参照してまずステップＳ１て設計者により所望の
論理機能を有する論理ＬＳＩを設計する。
論理機能を有する論理ＬＳＩを設計する。
そして、ステップＳ２て論理ＬＳＩの論理検証を行う。
論理検証とは、計算機上にプログラムされた論理シミュ
レータ上の論理ＬＳＩに、所望の論理演算機能を満足し
た人力信号と期待値出力信号からなるテストパターンを
与え、その応答を検出することにより所望の結果を得る
ことができるか否かの検証である。
レータ上の論理ＬＳＩに、所望の論理演算機能を満足し
た人力信号と期待値出力信号からなるテストパターンを
与え、その応答を検出することにより所望の結果を得る
ことができるか否かの検証である。
ステップＳ２の論理検証か不良であると判定されるとス
テップＳ１に戻り、再び設計者に論理ＬＳＩの設計を促
す。一方、論理検証が良好であると判定されると、ステ
ップＳ３の処理に移る。
テップＳ１に戻り、再び設計者に論理ＬＳＩの設計を促
す。一方、論理検証が良好であると判定されると、ステ
ップＳ３の処理に移る。
ステップＳ３て論理シミュレータ上の論理ＬＳＩの１つ
の信号に模擬故障を生じさせる。つまり、論理ＬＳＩ内
部の１つの信号の値を“１”あるいは“０”に固定する
。次に、ステップＳ４て、ステップＳ２の論理検証で用
いたのと同じテストパターンを故障設定した論理シミュ
レータ上の論理ＬＳＩに与え、その応答を検出すること
により故障設定論理検証（シミュレーション）を実行す
る。
の信号に模擬故障を生じさせる。つまり、論理ＬＳＩ内
部の１つの信号の値を“１”あるいは“０”に固定する
。次に、ステップＳ４て、ステップＳ２の論理検証で用
いたのと同じテストパターンを故障設定した論理シミュ
レータ上の論理ＬＳＩに与え、その応答を検出すること
により故障設定論理検証（シミュレーション）を実行す
る。
そして、ステップＳ５でステップＳ２の論理検証による
論理ＬＳＩの出力信号とステップＳ４の故障設定論理検
証による論理ＬＳＩの出力信号とを比較し、比較結果が
一致すればステップＳ６でその故障箇所を保持し、比較
結果が不一致であればステップＳ７てその故障箇所を解
除しそれぞれステップＳ８の処理に移る。なお、上記比
較結果の一致はステップＳ３で設定した故障が検出てき
ないことを意味し、不一致はステップＳ３で設定した故
障が検出てきることを意味する。
論理ＬＳＩの出力信号とステップＳ４の故障設定論理検
証による論理ＬＳＩの出力信号とを比較し、比較結果が
一致すればステップＳ６でその故障箇所を保持し、比較
結果が不一致であればステップＳ７てその故障箇所を解
除しそれぞれステップＳ８の処理に移る。なお、上記比
較結果の一致はステップＳ３で設定した故障が検出てき
ないことを意味し、不一致はステップＳ３で設定した故
障が検出てきることを意味する。
ステップＳ８でまだ故障設定が行われていない信号が存
在するか否かをチエツクし、未故陣信号が存在すればス
テップＳ３に戻る。以降、ステップＳ８ですべての信号
の故障設定を確認するまでステップ８３〜ステツプＳ８
を繰り返す。そして、ステップＳ８てすべての信号の故
障設定を確認するとステップＳ９の冗長回路削除処理に
移る。
在するか否かをチエツクし、未故陣信号が存在すればス
テップＳ３に戻る。以降、ステップＳ８ですべての信号
の故障設定を確認するまでステップ８３〜ステツプＳ８
を繰り返す。そして、ステップＳ８てすべての信号の故
障設定を確認するとステップＳ９の冗長回路削除処理に
移る。
ステップＳ９の処理に移った段階で論理ＬＳＩには検出
不能な信号の故障が全て故障設定されたまま保持される
ことになる。なお、故障設定は同一の信号において“１
”固定故障と“Ｏ′固定故障の２種類存在し両者は別個
の故障とみなす。また、同一の信号において“１′固定
故障と“０”固定故障との双方で故障検出が不能と判定
した場合、一方の故障設定を優先的に保持する。
不能な信号の故障が全て故障設定されたまま保持される
ことになる。なお、故障設定は同一の信号において“１
”固定故障と“Ｏ′固定故障の２種類存在し両者は別個
の故障とみなす。また、同一の信号において“１′固定
故障と“０”固定故障との双方で故障検出が不能と判定
した場合、一方の故障設定を優先的に保持する。
第２Ａ図〜第２Ｃ図及び第３Ａ図〜第３Ｃ図はそれぞれ
ステップＳ９の処理である冗長回路削除例を示した回路
図である。まず、第２Ａ図〜第２Ｃ図で示した例につい
て説明する。第２Ａ図に示すようにインバータ１１〜１
５及び３人力ＮＡＮＤゲート２１〜２４より構成される
論理回路のインバータ１５の出力信号に検出不能な“１
”固定故障１が設定されている。
ステップＳ９の処理である冗長回路削除例を示した回路
図である。まず、第２Ａ図〜第２Ｃ図で示した例につい
て説明する。第２Ａ図に示すようにインバータ１１〜１
５及び３人力ＮＡＮＤゲート２１〜２４より構成される
論理回路のインバータ１５の出力信号に検出不能な“１
”固定故障１が設定されている。
この状態の論理回路に対し、第２Ｂ図に示すように、イ
ンバータ１５の出力を人力信号としているＮＡＮＤゲー
ト２１及び２３の人力をそれぞれインバータ１５から切
断して“１”固定する。
ンバータ１５の出力を人力信号としているＮＡＮＤゲー
ト２１及び２３の人力をそれぞれインバータ１５から切
断して“１”固定する。
そして、１つの人力が“１′固定の３人力ＮＡＮＤゲー
ト２１及び２３は、その“１”固定人力のない２人力Ｎ
ＡＮＤゲートとみなせるためＮＡＮＤゲート２１及び２
３を、第２Ｃ図に示すように、２人力ＮＡＮＤに変更す
るとともに不必要なインバータ１５を削除する。
ト２１及び２３は、その“１”固定人力のない２人力Ｎ
ＡＮＤゲートとみなせるためＮＡＮＤゲート２１及び２
３を、第２Ｃ図に示すように、２人力ＮＡＮＤに変更す
るとともに不必要なインバータ１５を削除する。
次に、第３Ａ図〜第３Ｃ図で示した例について説明する
。第３Ａ図に示すように、第２Ａ図と同様の構成の論理
回路のインバータ１５の出力信号に検出不能な“０”固
定故障２が設定されている。
。第３Ａ図に示すように、第２Ａ図と同様の構成の論理
回路のインバータ１５の出力信号に検出不能な“０”固
定故障２が設定されている。
この状態の論理回路に対し、第３Ｂ図に示すように、イ
ンバータ１５の出力を人力信号としているＮＡＮＤケー
ト２１及び２３の入力をそれぞれインバータ１５から切
断して“０”固定する。
ンバータ１５の出力を人力信号としているＮＡＮＤケー
ト２１及び２３の入力をそれぞれインバータ１５から切
断して“０”固定する。
そして、１つの入力が“Ｏ”固定の３人力ＮＡＮＤケー
１２１及び２３は、他の入力の“］”／“０′に関係な
く “１”固定出力となるため、第３Ｃ図に示すように
、ＮＡＮＤゲート２］及び２３を“１”固定出力に置換
するとともに、その入力信号線量てと不必要なインバー
タ１５とを削除する。
１２１及び２３は、他の入力の“］”／“０′に関係な
く “１”固定出力となるため、第３Ｃ図に示すように
、ＮＡＮＤゲート２］及び２３を“１”固定出力に置換
するとともに、その入力信号線量てと不必要なインバー
タ１５とを削除する。
このような冗長回路削除処理を、ステップｓ９において
、全ての検出不能故障設定箇所について行うことにより
、論理検証による故障検出不能の原因となる全ての冗長
回路を削除する。
、全ての検出不能故障設定箇所について行うことにより
、論理検証による故障検出不能の原因となる全ての冗長
回路を削除する。
上記削除方法は情報処理学会第２５回全国大会予稿集、
Ｐ１２８１〜Ｐ１２８２の柿眉守男氏、辻裕生氏による
「カスタムＬＳＩ用総合ＣＡＤシステム（２） 階層化
設計指向データベース」および情報処理学会設計自動化
研究会資料１４−４（１９８２年１０月２９日発行）の
柿沼守男氏、辻裕生氏による「階層化設計指向データベ
ースの概要と階層展開処理」に記載されている。
Ｐ１２８１〜Ｐ１２８２の柿眉守男氏、辻裕生氏による
「カスタムＬＳＩ用総合ＣＡＤシステム（２） 階層化
設計指向データベース」および情報処理学会設計自動化
研究会資料１４−４（１９８２年１０月２９日発行）の
柿沼守男氏、辻裕生氏による「階層化設計指向データベ
ースの概要と階層展開処理」に記載されている。
このように論理検証により検出不能な全ての故障設定を
保持した状態の論理回路から上記冗長回路削除処理を行
うことにより、当初設計した論理回路から、論理機能に
は無関係で故障検証を不能にする冗長回路を除いた論理
回路に設計することができる。
保持した状態の論理回路から上記冗長回路削除処理を行
うことにより、当初設計した論理回路から、論理機能に
は無関係で故障検証を不能にする冗長回路を除いた論理
回路に設計することができる。
以上説明したように、この発明によれば、論理機能検証
により検出が不能と判定された故障の設定内容に基づき
、この故障に対応する論理回路の冗長箇所を削除するこ
とにより、論理機能検証による検出不能な論理回路中の
冗長箇所をもれなく削除することができる。
により検出が不能と判定された故障の設定内容に基づき
、この故障に対応する論理回路の冗長箇所を削除するこ
とにより、論理機能検証による検出不能な論理回路中の
冗長箇所をもれなく削除することができる。
その結果、冗長箇所の削除後は論理検証により故障検証
が可能となるため、故障検出のみを目的とした入力信号
の作成を新たに行うことはない。
が可能となるため、故障検出のみを目的とした入力信号
の作成を新たに行うことはない。
また、当初の設計段階では論理回路の故障検出を考慮し
て設計しなくとも、上記冗長箇所の削除により論理検証
による故障検出が可能となるため、論理回路の設計段階
での制約が全くないという効果がある。
て設計しなくとも、上記冗長箇所の削除により論理検証
による故障検出が可能となるため、論理回路の設計段階
での制約が全くないという効果がある。
第１図はこの発明の一実施例である論理ＬＳＩの設計方
法を示すフローチャート、第２図及び第３図は第１図の
方法における冗長回路削除例を示す回路図、第４図はＬ
ＳＳＤ法の説明用の回路・構成図である。 図において、１は“１“故障、２は“０°故陣、１１〜
１５はインバータ、２１〜２４はＮＡＮＤゲートである
。 なお、各図中同一符号は同一または相当部分を示す。
法を示すフローチャート、第２図及び第３図は第１図の
方法における冗長回路削除例を示す回路図、第４図はＬ
ＳＳＤ法の説明用の回路・構成図である。 図において、１は“１“故障、２は“０°故陣、１１〜
１５はインバータ、２１〜２４はＮＡＮＤゲートである
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）論理シミュレータ上において論理回路の所定の信
号を０又は１に強制することにより該所定の信号に故障
を設定する第１のステップと、前記論理シミュレータに
よる論理機能検証により当該故障の検出が可能か否かを
判定する第２のステップと、 前記第２のステップで検出不能と判定されると当該故障
の設定を保持し、検出可能と判定されると当該故障の設
定を解除する第３のステップと、前記第１〜第３のステ
ップを前記論理回路の全信号において実行する第４のス
テップと、 前記第４のステップの実行後、前記論理回路に保持され
た故障の設定内容に基づき当該故障に対応する前記論理
回路の冗長箇所を削除する第５のステップとを備えた論
理回路の設計方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092634A JP2802140B2 (ja) | 1990-04-06 | 1990-04-06 | 論理回路の設計方法 |
| DE4110896A DE4110896C2 (de) | 1990-04-06 | 1991-04-04 | Verfahren zum Ermitteln eines redundanten Schaltkreises und zum Optimieren eines Logikschaltkreises und Vorrichtungen zum Durchführen der Verfahren sowie Vorrichtung zum Erfassen der Daten eines redundaten Schaltkreises |
| FR9104193A FR2660759B1 (fr) | 1990-04-06 | 1991-04-05 | Appareil et procede pour detecter un circuit redondant incorpore dans un circuit logique. |
| US08/214,996 US5515526A (en) | 1990-04-06 | 1994-03-21 | Apparatus for detecting redundant circuit included in logic circuit and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092634A JP2802140B2 (ja) | 1990-04-06 | 1990-04-06 | 論理回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290761A true JPH03290761A (ja) | 1991-12-20 |
| JP2802140B2 JP2802140B2 (ja) | 1998-09-24 |
Family
ID=14059876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092634A Expired - Lifetime JP2802140B2 (ja) | 1990-04-06 | 1990-04-06 | 論理回路の設計方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5515526A (ja) |
| JP (1) | JP2802140B2 (ja) |
| DE (1) | DE4110896C2 (ja) |
| FR (1) | FR2660759B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19735163A1 (de) * | 1997-08-13 | 1999-03-11 | Siemens Ag | Integrierter elektronischer Baustein mit Hardware-Fehlereinspeisung für Prüfzwecke |
| DE19740543C1 (de) * | 1997-09-15 | 1999-07-15 | Siemens Nixdorf Inf Syst | Verfahren zum Testen eines integrierten Schaltkreises sowie Verfahren und Datenverarbeitungsanlage zum Erzeugen von Testdaten |
| US6237132B1 (en) | 1998-08-18 | 2001-05-22 | International Business Machines Corporation | Toggle based application specific core methodology |
| US7058914B2 (en) * | 2003-07-08 | 2006-06-06 | International Business Machines Corporation | Automatic latch compression/reduction |
| JP4365274B2 (ja) * | 2004-06-18 | 2009-11-18 | 富士通株式会社 | 集積回路設計システム、方法及びプログラム |
| JP4239008B2 (ja) * | 2004-07-08 | 2009-03-18 | 日本電気株式会社 | 情報処理方法、情報処理装置およびプログラム |
| CN100412559C (zh) * | 2005-04-20 | 2008-08-20 | 威盛电子股份有限公司 | 芯片测试方法及相关装置 |
Family Cites Families (6)
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