JPH03290968A - 絶縁ゲートバイポーラトランジスタの製造方法 - Google Patents
絶縁ゲートバイポーラトランジスタの製造方法Info
- Publication number
- JPH03290968A JPH03290968A JP9171290A JP9171290A JPH03290968A JP H03290968 A JPH03290968 A JP H03290968A JP 9171290 A JP9171290 A JP 9171290A JP 9171290 A JP9171290 A JP 9171290A JP H03290968 A JPH03290968 A JP H03290968A
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- Japan
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- polycrystalline silicon
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- electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、電力用ＭＯ５ＦＥＴの高比抵抗層ムこ伝導度
変調を起こすことで電圧降下を小さくする絶縁ゲートバ
イポーラトランジスタ （以下■ＧＢＴと略す）の製造
方法に関する。
変調を起こすことで電圧降下を小さくする絶縁ゲートバ
イポーラトランジスタ （以下■ＧＢＴと略す）の製造
方法に関する。
インバータ、スイッチング電源等の高周波化に伴い、電
力用スイッチング素子に高速化、低損失化が求められで
いる。Ｉ ＧＥＴは、電力用ＭＯ５ＦＥＴのもつ高速性
とバイポーラトランジスタのもつ低オン抵抗を兼ね備え
た電力用スイッチング素子として利用が広がりつつある
。第２図はｎチャネルｌ ＧＢＴの構造を示す、すなわ
ちｐ゛基板１ （第一領域）上に低抵抗のｎ’Ｆ！２１
と高抵抗のｎ−層２２からなるベース層 （第二領域）
を形成し、このｎ−［２２の表面部に選択的にｐ“Ｎ３
（第三領域）を、さらにｐ゛層３表面部に選択的にｎ
゛層４（第四領域）をそれぞれ形成し、ｐ゛層３ｎ−Ｎ
２２とｎ゛層４はさまれた表面領域をチャネルｆｔＪｆ
［５としてゲート絶縁膜６を介してゲート端子Ｇに接続
されたゲート電極７を設ける。そしてｐ゛層３ｎ″７１
４の表面に共通に接触するエミッタ電極８とｐ°基板１
の表面に接触するコレクタ電極９を配置する。エミッタ
電極８にはエミッタ端子Ｅが、コレクタ電極９にはコレ
クタ端子Ｃが接続される。
力用スイッチング素子に高速化、低損失化が求められで
いる。Ｉ ＧＥＴは、電力用ＭＯ５ＦＥＴのもつ高速性
とバイポーラトランジスタのもつ低オン抵抗を兼ね備え
た電力用スイッチング素子として利用が広がりつつある
。第２図はｎチャネルｌ ＧＢＴの構造を示す、すなわ
ちｐ゛基板１ （第一領域）上に低抵抗のｎ’Ｆ！２１
と高抵抗のｎ−層２２からなるベース層 （第二領域）
を形成し、このｎ−［２２の表面部に選択的にｐ“Ｎ３
（第三領域）を、さらにｐ゛層３表面部に選択的にｎ
゛層４（第四領域）をそれぞれ形成し、ｐ゛層３ｎ−Ｎ
２２とｎ゛層４はさまれた表面領域をチャネルｆｔＪｆ
［５としてゲート絶縁膜６を介してゲート端子Ｇに接続
されたゲート電極７を設ける。そしてｐ゛層３ｎ″７１
４の表面に共通に接触するエミッタ電極８とｐ°基板１
の表面に接触するコレクタ電極９を配置する。エミッタ
電極８にはエミッタ端子Ｅが、コレクタ電極９にはコレ
クタ端子Ｃが接続される。
この素子は、コレクタ電極９に正の電圧がかけられてい
るときにゲート電極７に正の電圧を与えると、チャネル
領域５を介して、ｐ°層３をエミッタ傾城、ｐ“層１を
コレクタ領域とするｐｎｐトランジスタのベース領域で
あるｎ−層２２に電流が流れ、１）ｒＭ） ）ランリス
クが導通する。ゲート電極７の電圧をＯにするか、負に
すると、ベース電流を供給していたチャネルが閉しられ
るのでｐｎｐ）ランリスクがオフする。
るときにゲート電極７に正の電圧を与えると、チャネル
領域５を介して、ｐ°層３をエミッタ傾城、ｐ“層１を
コレクタ領域とするｐｎｐトランジスタのベース領域で
あるｎ−層２２に電流が流れ、１）ｒＭ） ）ランリス
クが導通する。ゲート電極７の電圧をＯにするか、負に
すると、ベース電流を供給していたチャネルが閉しられ
るのでｐｎｐ）ランリスクがオフする。
このＩ ＧＢＴのｐ゛層３よびｎ゛層４形成は、第３図
１８ｉ〜ｆｄ＋に示す工程で行われる。すなわち、ｎ−
層２２の表面に絶縁膜６を介して多結晶シリコン層を堆
積させ、フォトエツチング技術によりバターニングして
ゲート電極７を形成し、このゲート電極をマスクにして
ほう素イオン１１を注入する （図（５））。次いで熱
処理によりｐ゛層３形成する （図（ｂｌ） この
あと、両ゲート１１極７の中間にレジスト層１２を形成
し、つづいてひ素イオン１３を注入する （図（Ｃ））
。次に熱処理してｎ゛層４形成する （図（ｄ））。す
なわち、ｐ゛層３よびｎ“層４の形成は自己整合的に行
われる。
１８ｉ〜ｆｄ＋に示す工程で行われる。すなわち、ｎ−
層２２の表面に絶縁膜６を介して多結晶シリコン層を堆
積させ、フォトエツチング技術によりバターニングして
ゲート電極７を形成し、このゲート電極をマスクにして
ほう素イオン１１を注入する （図（５））。次いで熱
処理によりｐ゛層３形成する （図（ｂｌ） この
あと、両ゲート１１極７の中間にレジスト層１２を形成
し、つづいてひ素イオン１３を注入する （図（Ｃ））
。次に熱処理してｎ゛層４形成する （図（ｄ））。す
なわち、ｐ゛層３よびｎ“層４の形成は自己整合的に行
われる。
（発明が解決しようとする課題〕
このＩＧＢＴの最大の欠点は、ｎ″Ｎ４．ｐ”層３．ｎ
−Ｊｉ２２からなる寄生ｎｐｎ ）ランリスクが生じる
ために、前記Ｐｎｐ）ランリスクと共に寄生サイリスタ
を構成することにある。すなわち、このサイリスクが動
作してしまうと、前記のチャネルが閉じてもサイリスタ
を流れるｉｉ流を阻止することができなくなり、ＩＧＢ
Ｔは熱暴走を起こして破壊してしまう、これを一般にラ
ンチアップと呼ぶ、このラッチアンプは、ｎ”Ｊｉ４直
下の９０層３に大きな正孔電流が流れることにより、抵
抗成分Ｒ５による電圧降下がｐ″ｎ゛ｎ゛接合、５■の
拡散電位Ｖ、を上まわると生じることが知られている。
−Ｊｉ２２からなる寄生ｎｐｎ ）ランリスクが生じる
ために、前記Ｐｎｐ）ランリスクと共に寄生サイリスタ
を構成することにある。すなわち、このサイリスクが動
作してしまうと、前記のチャネルが閉じてもサイリスタ
を流れるｉｉ流を阻止することができなくなり、ＩＧＢ
Ｔは熱暴走を起こして破壊してしまう、これを一般にラ
ンチアップと呼ぶ、このラッチアンプは、ｎ”Ｊｉ４直
下の９０層３に大きな正孔電流が流れることにより、抵
抗成分Ｒ５による電圧降下がｐ″ｎ゛ｎ゛接合、５■の
拡散電位Ｖ、を上まわると生じることが知られている。
このラッチアップを防止するためには、ｐ゛層３拡散を
深く、かつ、高濃度に行うことが一般的である。しかし
、そのようにするとｐ″層３拡散は同時にチャネル領域
の形成も行うために、チャネル長が長くなり、チャネル
抵抗が増大してしまう。
深く、かつ、高濃度に行うことが一般的である。しかし
、そのようにするとｐ″層３拡散は同時にチャネル領域
の形成も行うために、チャネル長が長くなり、チャネル
抵抗が増大してしまう。
本発明の目的は、上述の問題に対処し、深い第四領域を
形成してもチャネル長が長くならず、しかも第四領域、
第五領域の形成が自己整合的に行われるようなＩＧＢＴ
の製造方法を提供することにある。
形成してもチャネル長が長くならず、しかも第四領域、
第五領域の形成が自己整合的に行われるようなＩＧＢＴ
の製造方法を提供することにある。
（’Ｊ題を解決するための手段〕
上記の目的を達成するために、本発明は、第一導電型の
第一領域と、この第一領域上に設けられた第二領域と、
この第二ｅＮ域の表面部に選択的に形成された第一導電
型の第三領域と、この第三領域の表面部に選択的に形成
された高不純物濃度で第二導電型の第四領域とを有し、
前記第三領域表面の第二領域と第四領域ではさまれた部
分をチャネル領域として絶縁膜を介して設けられた多結
晶シリコンからなるゲート電極を備え、前記第三領域お
よび第四領域表面に共通にエミッタ電極が接触し、前記
第一領域表面にコレクタ電極が接触するＩ ＧＢＴの製
造方法において、第二領域上に多結晶シリコンからゲー
ト電極およびその縁部に一定の間隔をもつ帯状層を形成
し、この帯状多結晶シリコン層のゲート電極より遠い縁
部をマスクの外縁として第三領域を形成したのち、ゲー
ト電極の縁部をマスクの外縁として第四領域の第二領域
に近い端部を形成するものとする。
第一領域と、この第一領域上に設けられた第二領域と、
この第二ｅＮ域の表面部に選択的に形成された第一導電
型の第三領域と、この第三領域の表面部に選択的に形成
された高不純物濃度で第二導電型の第四領域とを有し、
前記第三領域表面の第二領域と第四領域ではさまれた部
分をチャネル領域として絶縁膜を介して設けられた多結
晶シリコンからなるゲート電極を備え、前記第三領域お
よび第四領域表面に共通にエミッタ電極が接触し、前記
第一領域表面にコレクタ電極が接触するＩ ＧＢＴの製
造方法において、第二領域上に多結晶シリコンからゲー
ト電極およびその縁部に一定の間隔をもつ帯状層を形成
し、この帯状多結晶シリコン層のゲート電極より遠い縁
部をマスクの外縁として第三領域を形成したのち、ゲー
ト電極の縁部をマスクの外縁として第四領域の第二領域
に近い端部を形成するものとする。
（作用〕
第三領域の形成にはゲート電極の外側に設けられた多結
晶シリコンの帯状領域をマスクとして利用することによ
り、第三領域の縁部をゲート電極をマスクとして利用し
た場合よりもゲート電極の外縁に近付くようにし、第四
領域の形成には従来のようにゲート電極をマスクとして
利用することにより、第三領域の拡散形成を深く行って
ランチアップを防止しても、チャネル長は長くなること
がない。
晶シリコンの帯状領域をマスクとして利用することによ
り、第三領域の縁部をゲート電極をマスクとして利用し
た場合よりもゲート電極の外縁に近付くようにし、第四
領域の形成には従来のようにゲート電極をマスクとして
利用することにより、第三領域の拡散形成を深く行って
ランチアップを防止しても、チャネル長は長くなること
がない。
第１図１ｄｌ〜（ｆｌは本発明の一実施例の工程を示し
、第２図、第３図と共通の部分には同一の符号が付され
ている。先ず、第３図に示した従来技術と同様、ｎ−層
２２（第二領域）の表面に絶縁膜６を介して多結晶シリ
コン層を堆積させ、フォトエツチング技術によりパター
ニングする。この時、ゲート電極７から一定の間隔をお
いて帯状の多結晶シリコンＮＩＯを同時に形成する （
図ｆａｔ）、次いで、ゲートｔ！Ｘ極７と帯状多結晶シ
リコン層】０との間隙を埋めるようにレジストＦＪ１４
を形成し、つづけてほう素イオン１１を注入する （図
（ｂ））、このあとの熱処理により、注入されたほう素
１５の活性化と拡散を行い、ｐ″層３（第三領域）を形
成し、レジスト層１４を除去する （図（Ｃ））。次に
、帯状多結晶シリコン層１０を露出させたレジスト層１
６を設ける（図（ｄｌ）、この状態でエツチングにより
帯状多結晶シリコンＪｉＩＯを除去し、さらにレジスト
層１６を除去し、両側のゲート電極７の中間にレジスト
層１２を形成してからひ素イオン１３を注入する （図
（ｅｌ）。
、第２図、第３図と共通の部分には同一の符号が付され
ている。先ず、第３図に示した従来技術と同様、ｎ−層
２２（第二領域）の表面に絶縁膜６を介して多結晶シリ
コン層を堆積させ、フォトエツチング技術によりパター
ニングする。この時、ゲート電極７から一定の間隔をお
いて帯状の多結晶シリコンＮＩＯを同時に形成する （
図ｆａｔ）、次いで、ゲートｔ！Ｘ極７と帯状多結晶シ
リコン層】０との間隙を埋めるようにレジストＦＪ１４
を形成し、つづけてほう素イオン１１を注入する （図
（ｂ））、このあとの熱処理により、注入されたほう素
１５の活性化と拡散を行い、ｐ″層３（第三領域）を形
成し、レジスト層１４を除去する （図（Ｃ））。次に
、帯状多結晶シリコン層１０を露出させたレジスト層１
６を設ける（図（ｄｌ）、この状態でエツチングにより
帯状多結晶シリコンＪｉＩＯを除去し、さらにレジスト
層１６を除去し、両側のゲート電極７の中間にレジスト
層１２を形成してからひ素イオン１３を注入する （図
（ｅｌ）。
そして熱処理によりｎ’Ｎ４（第四領域）を形成する
（図（ｆ）） この方法により、ｐ゛層３拡散縁と
ｎ゛層４拡散縁が同一フォトマスクにより作られた多結
晶シリコン層縁部により形成でき、位置ずれが生じず、
かつ、ｐ″層３深く拡散してもチャネル領域５の幅、す
なわちチャネル長が長くならない。例えばｐ″Ｎ３の表
面不純物濃度を１ＸＩＱ”／ｃｄ、拡散深さを１０１と
しても、従来の方法でｐ“層３の表面不純物濃度を３Ｘ
１０”／ｄ、拡散深さを６Ｒとしたときと同しチャネル
長にすることができた。
（図（ｆ）） この方法により、ｐ゛層３拡散縁と
ｎ゛層４拡散縁が同一フォトマスクにより作られた多結
晶シリコン層縁部により形成でき、位置ずれが生じず、
かつ、ｐ″層３深く拡散してもチャネル領域５の幅、す
なわちチャネル長が長くならない。例えばｐ″Ｎ３の表
面不純物濃度を１ＸＩＱ”／ｃｄ、拡散深さを１０１と
しても、従来の方法でｐ“層３の表面不純物濃度を３Ｘ
１０”／ｄ、拡散深さを６Ｒとしたときと同しチャネル
長にすることができた。
図示しないが、このあとユミンタ電極８．コレクタ電極
９を形成することにより第２図と同様な構造のＩＧＢＴ
ができ上がる。このようにすることによりＲ２を低減す
ると同時に、チャネル抵抗も低くすることができ、ラン
チアップしにくく、オン抵抗の小さなＩ ＧＢＴを製造
することができる。
９を形成することにより第２図と同様な構造のＩＧＢＴ
ができ上がる。このようにすることによりＲ２を低減す
ると同時に、チャネル抵抗も低くすることができ、ラン
チアップしにくく、オン抵抗の小さなＩ ＧＢＴを製造
することができる。
第４図は別の実施例によって製造されたＩＧＢＴを示し
、第１図１ｄｌの工程後、帯状多結晶シリコン層１０を
除去し、レジスト層１６の残った状態で、レジスト１１
６をマスクとしてほう素イオンを注入し、第二のＰ″Ｊ
ｌ！１３１を形成しておくこともＲ，の低減には有効で
ある。
、第１図１ｄｌの工程後、帯状多結晶シリコン層１０を
除去し、レジスト層１６の残った状態で、レジスト１１
６をマスクとしてほう素イオンを注入し、第二のＰ″Ｊ
ｌ！１３１を形成しておくこともＲ，の低減には有効で
ある。
第５図に示す実施例では、第１図１ｄｌの工程において
、レジス）Ｊｉ１２を形成する前にゲート電極７をマス
クとしてほう素イオンを注入し、Ｐ′層３２を形成する
ことでゲート閾電圧の安定化をはかっている。
、レジス）Ｊｉ１２を形成する前にゲート電極７をマス
クとしてほう素イオンを注入し、Ｐ′層３２を形成する
ことでゲート閾電圧の安定化をはかっている。
なお、以上の説明はｎ型とｐ型を入れ換えても成立つこ
とは明らかである。また、ｎ゛層２１を含まない構造の
Ｉ ＧＢＴでも有効である。
とは明らかである。また、ｎ゛層２１を含まない構造の
Ｉ ＧＢＴでも有効である。
本発明によれば、ゲート［極形成と同一工程で形成でき
る帯状多結晶シリコン層をチャネル領域の一方の端を決
める第三領域の形成のためのマスクとして利用し、その
帯状層除去後にゲート電極をチャネル領域の他方の端を
決める第四領域（ソース領域）の形成のためのマスクと
して利用することにより、両領域の形成を自己整合的に
行いながら、第四領域を囲む第三領域を深く拡散しても
チャネル長が長くならない。このため、チャネル長を従
来の５〜１０ｍから５ｐ以下にすることができ、ラフチ
アツブしにりく、オン抵抗の小さなＩＧＥＴを得ること
ができた。
る帯状多結晶シリコン層をチャネル領域の一方の端を決
める第三領域の形成のためのマスクとして利用し、その
帯状層除去後にゲート電極をチャネル領域の他方の端を
決める第四領域（ソース領域）の形成のためのマスクと
して利用することにより、両領域の形成を自己整合的に
行いながら、第四領域を囲む第三領域を深く拡散しても
チャネル長が長くならない。このため、チャネル長を従
来の５〜１０ｍから５ｐ以下にすることができ、ラフチ
アツブしにりく、オン抵抗の小さなＩＧＥＴを得ること
ができた。
第１図は本発明の一実施例の工程の要部を（ａｌ〜（ｆ
ｌの順に示す断面図、第２図は第１図の実施例により製
造されるＩ ＧＢＴの構造を示す断面図、第３図は従来
のｌ ＧＢＴ製造工程の要部を（ａｌ〜Ｆｄｌの順に示
す断面図、第４図および第５図はそれぞれ本発明の異な
る実施例により製造されるＩ ＧＢＴの構造を示す断面
図である。 １：ｐ゛層 （第一領域）、２２：ｎ−層 （第二領域
）、３：ｐ’層 （第三領域）、４：ｎ″層 （第凹領
域）、５：チャネル領域、６：絶縁膜、７：ゲート電極
、８：エミッタ電極、９：コレクタ電極、１０：帯状多
結晶シリコン層、１１：はう素イオン、１２．１４．１
６ ニレジスト層、１３：ひ素イオン。 代Ｊｆ、人イト理士 山 口 嶽 ワ Ｉθ １０年イＩ男晶ジソコ」 １トＰ４ノＬｔｌヲｌ 第１図 第２図 第３図
ｌの順に示す断面図、第２図は第１図の実施例により製
造されるＩ ＧＢＴの構造を示す断面図、第３図は従来
のｌ ＧＢＴ製造工程の要部を（ａｌ〜Ｆｄｌの順に示
す断面図、第４図および第５図はそれぞれ本発明の異な
る実施例により製造されるＩ ＧＢＴの構造を示す断面
図である。 １：ｐ゛層 （第一領域）、２２：ｎ−層 （第二領域
）、３：ｐ’層 （第三領域）、４：ｎ″層 （第凹領
域）、５：チャネル領域、６：絶縁膜、７：ゲート電極
、８：エミッタ電極、９：コレクタ電極、１０：帯状多
結晶シリコン層、１１：はう素イオン、１２．１４．１
６ ニレジスト層、１３：ひ素イオン。 代Ｊｆ、人イト理士 山 口 嶽 ワ Ｉθ １０年イＩ男晶ジソコ」 １トＰ４ノＬｔｌヲｌ 第１図 第２図 第３図
Claims (1)
- １）第一導電型の第一領域と、この第一領域上に設けら
れた第二領域と、この第二領域の表面部に選択的に形成
された第一導電型の第三領域と、この第三領域の表面部
に選択的に形成された高不純物濃度で第二導電型の第四
領域とを有し、前記第三領域表面の第二領域と第四領域
ではさまれた部分をチャネル領域として絶縁膜を介して
設けられた多結晶シリコンからなるゲート電極を備え、
前記第三領域および第四領域表面に共通にエミッタ電極
が接触し、前記第一領域表面にコレクタ電極が接触する
絶縁ゲートバイポーラトランジスタの製造方法において
、第二領域上に多結晶シリコンからゲート電極およびそ
の縁部に一定の間隔をもつ帯状層を形成し、この帯状多
結晶シリコン層のゲート電極より遠い縁部をマスクの外
縁として第三領域を形成したのち、ゲート電極の縁部を
マスクの外縁として第四領域の第二領域に近い端部を形
成することを特徴とする絶縁ゲートバイポーラトランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171290A JPH03290968A (ja) | 1990-04-06 | 1990-04-06 | 絶縁ゲートバイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171290A JPH03290968A (ja) | 1990-04-06 | 1990-04-06 | 絶縁ゲートバイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290968A true JPH03290968A (ja) | 1991-12-20 |
Family
ID=14034127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9171290A Pending JPH03290968A (ja) | 1990-04-06 | 1990-04-06 | 絶縁ゲートバイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290968A (ja) |
-
1990
- 1990-04-06 JP JP9171290A patent/JPH03290968A/ja active Pending
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