JPH0329320A - 半導体素子の食刻バリヤー層を用いたコンタクトホール形成方法 - Google Patents
半導体素子の食刻バリヤー層を用いたコンタクトホール形成方法Info
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- JPH0329320A JPH0329320A JP2139528A JP13952890A JPH0329320A JP H0329320 A JPH0329320 A JP H0329320A JP 2139528 A JP2139528 A JP 2139528A JP 13952890 A JP13952890 A JP 13952890A JP H0329320 A JPH0329320 A JP H0329320A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
層を持つが、夫／ｌが共通ドレーンまたは共通ソースＺ
Ｌ杯に用いられる拡散領域の上部でコ〉・タク１・ホー
ルを形成するとき、上記夫々のエ 導毎Ｒウ算の上に形成された絶Ｉκ１＜１芥が過多大刻
または、コ〉・タク１・マスクの誤１３列（ＭｉＳａｌ
ｉｇｎｍｃｎｌ．）による絶＃ ｔ Ｉｔｓ！”：γの
一部が片＋．Ｊっで末 これら導伝層間の電気的な短絡またはｊｌｉｌ洩電流｛
Ｌｃ・北ａｇｃ ｃｕｒｒｅｎｔ． ）↓ 増加を防止するために、半導体素子−？Ｊ’ｔａｌｌバ
リャー屑を（Ｖ．ＬｃＩ＋ｉＨ［１ａｒｒｌｅｒ Ｌａ
ｙｅｒ＞を用いたコンタク１・ホール形戒方法に関した
ちのコンタク１・およびビアホール（Ｖｉａ ｈｏｌｅ
）の面積（まｚ｝ｉ子の瓜留度が増加するにしたがって
減少されるべきであり、，それに上ってコンタク１・お
よびビアホールに対ずるＩＩＦＩ比（ＡｓｐｃｃＬ ｎ
ａｔｉｎ）をＩｆク加させる結果をもたらした．＆ｄっ
て、例えばＭＯＳＦＥＴとＭＩＩＳＦＥＴ間、または、
これら上部に上述のようなコンタクｌ・およびビア；１
：−ルを形戊ルを形成しようとする部分の絶縁膜の等方
性食刻および非等方性食刻の組合せによるコンタク１・
ボール食刻方法、上記絶縁膜の非弊方性（ＡｎｉｓｏＬ
ｒｏρｉｃ）介刻賎に上記絶縁股の上部の一部をフロー
（Ｆｌ？＋ｉ）さぜる食刻方法，ラウンディング（＋？
ｏｕｎｄｉｎｇ 冫されたマニ スク用フォトレジス１・ペターン現象をそのま々絶縁膜
に転写（Ｔｒａｎｓ−ｆｅｒ ）させる非等方性コンタ
ク１〜ポール六刻方法等縁膜（７）の一部まで六刻され
、それに上って上記第ＩＡ図のｔｉ４逍上！ に仝体的に更にｆ巾の導＆層（１１） （点線で図示）
が形戚される陽合、夫々の導Ａ（ＯＡ、６Ｂおよび＋ｅ
）間の短諸現象をらたらず．更はし に、第１Ｂ図の上うにコンタク１・マスクの１１列（Ｍ
ｉｓａｌ ｉｇｎｍｅｎｔ ）＄ 短絡現象をもたらす．更に、上記導悟躬（６Ａおよび６
Ｄ）が完全半導体素子の訊作動をもたらす問題点があっ
た．従って、本発明はコンタク１・ポール形成王程１１
．１にコンタク１・ホールに形成される部分の絶縁膜が
過多食刻またはコ〉′タク１・マゐ乙 スデップカーバレージを収和させるため等方性（Ｉｓｏ
ｔｒｏｐｉｃ）食刻過程で、第１Ａ図の上うに第３絶縁
膜（９）の一部（９Ａおよび９８Ｌ Ｂ）の過多食刻により導伝層（６Ａおよび６Ｉ３）を保
護する第２絶４ 保持できるようにするために、２ｉ伝府の上部に形成さ
れる酸ｆヒ欣等の絶縁膜の上部に後に形戊される絶縁ル
！とは六刻選択比が著るしく上記第２絶縁膜の上部に食
刻バリャー層を形成する段階巽なる食刻バリャー層を用
いたコンタク１・ホール形成方法を程供すチ この発明による半導体素子で六刻バリャー層を用いたコ
ンタク１・ホール形戚方法に於いて、 ↓ 通ドレーン電極に用いられる拡散領域を間において互い
に隣り合う夫々のＭＯＳＦＥＴを形成する段階と、上記
夫々のＭＯＳＦＥＴの上部に第１絶縁膜を形成する段階
と、 竜 上記第１絶縁膜の上部に導伝物質崩を沈着し、このマス
クパターン工程によって上記夫々のＭＯＳＦＥＴのゲー
ト主杼」一部の絶縁１１ウ！上部の一部に上記拡故誤域
を間において互いに離隔されている夫（え 々の導伝層を形成する段階と、 電 上記の全体表面上に上記夫々の導ｆｆｆｌの絶縁のため
の第２絶縁膜を形成する段階と、 と、 上記食刻バリャ一層の上部に全体的に第３絶縁ａを形戊
して、これをフローさせる段階と、 上記ソース電極の上部に位置した第３絶縁Ｍの上部にフ
ォトレジストをコンタク１・マスクに用いてコンタクｌ
・ホール形成用のコンタクトパターンを形成する段階と
、八〇 上記コンタク１・マス夕べターシによって上記第３絶縁
膜の一部を等方性食刻して上記第３絶縁膜の一部をラウ
〉・ディング処理『； しそ後、上記ラウンドされた第３絶縁膜、食刻バリャー
層、奸２絶縁膜、第１絶縁膜の一部を非等方性六刻して
コンタク１・ポールを形成し、それによって上記第３７
８縁膜の等方性女刻によって第３杷縁膜の一部をラウン
ディング処理する時に上記六刻バリャー層により上記第
２絶縁膜の食刻を防止ずる上うにしたのを１，？取とす
る．宅 この発明によると、導伝層の上部に形戊される絶縁ＩＢ
！を（２護するために、上記絶縁膜の上部に食刻バリャ
ー眉を用いてコンク窒 クトホール形成工程を施すことによって、導ｆＸ：層間
の短絡または泪洩電流の増加を防止できるので半導体素
子の特性を向上させ得る特る． 第ＩＡ図および第１Ｂ図は、従来の工程によってコンタ
クトポールを形成した状！ぷの断面図である．先ず、構
造を察してみると、シリコン基板（１）の一部に互いに
離隔された夫々のフィールド醒化膜（２Ａおよび２Ｉ３
）を形戊し、上記夫々のフィールド酸化膜（２人および
２Ｂ）上部の一部に形成し、上記夫々のフィールド酸化
膜（２Ａおよび２Ｂ）上部の一部にゲー１・マスクパタ
ーン工程によって夫々のゲー１・電％（３Ａおよび３Ｂ
）を形成する．そして、上記互いに離隔されたフィール
ド酸化ｐＡ（２Ａおよび２Ｂ）間のシリコン基板（１）
内にイオン注入方法によって共通ソースまたは共通ドレ
ーン電極に用いられる拡敗領域（４）を形成し、図示さ
れていないが上記ゲーｌ−電極（３Ａおよび３ｒ３〉の
他測面のシリコン基板内に夫々ドレーンＴ；．極または
ソース電極を形戊して、それによってＭＯＳＦＥＴ （
３ ０ Ａおよび３０Ｂ）を形或する．上記ゲート電
極（３Ａおよび３Ｂ）と後に形成される導伝偕（６Ａお
よび６Ｂ）との絶縁のために全体構造の上部に酸化膜等
の第１絶縁Ｊｌ！Ｊ（５）を蒸着する．そして、上記第
１絶縁膜（５）の上部に所定の目的によってｍＭキヤン
工程によって上記夫々のＭＯＳＦＥＴ （ ３ ０ Ａ
および３０Ｂ〉上部の電 第１絶縁１ｌＡ（５）上部の一部に夫々の導缶層（６Ａ
および６Ｂ）を形ｔ 成する．次に、上記夫々の導伝層（６Ａおよび６Ｂ）上
部を包含する全体の表面上に第２絶縁膜（７）を形成す
る．そして、セル素子のｔＲ造上表れる屈曲を緩和する
ために全体の構道上部にＰＳＧ （Ｐｈｏｓｐｈｏ−Ｓ
ｌ ｌｌｃａｔｅ−Ｇｌａｓｓ ）またはＢＰＳＧ （
Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｅａｔｅ−Ｇｌａ
ｓｓ）等の第３絶縁膜（９）を形成してこれをフロー（
Ｆｌｏｗ）させる．そして、コンタクトホールを形成し
ようとする拡散領域（４）上部の第３絶縁膜（９）上に
コンタクトマスクパターン（図示されず）を形成して上
記第３絶縁膜（９〉の一部（９Ａおよび９Ｂ）を等方性
食刻してラウンディング工程を施して後、コンタク１・
マスクパターン工程によって上記ラウンディングされた
第３絶縁ＩＢ！（’ｌ）、第２絶縁膜（７）および第１
絶縁膜（５）の一部を非等方性食刻してコンタク）・ホ
ールある．更に、第１Ｂ図はコンタクトマスクパターン
工程を遂行する（２０）を形成する． ここで、留意すべきことは、上記コンタクトホール（２
０）形成のために上記多数の第１、２および３ｆ４！！
縁股（５，７および９）を非等方性食刻をする前に、上
記拡散領域（４）上部に位にする第３ｙＡ縁ｖ（９）を
等方性食刻して第３絶縁膜（９）の一部（９Ａおよび９
Ｂ）をラウンドさせるラウンディング工程を遂行するの
は、本頼のために拡散須域（４）上部の第３絶縁膜（９
）上部に配列されるコンタクトマスク（図示されず）の
工程上発生され得る誤整列（ｍｉｓａｌ ｉｇｎ−ｍｅ
ｎｔ）によってＬｌｉＩｋＮＪ （ ６ Ａ ）上部の
第２絶縁膜（７）の一部分が食刻され、上記導ｈ（６Ａ
）の一部分（ ＩＴ Ｂ ｌ＋部分）が言出されたのを
示す．従って、第１Ａ図および第ＩＢ図のｔＲ）ｎで、
上記コンタクトホール（２０）によって露出された拡散
領域（４）を包含した仝体↑１４る． ここで察してみると、第１Ａ図は非等方性食刻によるコ
ン・タクｌ・ホール（２０）形成前に上記第３絶縁１１
１Ｊ（９）の等方性食刻（ｒＬＡえばＷｅｔ Ｅｔｃｈ
ｉｎｇ）により上記第３絶縁膜（９）の一部（９Ａおよ
び９Ｂ）をラウンディングする工程時、上記第３絶縁膜
（９）の過多食刻電 に起因して第２絶縁Ｗ２（７）の一部まで食刻され、そ
れによって番辱Ｊｌ （６Ａおよび６Ｂ）の一部分（゛
′Ａ″゜部分）が露出された状態で＋得る問題点があっ
た． 第２Ａ図ないし第２Ｄ図は本発明の工程方法でコンタク
ｌ・リコン基板（ｌ７二部に互いに離隔された夫々のフ
ィールド酸化膜（２Ａおよび２Ｂ）を形戒し、上記夫々
のフィールド酸化膜（２Ａおよび２Ｂ）上部の一部にゲ
ートマスクパターン工程によって夫々のゲート電極（３
Ａおよび３Ｂ）を形成する．そして、上記互いにＭ隔さ
れたフィールドｆｌｌ２ｆヒＪｌ！Ａ（２Ａおよび２Ｂ
）間のシリコン基板（１）内にイオン注入方法によって
共通ソースまたは共通ドレーン電極に用いられる拡散領
域（４）を形成し、図示されていないが上記ゲー１・電
ｆ！（３Ａおよび３Ｂ）の他側面のシリコン基板内に夫
々のドレーン？Ｉ１極またはソース電極を形成し、それ
によって夫々のＭＯＳＦＥＴに用いられる物質、例えば
窒化膜を一定の厚さで蒸着した状！『の断（Ｃｅｌ Ｉ
）素子のｒＲ造上の屈曲を緩和させるため、全１４ｔ
′ｆＩＩｌｌ造の上部にＢＰＳＧまたはＰＳＧ等の第３
絶縁膜（９）を形戒し、これをフローさせる．その後、
全体の上部にコンタク１−マスクに用いるためのフォト
レジスト（１０）を塗布して後、拡散領域（４）の上部
に位置したフォト物質層（６）のマスクパターン工程に
よって上記夫々のＭＯＳＦＥＴ （ ３ ０電 Ａおよび３０Ｂ）上部の第１絶縁１１！（５）上部の一
部に夫々の導伝層電 （６Ａおよび６Ｂ）を形成する．次に、上記夫々のラ，
引妄層（６Ａおよび６Ｂ）上部を包含した全体表面上に
第２絶縁膜｛７｝を形成する． 第２Ｂ図は上記第２絶縁膜（７）上部に後に形或される
上記第３絶縁膜（９）と食刻選択比が著るしく異なる食
刻バリャー層〈８〉第３絶縁膜（９）、食刻バリャーＩ
ｖＩ（８）、第２絶縁膜（７）および第１絶縁膜（９）
、食刻バリャーＮ（８）、第２絶縁膜（７）および第１
絶縁Ｍ（５）の一部を夫々非等方性食刻してコンタクト
ホール（２０）を形成して拡散領域（４）表面の一部を
露出させｈ、上記フォ１・レジス）・（ｌＯ）を除去し
た状態の断面図である．第２Ａ図ないし第２Ｄ図を９ａ
ｉ明された構造は最も埋想的にコンタクトホール（２０
〉が形戊された状態を示す．しかし、第２０図および第
２Ｄ図の工程過程中で、第３絶縁膜（９）の等方製食刻
によって第３絶縁膜（９）の一部（９Ａおよび９Ｂ）を
ラウンドさせるラウンディング工程のとき、工程上よく
発生で写ヒる第３絶縁＋１！！（９）の過多食刻の場合
とか、コンタクトマスクパターン（２１）工程↓ 時、これまた工程上よく発生で今得るマスクの誤整列に
起因して発第３Ｂ図は上記第２Ｃ図の工程でコンタクト
マスクパターン（２ｌ）の！Ａ整列（Ｍｉｓａｌ ｉｇ
ｎｍｅｎｔ）が発生された状！ぷで、第３絶縁膜（９）
の等方性六刻をして第３絶縁孜（９）の一部（９）の等
方性食刻を行って第３絶縁膜（９）の一部（９Ａ）が片
寄って食刻されても、食刻バリャー層（８〉によってそ
れ以上六刻されないことで下部の第２絶縁膜（７〉およ
び導伝ＪＷ （６Ａおよび６Ｂ）がそのまま保存された
状Ｂ （ ” Ｄ ”部分）を示す断面図である．それ
で、この発明による照）は下記に説明されたように本発
明によって解消され得る．第３Ａ図は上記第２Ｄ図の工
程でコンタクｌ・ホールを形成する前に上記コンタクト
マスクパターン（２ｌ）下部の第３絶縁膜（９）を等方
性食刻して第３絶縁膜（９）の一部（９Ａおよび９Ｂ）
をラウンディングさせる工程時に第３絶縁敢（９）の過
多食刻が発生した層（６Ａおよび６Ｂ）が露出されない
状Ｒ（゛″ＣＩ１部分）を示す断面図である． する効果がある． ４．図面の簡単な説明 第１Ａ図および第ＩＢ図は従来の技術によってコンタク
トホールが形成される部分の絶ｆＪＪＩｇが過多食刻、
およびコンタクトマｔ７ スク誤整列（Ｍｊｓａｌｉｇｎｍｅｎｔ）による絶縁膜
が一部食刻されて導伝瘤が露出された状態の断面図． 第２Ａ図ないし第２Ｄ図は、この発明によってコンタク
トホールを形成する段階を示す断面図． 第３Ａ図および第３Ｂ図は、この発明の食刻バリャー層
を用いたコンタクトホールを形成する方法によって、絶
縁膜の過多食電 刻またはコンタクトマスク誤整列の発生から絶縁膜およ
び６層が保護された状態を示す断面図． ５：第１絶縁膜 ６Ａおよび６Ｂ：導伝
層８：窒化膜 ９ ： ＢＰＳＧまたはｐｓｃなどの第３絶縁膜１０：
フォトレジスト ２０：コンタクｌ・ホール特
許出願人 １１｛’Ｃ’Ｊ ’ｒ ｆｆｉ’ｌ， 抹ａ’４’ネヱ
１：シリコン基板 ２Ａおよび２Ｂ＝フィールド酸化膜 ３Ａおよび３Ｂ：ゲート電極 ４：拡故領域
Ｌ杯に用いられる拡散領域の上部でコ〉・タク１・ホー
ルを形成するとき、上記夫々のエ 導毎Ｒウ算の上に形成された絶Ｉκ１＜１芥が過多大刻
または、コ〉・タク１・マスクの誤１３列（ＭｉＳａｌ
ｉｇｎｍｃｎｌ．）による絶＃ ｔ Ｉｔｓ！”：γの
一部が片＋．Ｊっで末 これら導伝層間の電気的な短絡またはｊｌｉｌ洩電流｛
Ｌｃ・北ａｇｃ ｃｕｒｒｅｎｔ． ）↓ 増加を防止するために、半導体素子−？Ｊ’ｔａｌｌバ
リャー屑を（Ｖ．ＬｃＩ＋ｉＨ［１ａｒｒｌｅｒ Ｌａ
ｙｅｒ＞を用いたコンタク１・ホール形戒方法に関した
ちのコンタク１・およびビアホール（Ｖｉａ ｈｏｌｅ
）の面積（まｚ｝ｉ子の瓜留度が増加するにしたがって
減少されるべきであり、，それに上ってコンタク１・お
よびビアホールに対ずるＩＩＦＩ比（ＡｓｐｃｃＬ ｎ
ａｔｉｎ）をＩｆク加させる結果をもたらした．＆ｄっ
て、例えばＭＯＳＦＥＴとＭＩＩＳＦＥＴ間、または、
これら上部に上述のようなコンタクｌ・およびビア；１
：−ルを形戊ルを形成しようとする部分の絶縁膜の等方
性食刻および非等方性食刻の組合せによるコンタク１・
ボール食刻方法、上記絶縁膜の非弊方性（ＡｎｉｓｏＬ
ｒｏρｉｃ）介刻賎に上記絶縁股の上部の一部をフロー
（Ｆｌ？＋ｉ）さぜる食刻方法，ラウンディング（＋？
ｏｕｎｄｉｎｇ 冫されたマニ スク用フォトレジス１・ペターン現象をそのま々絶縁膜
に転写（Ｔｒａｎｓ−ｆｅｒ ）させる非等方性コンタ
ク１〜ポール六刻方法等縁膜（７）の一部まで六刻され
、それに上って上記第ＩＡ図のｔｉ４逍上！ に仝体的に更にｆ巾の導＆層（１１） （点線で図示）
が形戚される陽合、夫々の導Ａ（ＯＡ、６Ｂおよび＋ｅ
）間の短諸現象をらたらず．更はし に、第１Ｂ図の上うにコンタク１・マスクの１１列（Ｍ
ｉｓａｌ ｉｇｎｍｅｎｔ ）＄ 短絡現象をもたらす．更に、上記導悟躬（６Ａおよび６
Ｄ）が完全半導体素子の訊作動をもたらす問題点があっ
た．従って、本発明はコンタク１・ポール形成王程１１
．１にコンタク１・ホールに形成される部分の絶縁膜が
過多食刻またはコ〉′タク１・マゐ乙 スデップカーバレージを収和させるため等方性（Ｉｓｏ
ｔｒｏｐｉｃ）食刻過程で、第１Ａ図の上うに第３絶縁
膜（９）の一部（９Ａおよび９８Ｌ Ｂ）の過多食刻により導伝層（６Ａおよび６Ｉ３）を保
護する第２絶４ 保持できるようにするために、２ｉ伝府の上部に形成さ
れる酸ｆヒ欣等の絶縁膜の上部に後に形戊される絶縁ル
！とは六刻選択比が著るしく上記第２絶縁膜の上部に食
刻バリャー層を形成する段階巽なる食刻バリャー層を用
いたコンタク１・ホール形成方法を程供すチ この発明による半導体素子で六刻バリャー層を用いたコ
ンタク１・ホール形戚方法に於いて、 ↓ 通ドレーン電極に用いられる拡散領域を間において互い
に隣り合う夫々のＭＯＳＦＥＴを形成する段階と、上記
夫々のＭＯＳＦＥＴの上部に第１絶縁膜を形成する段階
と、 竜 上記第１絶縁膜の上部に導伝物質崩を沈着し、このマス
クパターン工程によって上記夫々のＭＯＳＦＥＴのゲー
ト主杼」一部の絶縁１１ウ！上部の一部に上記拡故誤域
を間において互いに離隔されている夫（え 々の導伝層を形成する段階と、 電 上記の全体表面上に上記夫々の導ｆｆｆｌの絶縁のため
の第２絶縁膜を形成する段階と、 と、 上記食刻バリャ一層の上部に全体的に第３絶縁ａを形戊
して、これをフローさせる段階と、 上記ソース電極の上部に位置した第３絶縁Ｍの上部にフ
ォトレジストをコンタク１・マスクに用いてコンタクｌ
・ホール形成用のコンタクトパターンを形成する段階と
、八〇 上記コンタク１・マス夕べターシによって上記第３絶縁
膜の一部を等方性食刻して上記第３絶縁膜の一部をラウ
〉・ディング処理『； しそ後、上記ラウンドされた第３絶縁膜、食刻バリャー
層、奸２絶縁膜、第１絶縁膜の一部を非等方性六刻して
コンタク１・ポールを形成し、それによって上記第３７
８縁膜の等方性女刻によって第３杷縁膜の一部をラウン
ディング処理する時に上記六刻バリャー層により上記第
２絶縁膜の食刻を防止ずる上うにしたのを１，？取とす
る．宅 この発明によると、導伝層の上部に形戊される絶縁ＩＢ
！を（２護するために、上記絶縁膜の上部に食刻バリャ
ー眉を用いてコンク窒 クトホール形成工程を施すことによって、導ｆＸ：層間
の短絡または泪洩電流の増加を防止できるので半導体素
子の特性を向上させ得る特る． 第ＩＡ図および第１Ｂ図は、従来の工程によってコンタ
クトポールを形成した状！ぷの断面図である．先ず、構
造を察してみると、シリコン基板（１）の一部に互いに
離隔された夫々のフィールド醒化膜（２Ａおよび２Ｉ３
）を形戊し、上記夫々のフィールド酸化膜（２人および
２Ｂ）上部の一部に形成し、上記夫々のフィールド酸化
膜（２Ａおよび２Ｂ）上部の一部にゲー１・マスクパタ
ーン工程によって夫々のゲー１・電％（３Ａおよび３Ｂ
）を形成する．そして、上記互いに離隔されたフィール
ド酸化ｐＡ（２Ａおよび２Ｂ）間のシリコン基板（１）
内にイオン注入方法によって共通ソースまたは共通ドレ
ーン電極に用いられる拡敗領域（４）を形成し、図示さ
れていないが上記ゲーｌ−電極（３Ａおよび３ｒ３〉の
他測面のシリコン基板内に夫々ドレーンＴ；．極または
ソース電極を形戊して、それによってＭＯＳＦＥＴ （
３ ０ Ａおよび３０Ｂ）を形或する．上記ゲート電
極（３Ａおよび３Ｂ）と後に形成される導伝偕（６Ａお
よび６Ｂ）との絶縁のために全体構造の上部に酸化膜等
の第１絶縁Ｊｌ！Ｊ（５）を蒸着する．そして、上記第
１絶縁膜（５）の上部に所定の目的によってｍＭキヤン
工程によって上記夫々のＭＯＳＦＥＴ （ ３ ０ Ａ
および３０Ｂ〉上部の電 第１絶縁１ｌＡ（５）上部の一部に夫々の導缶層（６Ａ
および６Ｂ）を形ｔ 成する．次に、上記夫々の導伝層（６Ａおよび６Ｂ）上
部を包含する全体の表面上に第２絶縁膜（７）を形成す
る．そして、セル素子のｔＲ造上表れる屈曲を緩和する
ために全体の構道上部にＰＳＧ （Ｐｈｏｓｐｈｏ−Ｓ
ｌ ｌｌｃａｔｅ−Ｇｌａｓｓ ）またはＢＰＳＧ （
Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｅａｔｅ−Ｇｌａ
ｓｓ）等の第３絶縁膜（９）を形成してこれをフロー（
Ｆｌｏｗ）させる．そして、コンタクトホールを形成し
ようとする拡散領域（４）上部の第３絶縁膜（９）上に
コンタクトマスクパターン（図示されず）を形成して上
記第３絶縁膜（９〉の一部（９Ａおよび９Ｂ）を等方性
食刻してラウンディング工程を施して後、コンタク１・
マスクパターン工程によって上記ラウンディングされた
第３絶縁ＩＢ！（’ｌ）、第２絶縁膜（７）および第１
絶縁膜（５）の一部を非等方性食刻してコンタク）・ホ
ールある．更に、第１Ｂ図はコンタクトマスクパターン
工程を遂行する（２０）を形成する． ここで、留意すべきことは、上記コンタクトホール（２
０）形成のために上記多数の第１、２および３ｆ４！！
縁股（５，７および９）を非等方性食刻をする前に、上
記拡散領域（４）上部に位にする第３ｙＡ縁ｖ（９）を
等方性食刻して第３絶縁膜（９）の一部（９Ａおよび９
Ｂ）をラウンドさせるラウンディング工程を遂行するの
は、本頼のために拡散須域（４）上部の第３絶縁膜（９
）上部に配列されるコンタクトマスク（図示されず）の
工程上発生され得る誤整列（ｍｉｓａｌ ｉｇｎ−ｍｅ
ｎｔ）によってＬｌｉＩｋＮＪ （ ６ Ａ ）上部の
第２絶縁膜（７）の一部分が食刻され、上記導ｈ（６Ａ
）の一部分（ ＩＴ Ｂ ｌ＋部分）が言出されたのを
示す．従って、第１Ａ図および第ＩＢ図のｔＲ）ｎで、
上記コンタクトホール（２０）によって露出された拡散
領域（４）を包含した仝体↑１４る． ここで察してみると、第１Ａ図は非等方性食刻によるコ
ン・タクｌ・ホール（２０）形成前に上記第３絶縁１１
１Ｊ（９）の等方性食刻（ｒＬＡえばＷｅｔ Ｅｔｃｈ
ｉｎｇ）により上記第３絶縁膜（９）の一部（９Ａおよ
び９Ｂ）をラウンディングする工程時、上記第３絶縁膜
（９）の過多食刻電 に起因して第２絶縁Ｗ２（７）の一部まで食刻され、そ
れによって番辱Ｊｌ （６Ａおよび６Ｂ）の一部分（゛
′Ａ″゜部分）が露出された状態で＋得る問題点があっ
た． 第２Ａ図ないし第２Ｄ図は本発明の工程方法でコンタク
ｌ・リコン基板（ｌ７二部に互いに離隔された夫々のフ
ィールド酸化膜（２Ａおよび２Ｂ）を形戒し、上記夫々
のフィールド酸化膜（２Ａおよび２Ｂ）上部の一部にゲ
ートマスクパターン工程によって夫々のゲート電極（３
Ａおよび３Ｂ）を形成する．そして、上記互いにＭ隔さ
れたフィールドｆｌｌ２ｆヒＪｌ！Ａ（２Ａおよび２Ｂ
）間のシリコン基板（１）内にイオン注入方法によって
共通ソースまたは共通ドレーン電極に用いられる拡散領
域（４）を形成し、図示されていないが上記ゲー１・電
ｆ！（３Ａおよび３Ｂ）の他側面のシリコン基板内に夫
々のドレーン？Ｉ１極またはソース電極を形成し、それ
によって夫々のＭＯＳＦＥＴに用いられる物質、例えば
窒化膜を一定の厚さで蒸着した状！『の断（Ｃｅｌ Ｉ
）素子のｒＲ造上の屈曲を緩和させるため、全１４ｔ
′ｆＩＩｌｌ造の上部にＢＰＳＧまたはＰＳＧ等の第３
絶縁膜（９）を形戒し、これをフローさせる．その後、
全体の上部にコンタク１−マスクに用いるためのフォト
レジスト（１０）を塗布して後、拡散領域（４）の上部
に位置したフォト物質層（６）のマスクパターン工程に
よって上記夫々のＭＯＳＦＥＴ （ ３ ０電 Ａおよび３０Ｂ）上部の第１絶縁１１！（５）上部の一
部に夫々の導伝層電 （６Ａおよび６Ｂ）を形成する．次に、上記夫々のラ，
引妄層（６Ａおよび６Ｂ）上部を包含した全体表面上に
第２絶縁膜｛７｝を形成する． 第２Ｂ図は上記第２絶縁膜（７）上部に後に形或される
上記第３絶縁膜（９）と食刻選択比が著るしく異なる食
刻バリャー層〈８〉第３絶縁膜（９）、食刻バリャーＩ
ｖＩ（８）、第２絶縁膜（７）および第１絶縁膜（９）
、食刻バリャーＮ（８）、第２絶縁膜（７）および第１
絶縁Ｍ（５）の一部を夫々非等方性食刻してコンタクト
ホール（２０）を形成して拡散領域（４）表面の一部を
露出させｈ、上記フォ１・レジス）・（ｌＯ）を除去し
た状態の断面図である．第２Ａ図ないし第２Ｄ図を９ａ
ｉ明された構造は最も埋想的にコンタクトホール（２０
〉が形戊された状態を示す．しかし、第２０図および第
２Ｄ図の工程過程中で、第３絶縁膜（９）の等方製食刻
によって第３絶縁膜（９）の一部（９Ａおよび９Ｂ）を
ラウンドさせるラウンディング工程のとき、工程上よく
発生で写ヒる第３絶縁＋１！！（９）の過多食刻の場合
とか、コンタクトマスクパターン（２１）工程↓ 時、これまた工程上よく発生で今得るマスクの誤整列に
起因して発第３Ｂ図は上記第２Ｃ図の工程でコンタクト
マスクパターン（２ｌ）の！Ａ整列（Ｍｉｓａｌ ｉｇ
ｎｍｅｎｔ）が発生された状！ぷで、第３絶縁膜（９）
の等方性六刻をして第３絶縁孜（９）の一部（９）の等
方性食刻を行って第３絶縁膜（９）の一部（９Ａ）が片
寄って食刻されても、食刻バリャー層（８〉によってそ
れ以上六刻されないことで下部の第２絶縁膜（７〉およ
び導伝ＪＷ （６Ａおよび６Ｂ）がそのまま保存された
状Ｂ （ ” Ｄ ”部分）を示す断面図である．それ
で、この発明による照）は下記に説明されたように本発
明によって解消され得る．第３Ａ図は上記第２Ｄ図の工
程でコンタクｌ・ホールを形成する前に上記コンタクト
マスクパターン（２ｌ）下部の第３絶縁膜（９）を等方
性食刻して第３絶縁膜（９）の一部（９Ａおよび９Ｂ）
をラウンディングさせる工程時に第３絶縁敢（９）の過
多食刻が発生した層（６Ａおよび６Ｂ）が露出されない
状Ｒ（゛″ＣＩ１部分）を示す断面図である． する効果がある． ４．図面の簡単な説明 第１Ａ図および第ＩＢ図は従来の技術によってコンタク
トホールが形成される部分の絶ｆＪＪＩｇが過多食刻、
およびコンタクトマｔ７ スク誤整列（Ｍｊｓａｌｉｇｎｍｅｎｔ）による絶縁膜
が一部食刻されて導伝瘤が露出された状態の断面図． 第２Ａ図ないし第２Ｄ図は、この発明によってコンタク
トホールを形成する段階を示す断面図． 第３Ａ図および第３Ｂ図は、この発明の食刻バリャー層
を用いたコンタクトホールを形成する方法によって、絶
縁膜の過多食電 刻またはコンタクトマスク誤整列の発生から絶縁膜およ
び６層が保護された状態を示す断面図． ５：第１絶縁膜 ６Ａおよび６Ｂ：導伝
層８：窒化膜 ９ ： ＢＰＳＧまたはｐｓｃなどの第３絶縁膜１０：
フォトレジスト ２０：コンタクｌ・ホール特
許出願人 １１｛’Ｃ’Ｊ ’ｒ ｆｆｉ’ｌ， 抹ａ’４’ネヱ
１：シリコン基板 ２Ａおよび２Ｂ＝フィールド酸化膜 ３Ａおよび３Ｂ：ゲート電極 ４：拡故領域
Claims (1)
- 【特許請求の範囲】 １、半導体素子の食刻バリヤー層を用いるコンタクトホ
ール形成方法において、 シリコン基板の上部に形成された夫々のフィールド酸化
膜上の夫々のゲート電極と、シリコン基板上に形成され
たソース電極およびドレーン電極とを有し、シリコン基
板上に形成された共通ソース電極または共通ドレーン電
極に用いられる拡散領域を間において互いに隣合う夫々
のＭＯＳＦＥＴを形成する段階と、上記夫々のＭＯＳＦ
ＥＴの上部に第１絶縁膜を形成する段階と、 上記の第１絶縁膜の上部に導電物質層を堆積し、このマ
スクパターン工程によって上記夫々のＭＯＳＦＥＴのゲ
ート電極上部の絶縁膜の上部の一部に上記拡散領域を間
において互いに離隔されている夫々の導電層を形成する
段階と、 上記の全体表面上に上記夫々の導電層の絶縁のための第
２絶縁膜を形成する段階と、 上記第２絶縁膜の上部に食刻バリヤー層を形成する段階
と、 上記食刻バイア一層の上部に全体的に第３絶縁膜を形成
して、これをフローさせる段階と、 上記拡散領域の上部に位置した第３絶縁層の上部にフォ
トレジストをコンタクトマスクに用いてコンタクトホー
ル形成用のコンタクトマスクパターンを形成する段階と
、上記コンタクトマスクパターンによって上記第３絶縁
膜の一部を等方性食刻して、上記第３絶縁膜の一部をラ
ウンディング処理して後、上記ラウンドされた第３絶縁
膜、食刻バリヤー層、第２絶縁膜、第１絶縁膜の一部を
非等方性食刻してコンタクトホールを形成し、それによ
って上記第３絶縁膜の等方性食刻によって第３絶縁膜の
一部をラウンディング処理する時に上記食刻バリヤー層
によって上記第２絶縁膜の食刻を防止するようにしたの
を特徴とする半導体素子の食刻バリヤー層を用いたコン
タクトホール形成方法。 ２、第１項において、 上記第１、第２絶縁膜は酸化膜であるのを特徴とする半
導体素子の食刻バリヤー層を用いたコンタクトホール形
成方法。 ３、第１項において、 上記第３絶縁膜はＰＳＧまたはＢＰＳＧであるのを特徴
とする半導体素子の食刻バリヤー層を用いたコンタクト
ホール形成方法。 ４、第１項において、 上記食刻バリヤー層は上記第３絶縁膜と食刻選択比が著
るしく異なる窒化膜であるのを特徴とする半導体素子の
食刻バリヤー層を用いたコンタクトホール形成方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR89-7209 | 1989-05-30 | ||
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329320A true JPH0329320A (ja) | 1991-02-07 |
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Family
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|---|---|---|---|---|
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| US5420077A (en) * | 1990-06-29 | 1995-05-30 | Sharp Kabushiki Kaisha | Method for forming a wiring layer |
| US5219793A (en) * | 1991-06-03 | 1993-06-15 | Motorola Inc. | Method for forming pitch independent contacts and a semiconductor device having the same |
| EP0523856A3 (en) | 1991-06-28 | 1993-03-17 | Sgs-Thomson Microelectronics, Inc. | Method of via formation for multilevel interconnect integrated circuits |
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| KR960009100B1 (en) * | 1993-03-02 | 1996-07-10 | Hyundai Electronics Ind | Manufacturing method of minute contact hole for highly integrated device |
| US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
| US5435888A (en) * | 1993-12-06 | 1995-07-25 | Sgs-Thomson Microelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US6284584B1 (en) * | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| EP0660392A1 (en) | 1993-12-17 | 1995-06-28 | STMicroelectronics, Inc. | Method and interlevel dielectric structure for improved metal step coverage |
| US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
| US5508218A (en) * | 1993-12-28 | 1996-04-16 | Lg Semicon Co., Ltd. | Method for fabricating a semiconductor memory |
| KR0138305B1 (ko) * | 1994-11-30 | 1998-06-01 | 김광호 | 반도체소자 배선형성방법 |
| US5607879A (en) * | 1995-06-28 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for forming buried plug contacts on semiconductor integrated circuits |
| JP3592870B2 (ja) * | 1996-12-26 | 2004-11-24 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6486527B1 (en) | 1999-06-25 | 2002-11-26 | Macpherson John | Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter |
| US20050098480A1 (en) * | 2003-11-12 | 2005-05-12 | Robert Galiasso | Hydrotreating catalyst and method |
| JP5373669B2 (ja) * | 2010-03-05 | 2013-12-18 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPS61179533A (ja) * | 1985-02-05 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61253834A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6425551A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor device |
| JPS6480067A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4299862A (en) * | 1979-11-28 | 1981-11-10 | General Motors Corporation | Etching windows in thick dielectric coatings overlying semiconductor device surfaces |
| JPS60198847A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置およびその製造方法 |
| JPS60244072A (ja) * | 1984-05-17 | 1985-12-03 | Toshiba Corp | 半導体装置の製造方法 |
| US4560436A (en) * | 1984-07-02 | 1985-12-24 | Motorola, Inc. | Process for etching tapered polyimide vias |
| US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
| EP0232508B1 (en) * | 1986-01-09 | 1992-03-11 | International Business Machines Corporation | Dual glass reflow process for forming contacts |
-
1989
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-
1990
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- 1990-05-30 US US07/530,644 patent/US5063176A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPS61179533A (ja) * | 1985-02-05 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61253834A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6425551A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor device |
| JPS6480067A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
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