JPH0329335B2 - - Google Patents
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- JPH0329335B2 JPH0329335B2 JP59239266A JP23926684A JPH0329335B2 JP H0329335 B2 JPH0329335 B2 JP H0329335B2 JP 59239266 A JP59239266 A JP 59239266A JP 23926684 A JP23926684 A JP 23926684A JP H0329335 B2 JPH0329335 B2 JP H0329335B2
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- JP
- Japan
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- output
- gate
- counter
- memory
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、たとえばESM（Electronic
Support Measures；電子支援策）／ECM
（Electronic Countermesures；電子対策）にお
いて、受信電波のパルスくり返し周波数を分析
し、所望のパルスくり返し周波数の受信信号に同
期の取れたパルスを発生させて到来信号を予測す
る同期パルス発生装置に関するものである。
Support Measures；電子支援策）／ECM
（Electronic Countermesures；電子対策）にお
いて、受信電波のパルスくり返し周波数を分析
し、所望のパルスくり返し周波数の受信信号に同
期の取れたパルスを発生させて到来信号を予測す
る同期パルス発生装置に関するものである。
従来この種の装置として第４図に示すものがあ
つた。図において１は入力パルス、２は入力パル
ス１を装置内部のクロツクで同期を取る第１の同
期回路、３は同期出力パルス、４は第１の読出し
書込み自在のメモリ、５は一定周期で自走し、第
１のメモリ４のアドレスを駆動する第１のアドレ
スカウンタ、６は第１のメモリ４の読出し情報、
７は第１のメモリの読出し情報６を一定のマージ
ン幅だけ右にシフトする第１のマージンシフトレ
ジスタ、８は第１のマージンシフトレジスタ７の
各並列出力と同期出力パルス３の論理積を取る第
１のアンドゲート群、９は第１のアンドゲート群
８の各アンドゲート出力にてプリセツトされ、第
１のマージンシフトレジスタと同じシフト量だけ
左にシフトする第２のマージンシフトレジスタ、
１０は第２のマージンシフトレジスタの出力、１
１は第２の読出し書込み自在のメモリ、１２は一
定周期で自走し第２のメモリ１１のアドレスを駆
動する第２のアドレスカウンタ、１３は第２のメ
モリ１１の読出し情報、１４は一定時間幅ゲート
パルスを作成する一定時間幅ゲート回路、１５は
一定時間幅ゲートパルス、１６は第２のアンドゲ
ート、１７はアンド出力である。１８は装置内部
のクロツクで同期を取る第２の同期回路、１９は
同期回路出力、２０は同期回路出力１９でリセツ
トされ自走するPRI（Pulse Repetition
Interval；パルス繰り返し周期）カウンタ、２１
は所望の予測パスである。
つた。図において１は入力パルス、２は入力パル
ス１を装置内部のクロツクで同期を取る第１の同
期回路、３は同期出力パルス、４は第１の読出し
書込み自在のメモリ、５は一定周期で自走し、第
１のメモリ４のアドレスを駆動する第１のアドレ
スカウンタ、６は第１のメモリ４の読出し情報、
７は第１のメモリの読出し情報６を一定のマージ
ン幅だけ右にシフトする第１のマージンシフトレ
ジスタ、８は第１のマージンシフトレジスタ７の
各並列出力と同期出力パルス３の論理積を取る第
１のアンドゲート群、９は第１のアンドゲート群
８の各アンドゲート出力にてプリセツトされ、第
１のマージンシフトレジスタと同じシフト量だけ
左にシフトする第２のマージンシフトレジスタ、
１０は第２のマージンシフトレジスタの出力、１
１は第２の読出し書込み自在のメモリ、１２は一
定周期で自走し第２のメモリ１１のアドレスを駆
動する第２のアドレスカウンタ、１３は第２のメ
モリ１１の読出し情報、１４は一定時間幅ゲート
パルスを作成する一定時間幅ゲート回路、１５は
一定時間幅ゲートパルス、１６は第２のアンドゲ
ート、１７はアンド出力である。１８は装置内部
のクロツクで同期を取る第２の同期回路、１９は
同期回路出力、２０は同期回路出力１９でリセツ
トされ自走するPRI（Pulse Repetition
Interval；パルス繰り返し周期）カウンタ、２１
は所望の予測パスである。
第５図は、この従来例の各構成部分の出力波形
図で、同図ａは入力パルス１の波形図、同図ｂは
第１の同期回路２の出力３の波形図、同図ｃは第
１のメモリ４の読出し情報６の波形図、同図ｄは
第１のマージンシフトレジスタ７の各並列出力７
１波形図、同図ｅはアンドゲート群８の出力波形
図、同図ｆは第２のマージンシフトレジスタ９の
出力１０の波形図、同図ｇは第２のメモリ１１の
読出し情報１３の波形図、同図ｈは一定時間幅ゲ
ート回路１４の出力１５の波形図、同図ｉは第２
のアンドゲート１６の出力１７の波形図、同図ｊ
は第２の同期回路１８の出力１９の波形図、同図
ｋはPRIカウンタ２０の出力で、予測パルス２１
の波形図である。
図で、同図ａは入力パルス１の波形図、同図ｂは
第１の同期回路２の出力３の波形図、同図ｃは第
１のメモリ４の読出し情報６の波形図、同図ｄは
第１のマージンシフトレジスタ７の各並列出力７
１波形図、同図ｅはアンドゲート群８の出力波形
図、同図ｆは第２のマージンシフトレジスタ９の
出力１０の波形図、同図ｇは第２のメモリ１１の
読出し情報１３の波形図、同図ｈは一定時間幅ゲ
ート回路１４の出力１５の波形図、同図ｉは第２
のアンドゲート１６の出力１７の波形図、同図ｊ
は第２の同期回路１８の出力１９の波形図、同図
ｋはPRIカウンタ２０の出力で、予測パルス２１
の波形図である。
つぎに、第４図の動作について説明する。
第５図ａに示すように、所望のパルス列Ａ１，
Ａ２，Ａ３…と、他のパルス列１，２，Ｂ３…と
が混在した入力パルス１は、第１の同期回路２に
おいて装置内部のクツクタイミングで同期を取ら
れ、第５図ｂに示す波形で第１のメモリ４に入力
される。第１のメモリ４には、前記クロツクタイ
ミングにて動作し、かつ、所望のパルスくり返し
間隔Ｔよりわずか小さいＴ−△Ｔ／２の一定周期
で自走する第１のアドレスカウンタ５のアドレス
ラインが接続されている。第１のメモリ４におい
て、全アドレスにわたり、前記クロツクタイミン
グの１周期内で、読出し次いで書込みが実行さ
れ、ある時間にメモリ４に書き込まれた情報は、
第５図ｃに示すように、第１のアドレスカウンタ
５が一周した時に読出される。よつて第１のメモ
リリ４の読出し情報６は、同期出力パルス３が第
１のアドレスカウンタ５の周期、すなわちＴ−△
T1／２だけ遅延されたものが出力される。
Ａ２，Ａ３…と、他のパルス列１，２，Ｂ３…と
が混在した入力パルス１は、第１の同期回路２に
おいて装置内部のクツクタイミングで同期を取ら
れ、第５図ｂに示す波形で第１のメモリ４に入力
される。第１のメモリ４には、前記クロツクタイ
ミングにて動作し、かつ、所望のパルスくり返し
間隔Ｔよりわずか小さいＴ−△Ｔ／２の一定周期
で自走する第１のアドレスカウンタ５のアドレス
ラインが接続されている。第１のメモリ４におい
て、全アドレスにわたり、前記クロツクタイミン
グの１周期内で、読出し次いで書込みが実行さ
れ、ある時間にメモリ４に書き込まれた情報は、
第５図ｃに示すように、第１のアドレスカウンタ
５が一周した時に読出される。よつて第１のメモ
リリ４の読出し情報６は、同期出力パルス３が第
１のアドレスカウンタ５の周期、すなわちＴ−△
T1／２だけ遅延されたものが出力される。
この遅延パルス６は、マージン幅△T1で構成
される第１のマージンシフトレジスタ７で右にシ
フトされ、この第１のマージンシフトレジスタ７
の各並列出力７１（第５図ｄ図示）と同期回路２
の出力パルス３の論理積を第１のアンドゲート群
８で取り、これらの出力８１（第５図ｅ図示）で
第２のマージンシフトレジスタ９をプリセツトす
る。第２のマージンシフトレジスタ９は第１のマ
ージンシフトレジスタ７と同じマージン幅△T1
で構成され、プリセツトされ情報は、第１のマー
ジンシフトレジスタ７においてシフトされた量と
同じシフト量すなわち第５図ｅに示した△ｔだけ
左へシフトされる。第２のマージンシフトレジス
タ出力１０（第５図ｆ図示）は第２のメモリ１１
へ入力される。第２のメモリ１１のアドレスライ
ンには前記クロツクタイミングにて動作し、か
つ、Ｔ−△T1／２−△Ｔ／２の一定の周期で自
走する第２のアドレスカウンタ１２のアドレスラ
インが接続されている。
される第１のマージンシフトレジスタ７で右にシ
フトされ、この第１のマージンシフトレジスタ７
の各並列出力７１（第５図ｄ図示）と同期回路２
の出力パルス３の論理積を第１のアンドゲート群
８で取り、これらの出力８１（第５図ｅ図示）で
第２のマージンシフトレジスタ９をプリセツトす
る。第２のマージンシフトレジスタ９は第１のマ
ージンシフトレジスタ７と同じマージン幅△T1
で構成され、プリセツトされ情報は、第１のマー
ジンシフトレジスタ７においてシフトされた量と
同じシフト量すなわち第５図ｅに示した△ｔだけ
左へシフトされる。第２のマージンシフトレジス
タ出力１０（第５図ｆ図示）は第２のメモリ１１
へ入力される。第２のメモリ１１のアドレスライ
ンには前記クロツクタイミングにて動作し、か
つ、Ｔ−△T1／２−△Ｔ／２の一定の周期で自
走する第２のアドレスカウンタ１２のアドレスラ
インが接続されている。
よつて、前述と同じ作動原理により、第２のメ
モリ読出し情報１３は、第５図ｇに示すように、
第２のマージンシフトレジスタ出力１０がＴ−△
１／２−△T2／２遅延されたものが出力される。
モリ読出し情報１３は、第５図ｇに示すように、
第２のマージンシフトレジスタ出力１０がＴ−△
１／２−△T2／２遅延されたものが出力される。
つぎの一定時間ゲート回路１４はフリツプフロ
ツプとカウンタで構成されており、第２のメモリ
読出し情報１３にて前記フリツフロツプをセツト
すると同時に、前記カウンタをロードし、一定時
間△T2を計測すれば前記フリツプフロツプをリ
セツトする。
ツプとカウンタで構成されており、第２のメモリ
読出し情報１３にて前記フリツフロツプをセツト
すると同時に、前記カウンタをロードし、一定時
間△T2を計測すれば前記フリツプフロツプをリ
セツトする。
よつて前記一定時間ゲート回路１４の出力に
は、第５図ｈに示すように第２のメモリ１１の読
出し情報１３（第５図ｇ図示）にて立上がる一定
時間幅△T2のゲートパルス１５が出力される。
この一定時間幅ゲートパルス１５と前記入力パル
ス１の論理積をアンドゲート１６で取り、第５図
ｉに示したアンド出力７を得る。このアンド出力
７は前記入力パルス１の中から抽出された所望の
くり返し周波数を有するものである。
は、第５図ｈに示すように第２のメモリ１１の読
出し情報１３（第５図ｇ図示）にて立上がる一定
時間幅△T2のゲートパルス１５が出力される。
この一定時間幅ゲートパルス１５と前記入力パル
ス１の論理積をアンドゲート１６で取り、第５図
ｉに示したアンド出力７を得る。このアンド出力
７は前記入力パルス１の中から抽出された所望の
くり返し周波数を有するものである。
つぎに、アンド出力１７は第２の同期回路１８
において、通常、装置内部の最小クロツクで同期
を取られ、第５図ｊに示す同期回路出力１９を得
て次段のPRIカウンタ２０に入力される。所望の
パルスくり返し周期Ｔで自走するカウンタである
PRIカウンタ２０において、同期回路出力１９で
カウンタをリセツトすると同時にカウンタを作動
させる。すなわち、PRIカウンタ２０は同期回路
出力１９の最初のパルスで作動するとともに、同
期回路出力１９のパルス毎にリセツトされる。
において、通常、装置内部の最小クロツクで同期
を取られ、第５図ｊに示す同期回路出力１９を得
て次段のPRIカウンタ２０に入力される。所望の
パルスくり返し周期Ｔで自走するカウンタである
PRIカウンタ２０において、同期回路出力１９で
カウンタをリセツトすると同時にカウンタを作動
させる。すなわち、PRIカウンタ２０は同期回路
出力１９の最初のパルスで作動するとともに、同
期回路出力１９のパルス毎にリセツトされる。
したがつて、PRIカウタ２０の出力、すなわち
予測パルス２１（第５図ｋ図示）は、同期回路出
力１９に同期が取れているので、受信信号が無く
なつた後、すわち同期回路出力１９が無くなつた
後でも、受信信号の到来を予測する基準パルスと
なり得る。
予測パルス２１（第５図ｋ図示）は、同期回路出
力１９に同期が取れているので、受信信号が無く
なつた後、すわち同期回路出力１９が無くなつた
後でも、受信信号の到来を予測する基準パルスと
なり得る。
従来の同期パルス発生装置は以上のように構成
されているので、PRIウンタ２０の量子化誤差が
累積され、予測パルス２１の入力パルスに対する
時間ずれが時間の経過にともない、てい倍的に増
えて同期精度が悪くなる欠点があつた。
されているので、PRIウンタ２０の量子化誤差が
累積され、予測パルス２１の入力パルスに対する
時間ずれが時間の経過にともない、てい倍的に増
えて同期精度が悪くなる欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、同期精度の非常に
高い同期パルス発生装置を提供することを目的と
している。
去するためになされたもので、同期精度の非常に
高い同期パルス発生装置を提供することを目的と
している。
この発明に係る同期パルス発生装置は、パルス
くり返し間隔のＮ倍の周期で自走するカウンタを
PRIカウンタに並行して設け、上記カウンタの出
力PRIカウンタの同期を取り直すようにしたもの
である。
くり返し間隔のＮ倍の周期で自走するカウンタを
PRIカウンタに並行して設け、上記カウンタの出
力PRIカウンタの同期を取り直すようにしたもの
である。
この発明においては、PRIカウンタからの出力
は同期が取れたパルスで受信信号が無くなつた後
でも所望のパルスくり返し間隔（周期）で自走す
るが、上記間隔のＮ倍の周期で自走するカウンタ
の出力で上記間隔が取り直されて時間ずれが少な
くなる。
は同期が取れたパルスで受信信号が無くなつた後
でも所望のパルスくり返し間隔（周期）で自走す
るが、上記間隔のＮ倍の周期で自走するカウンタ
の出力で上記間隔が取り直されて時間ずれが少な
くなる。
第１図はこの発明に係る同期パルス発生装置の
一例を示すブロツク図で、第４図に示した従来装
置と同一部所には同一符号を付して説明を省略す
る。
一例を示すブロツク図で、第４図に示した従来装
置と同一部所には同一符号を付して説明を省略す
る。
同図において、２２は同期回路出力１９でリセ
ツトされ、PRIカウンタ２０の周期のＮ倍の周期
で自走するNPRIカウンタ、２３はNPRIカウン
タ出力、２４は第１のオアゲート、２５は第１の
オアゲート２４の出力、２６はPRIカウンンタ出
力、２２７はオアゲートである。
ツトされ、PRIカウンタ２０の周期のＮ倍の周期
で自走するNPRIカウンタ、２３はNPRIカウン
タ出力、２４は第１のオアゲート、２５は第１の
オアゲート２４の出力、２６はPRIカウンンタ出
力、２２７はオアゲートである。
第２図はこの実施例の各構成部分の出力波形図
で、同図ａないしｊはそれぞれ第５図ａないしｊ
はそれぞれ第５図ａないしｊと同じ出力波形を示
しており、同図ｋはNPRIカウンタ２２の出力２
３の波形図、同図ｌは第１のオアゲート２４の出
力２５の波形図、同図ｍはPRIカウンタ２０の出
力２６の波形図、同図ｎは第２のオアゲート２７
の出力で、予測パルス２１の波形図である。
で、同図ａないしｊはそれぞれ第５図ａないしｊ
はそれぞれ第５図ａないしｊと同じ出力波形を示
しており、同図ｋはNPRIカウンタ２２の出力２
３の波形図、同図ｌは第１のオアゲート２４の出
力２５の波形図、同図ｍはPRIカウンタ２０の出
力２６の波形図、同図ｎは第２のオアゲート２７
の出力で、予測パルス２１の波形図である。
つぎに、動作について説明する。
この実施例においては、第２の同期回路１８か
ら第２図ｊに示す同期回路出力１９が出力される
までの動作は、第４図に示した従来例と同じであ
るので、説明を省略する。
ら第２図ｊに示す同期回路出力１９が出力される
までの動作は、第４図に示した従来例と同じであ
るので、説明を省略する。
この同図回路出力１９は、第１のオアゲート２
４において同期回路出力１９とNPRIカウンタ出
力２３の論理和が取られ、第２図ｌに示すオア出
力２５を得て、次段のPRIカウンタ２０に入力さ
れる。PRIカウンタ２０は、オア出力２５でリセ
ツトされると同時にカウント動作を開始する。す
なわちPRIカウンタ２０はオア出力２５の最初の
パルスで作動するとともに、オア出力２５のパル
ス毎にリセツトされる。したがつて、PRIカウン
タ出力２６は、第２図ｍに示すように同期回路出
力１９に同期が取れたパルスで、受信信号が無く
なつた後でも所望のパルスくり返し間隔Ｔで自走
し、NPRIカウンタ出力２３で同期が取り直され
る。
４において同期回路出力１９とNPRIカウンタ出
力２３の論理和が取られ、第２図ｌに示すオア出
力２５を得て、次段のPRIカウンタ２０に入力さ
れる。PRIカウンタ２０は、オア出力２５でリセ
ツトされると同時にカウント動作を開始する。す
なわちPRIカウンタ２０はオア出力２５の最初の
パルスで作動するとともに、オア出力２５のパル
ス毎にリセツトされる。したがつて、PRIカウン
タ出力２６は、第２図ｍに示すように同期回路出
力１９に同期が取れたパルスで、受信信号が無く
なつた後でも所望のパルスくり返し間隔Ｔで自走
し、NPRIカウンタ出力２３で同期が取り直され
る。
つぎに、第２のオアゲート２，２７でNPRIカ
ウンタ出力２３とPRIカウンタ出力２６の論理和
が取られ、第２図ｎに示すような所望の予測パル
ス２１を得る。
ウンタ出力２３とPRIカウンタ出力２６の論理和
が取られ、第２図ｎに示すような所望の予測パル
ス２１を得る。
第３図はこの実施例の効果を説明するための図
で、横軸は受信信号がなくなつた後の時間の経過
を示し、目盛は所望のパルスくり返し周期Ｔの乗
数を示す。縦軸は受信信号が無くなつた後の予測
パルス２１の受信信号に対する時間ずれを△Ｔを
示し、目盛はPRIカウンタ２０の量子化誤差の乗
数を示す。
で、横軸は受信信号がなくなつた後の時間の経過
を示し、目盛は所望のパルスくり返し周期Ｔの乗
数を示す。縦軸は受信信号が無くなつた後の予測
パルス２１の受信信号に対する時間ずれを△Ｔを
示し、目盛はPRIカウンタ２０の量子化誤差の乗
数を示す。
同図において、従来の同期パルス発生装置の時
間ずれが直線A0−A1で示されるのに対して、こ
の発明の同期パルス発生装置の時間ずれは、直線
A0−B0−B1−C0−C1−…で示される。ただし、
第３図においてはＮ＝10と仮定している。
間ずれが直線A0−A1で示されるのに対して、こ
の発明の同期パルス発生装置の時間ずれは、直線
A0−B0−B1−C0−C1−…で示される。ただし、
第３図においてはＮ＝10と仮定している。
すなわち、この実施例における。NPRIカウン
タ２２の量子化誤差は、PRIカウンカ２０のそれ
と同等であることから、時間ずれは、A0→B0ま
では従来と同じであるが、B0点でB1に引込まれ、
結局B0点からは最大Ｎ＝10毎に量子化誤差の１
単位ずつしかずれていかず、従来と比較して時間
ずれが非常に少なくなる。
タ２２の量子化誤差は、PRIカウンカ２０のそれ
と同等であることから、時間ずれは、A0→B0ま
では従来と同じであるが、B0点でB1に引込まれ、
結局B0点からは最大Ｎ＝10毎に量子化誤差の１
単位ずつしかずれていかず、従来と比較して時間
ずれが非常に少なくなる。
なお、上記実施例は、受信信号の中から所望の
パルスくり返し周波数を有する信号を抽出する例
しか示していないが、この発明は、いかなる所望
のパルスくり返し周波数を有する信号を抽出する
装置にも適用し得る。
パルスくり返し周波数を有する信号を抽出する例
しか示していないが、この発明は、いかなる所望
のパルスくり返し周波数を有する信号を抽出する
装置にも適用し得る。
さらに、上記実施例ではESM／ECMにおける
同期パルス発生装置の場合について説明したが、
この装置は一般のデイジタル同期パルス発生装置
に適用することができる。
同期パルス発生装置の場合について説明したが、
この装置は一般のデイジタル同期パルス発生装置
に適用することができる。
以上のようにこの発明によれば、PRIカウンタ
と並行に、PRIカウンタの量子化誤差の１／Ｎと
非常に誤差の少ないNPRIカウンタを設け、
NPRIカウンタの出力でPRIカウンタをリセツト
するように構成したので、非常に精度の高いもの
が得られる効果がある。
と並行に、PRIカウンタの量子化誤差の１／Ｎと
非常に誤差の少ないNPRIカウンタを設け、
NPRIカウンタの出力でPRIカウンタをリセツト
するように構成したので、非常に精度の高いもの
が得られる効果がある。
第１図はこの発明の一実施例による同期パルス
発生装置を示すブロツク回路図、第２図はこの実
施例の各構成部の出力波形図、第３図はこの実施
例の効果を従来との比較で示した図、第４図は従
来の同期パルス発生装置を示すブロツク回路図、
第５図はこの従来例の各構成部の出力波形図であ
る。 ２……第１の同期回路、４……第１のメモリ、
５……第１のアドレスカウンタ、８……第１のア
ンドゲート群、９……第２のマージンシフトレジ
スタ、１１……第２のメモリ、１２……第２のア
ドレスカウンタ、１４……一定時間幅ゲート回
路、１６……第２アンドゲート、１８……第２の
同期回路、２０……PRIカウンタ、２２……
NPRIカウンタ、２４……第１のオアゲート、２
７……第２のオアゲート。なお、図中同一符号は
同一もしくは相当部分を示す。
発生装置を示すブロツク回路図、第２図はこの実
施例の各構成部の出力波形図、第３図はこの実施
例の効果を従来との比較で示した図、第４図は従
来の同期パルス発生装置を示すブロツク回路図、
第５図はこの従来例の各構成部の出力波形図であ
る。 ２……第１の同期回路、４……第１のメモリ、
５……第１のアドレスカウンタ、８……第１のア
ンドゲート群、９……第２のマージンシフトレジ
スタ、１１……第２のメモリ、１２……第２のア
ドレスカウンタ、１４……一定時間幅ゲート回
路、１６……第２アンドゲート、１８……第２の
同期回路、２０……PRIカウンタ、２２……
NPRIカウンタ、２４……第１のオアゲート、２
７……第２のオアゲート。なお、図中同一符号は
同一もしくは相当部分を示す。
Claims (1)
- １ 入力パルス列を装置内部のクロツクで同期を
取る第１の同期回路と、前記第１の同期回路の出
力を書き込み、一定の遅延時間後に読み出す第１
のメモリと、前記遅延時間を設定する一定の周期
で自走し前記第１のメモリのアドレスを駆動する
第１のアドレスカウンタと、前記第１のメモリに
接続され前記第１のメモリの読出し情報を一方向
へシフトする第１のマージンシフトレジスタと、
前記第１の同期回路の出力と前記第１のマージン
シフトレジスタの出力の論理積を取る第１のアン
ドゲートと、前記第１のアンドゲートでプリセツ
トされ、第１のマージンシフトレジスタと同じシ
フト量で反対方向へシフトする第２のマージンシ
フトレジスタと、第２のアドレスカウンタで駆動
される読出し書込み自在の第２のメモリと、前記
第２のメモリの読出し情報により一定時間幅ゲー
トパルスを作成する一定時間幅ゲート回路と、前
記第１の同期回路の入力と前記一定時間幅ゲート
回路の出力との論理積を取る第２のアンドゲート
と、前記第２のアンドゲートの出力を装置内部の
クロツクで同期を取る第２の同期回路と、所望の
パルス繰り返し周期のＮ倍の周期で自走し、前記
第２の同期回路出力でリセツトされるNPRIカウ
ンタと、前記第２の同期回路出力と前記NPRIカ
ウンタの出力の論理和を取る第１のオアゲート
と、所望のパルス繰り返し周期で自走し、前記第
１のオアゲート出力でリセツトされるPRIカウン
タと、前記NPRIカウンタの出力と前記PRIカウ
ンタの出力の論理和を取る第２のオアゲートとを
備え、この第２のオアゲートの出力により前記入
力パルス列に対する予測パルス列を得る同期パル
ス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239266A JPS61117938A (ja) | 1984-11-13 | 1984-11-13 | 同期パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239266A JPS61117938A (ja) | 1984-11-13 | 1984-11-13 | 同期パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117938A JPS61117938A (ja) | 1986-06-05 |
| JPH0329335B2 true JPH0329335B2 (ja) | 1991-04-23 |
Family
ID=17042205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59239266A Granted JPS61117938A (ja) | 1984-11-13 | 1984-11-13 | 同期パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117938A (ja) |
-
1984
- 1984-11-13 JP JP59239266A patent/JPS61117938A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117938A (ja) | 1986-06-05 |
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