JPH0329406A - 動作点補償型利得可変回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ｉ要〕 利得可変時に出力信ｇの動作点（直流電位）を一定に保
つ動作点補償型利得可変回路に係り、回路構成を簡単に
することを目的とし、２つのＦＥＴを並列接続された第
１の組のＦＥＴと、別の２つのＦＥＴを並列接続された
第２の組のＦＥＴとを電源端子間に直列に接続し、第１
の組のＦＥＴの一方のＦＥＴのゲートを信号入力端子と
し、第１の組のＦＥＴと第２の組のＦＥＴとの接続点を
出力端子とし、第１の組のＦＥＴの他方のＦＥＴのゲー
ト及び第２の組のＦＥＴの一方のＦＥＴのゲートに夫々
電位の異なるυ［１電位を印加するｉｔ，＋１　Ｉｎ端
子を接続した構成とする。

〔産業上の利用分野〕

本発明は、利得可変時に出力信号の動作点を一定に保つ
動作点補償型利得可変回路に関する。

例えば光通信伝送系等において、受信側で得られる信号
レベルが変動していると後段での信号処理に支障がある
ため、このレベル変動を検出して受信側の初段アンプ出
力の利得を可変し、後段の回路に一定レベルの信尽を供
給する必要がある。

この場合に初段アンプの出力に利得可変回路を接続して
用いる。

〔従来の技術〕

第４図は従来の一例の回路図を示す．，同図中、トラン
ジスタＸｏ及び抵抗ＲＯにて動作点補償回路１が構成さ
れており、利得可変ＩＩＪＩＤ電圧ＡＧＣＣｏｎｔ及び
比較電圧ＡＧＣ　　Ｒｏｙが供給される差動増幅器（ト
ランジスタ×１〜Ｘ４　）とグランドＧＮＤとの間に接
続されている。この差動増１１Ａ器は入力信号ｖｉｏ及
び比較Ｎ圧Ｒ。ｆが供給されるトランジスタＸ＾，Ｘｓ
．定電流ｌ１！２を介して電源ＶＥＥに接続されている
。

上記回路の利Ｖ？Ｇは、バイボーラトランジスタの相互
コンダクタンスをＱ　，抵抗Ｒ１１又はＲＬ２ｍ をＲ　とすると、ＡＧＯ　　Ｃｏｎｔ　＞ＡＧＣ　　Ｒ
ｅ（１ の時に、 Ｇ＝ａ−Ｒ，（１） ｍ となる。ここで、バイボーラトランジスタの相互コンダ
クタンスへは、エミツタ電流を１［．内部エミッタ抵抗
をｒ。とすると、 Ｇ，　＝　１／ｒ８＝　１１／　０．０２６　　　　　
　　（２）となり、（１）式、■式より、利得Ｇは、Ｇ
＝（１　　／０．０２６＞・Ｒ　　＝（　１　＋　／０
．０２６・）Ｒ，．，Ｅ　　　　　　　Ｌ （又は（　１　４　／　０．０２（１）・ＲＬ２）　　
　　　　　（３）となる。

端ｆ３に入来した入力信号（前述の伝送系受信側の初段
アンプ出力）は利得可変制Ｉ１ｌ電圧ＡＧＣＣＯｎｔの
大きさに応じてレベル可変されて出力端子４又は出力端
子５から出力され、このようにＡＧＯ　　ＣｏｎｔのＩ
ＩＩ御によって回路利得が可変制御される。ここで、利
得を下《上）げろ場合、ΔＧＣｔ　　Ｃｏｎｔを上（下
）げろとトランジスタＸ２．Ｘ３　　（Ｘ＋　．　Ｘ４
　）ｋ：流れる電流１２．１３（１＋　．１４　）が増
加し、トランジスタＸｏは次第にオフ（オン）となって
出力端子４から出力される信号の電位Ｖ　ＯＵＴは下（
上）る。

このように０式の電流！１又は］４を制御することによ
ってＩＪ４９Ｇを可変するわけであるが、この場合、動
作点補償回路１のトランジスタＸｏを次第にオン、オフ
させて出力電位■。ｔｌＴを可変することにより、第５
図（Ａ）のように例えば利得を下げて波形八から波形Ｂ
を得るに課して波形Ｂの動作点が高くなってしまうのを
補償し、同図（Ｂ）に示すように波形Ａ，Ｂの動作点を
一定に保つ。

〔発明が解決しようとする課題〕

第４図に示す従来回路は動作点を一定に保つための動作
点補償回路１を必要とするため、回路構成が人形となり
、ＩＣ化しにくく、又、バイアス電圧も５Ｖ〜６Ｖ程度
と比較的大きな値を必要とする問題点があった。

（課題を解決するための手段） 第１図は本発明の原理図を示す。本発明は、２つのＦＥ
Ｔ　　Ｑ＋　．Ｑ＋　’　を並列接続された第１の組の
ＦＥＴと、別の２つのＦＥＴ　　Ｑ２，Ｑ２’を並列接
続された第２の組のＦＥＴとを電源端子２０．２１間に
直列に接続し、第１の組のＦＥＴの・一方のＦＥＴ　　
Ｑ＋のゲートに信弓入力端子２２を接続し、第１の組の
ＦＥＴと第２の組のＦＥＴとの接続点に出力端子２３を
接続し、第１の組のＦＥＴの他方のＦＥＴ　　Ｑ＋’の
ゲート及び第２の組のＦＥＴの一方のＦＥＴ　　Ｑｚ’
のゲートに夫々電位の異なる制御電｛ｆｆを印加する制
御端Ｆ２４＋　，２４２を接続してなり、利冑可変に際
して２つのυＪｉｌｔ電佑を同ｈ向に同じ幅可変する構
成とする。

〔竹用） ゲート・ソース間電圧ｖ，，を可変することによって相
互」ンダクタンス９，及びドレイン・ソース間抵抗’ｄ
ｓを同時に可変できるというＦＥＴの特徴を利用し、ｔ
ＩＩＩＩ２ＩＩ￥ｉ位を可変してＦＥＴＱ＋　’　．Ｑ
２　’　＋７）ＶｇＳを可変ｇａ、ＦＥＴＱ＋．Ｑ２の
ｑｌＩｌを可変する。利＋！？　Ａ　ｖはＱ，と’ｄｓ
との関係式で表わされるので、ｇ．の可変によって利得
を可変制御できる。一方、制ｍ電位を可変してＦＥＴ　
　Ｑｌ’．Ｑ２’の’ｄｓを可変させ、ドレイン・ソー
ス間電圧ｖｄｓ’　を可変する。ＦＥＴＱ＋　’　．Ｑ
２　’の■ｄｓ’の可変により、ＦＥＴＱ＋　’　．Ｑ
２　’の接続点に接続された出力端子電位Ｖ。ＵＴを可
変１．ＩＪＩＩＩでき、利得可変時の出力電位ｖｏＵｒ
の可変によって動作点を一定に保ち得る。

本発明は特に動作点補償回路を設けないでも利得可変時
の動作点を一定に保ち得るので、回路構成が簡単である
。

〔実施例〕

第２図は本発明の一実施例の回路図を示す、，同図にお
いて、ＦＥＴ　　Ｑ＋のグートは紙抗Ｒｉｏを介して入
力イｇ号源（前述の伝送系受信側の初段アンプ出力）１
０に接続されており、そのドレインはグランドＧＮＰ）
に接続されており、そのンースはＦＥＴ　　Ｑ２のドレ
インに接続されている。ＦＥＴ　　Ｑｚのソースとゲー
トとは接続されており、そのソースはダイオード１１を
介して電源ｖｓｓに接続されている。一方、ＦＥＴ　　
Ｑ＋のドレイン、ソースには並列にＦＥＴ　　Ｑ＋’　
が接続されており、ＦＥＴ　Ｑ２のドレイン、ソースに
は並列にＦＥＴ　　Ｑ２’が接続されている。ＦＥＴＱ
＋’のゲートは利得可変制ｍ電位ｖＧＣＴ１が印加され
る！１１１１１端子１２に接続されており、ＦＥＴＱ２
’のゲートは利得可変ａ，ＩＩ御重位Ｖ　　　（＜ＧＣ
Ｔ２ Ｖ　ＧＣＴ１）が印加されるｗＩｗＪ端子１３に接続ざ
れており、ＦＥＴ　　ＱＩ’のソースとＦＥＴ　　Ｑ２
のドレインとの接続点は出力端子１４に接続されている
。本発明は、動作点補償回路が設けられていない。

入力信＠１１０からの信号は後述のように利得可変制ｉ
ｌｌ電位Ｖ　ＧＣＴの大ぎさに応じてレベル可変されて
出力端子１３から出力され、このようにｖＧ（Ｊのるリ
陣によって回路利得が可変ｆ．ｌｌｌｌされる。

本発明は、ゲート・ソース間電圧Ｖｇ，を可変すること
によって相互コンダクタンスＱＩ及びドレイン・ソース
間紙抗’ｄｓを同時に可変できるというＦＥＴが一般に
有している特徴を利用して、補償回路を用いずに利得可
変及び動作点補償を行なう。

ＩＡえば、利得を下（上〉げろ場合、制Ｗ電位■ＧＣＴ
，”　ＧＣＴ２を同方向に同じ幅人きく（小さく）して
ＦＥＴＱ＋　’　．Ｑ２　’　をオン（オフ〉にする。

これによりＦＥＴＱ＋　’　，Ｑ２　’　の夫々のゲー
ト・ソース間電圧■，，が高（低）くなり、ＦＥＴの一
般的な特徴によってＦＥＴＱ＋　’　．Ｑ２　’の夫々
の相互コンダクタンスｈが上（下）り、ＦＥＴＱ＋　．
Ｑ２の夫々の相互コンダクタンスｈが下（上）る。ここ
でＦＥＴＱ＋　．Ｑ２のドレイン・ソース間抵抗を夫々
’ｄｓｌ　，’ｄｓ２とし、ＦＥＴＱ＋　’　．Ｑ２　
’　のドレイン・ソース間紙抗を夫々ｒ　　　’，ｒ　
　　’とし、又、 ｄｓｌ　　　　ｄｓ２ Ｒｄｓｌ　””　’ｄｓｌ　　　ｄｓ１　’　”’ｄｓ
ｌ　＋’ｄｓ＋　”◆　ｒ Ｒｄｓ２　”　’　ｄｓ２　゜’ｄｓ２　’　”’ｄｓ
２　＋’ｄｓ２　”とすると、回路の電圧利得ＡＶは、 Ａ　　−ｏ　　／［ｇ＋　（１／　（ＲｄＳ１　・Ｒｄ
ｓ２／Ｖｌｌｍ （　Ｒ　ｄＳ１＋　Ｒ　ｄｓ２　）））］　　　　　　
　　　　　■なる関係にある。なお、ＦＥＴのＫ値をβ
，飽和係数をλ．ｉ値をｖｔｈとすると、 ｒ′，１３＝　１　／　ｇ１　＝　１　／｛２β＜　ｖ
，，−　ｖ　ｔｈ〉λ｝である。

このため、上記のように制ＩＩＩ電位Ｖ　ＧＣＴ１，Ｖ
　ＧＣＴ２を同ｈ向に同じ幅大きく（小さく）シてＦＥ
ＴＱｌ．Ｑ２の相互コンダクタンスＱＩＩｌを下（上》
げると、■式より回路利得は下（上）る。

このように、制ａｌｌ電位ｖ　　，■　　を同方向にＧ
Ｃｒｌ　　　　ＧＣＴ２ 同じ幅可変すると、回路利得を可変することができる。

一方「Ｅ丁　Ｑ＋’に流れる電流を１，「Ｅ０１ 丁　Ｑ２’　に流れる電流をＩ。２とすると、ＦＥＴ（
ｈ’　のドレイン・ソース間電圧ｖ　　′は、ｄＳ１ ｖｄｓｌ　　””０１゜ｒｄＳ１′（６）となり、ＦＥ
Ｔ　　Ｑ２’のドレイン・ソース間電圧Ｖ　　′は、 ｄｓ２ Ｖｄ，２′一Ｉｏ２・’　ｄｓ２′　　　　　　　　　
のとなる。ここで、上記のように利得を下（上）げろ場
合、制ｌｉｌＩ電位ＶＧＣＴ１−　ＶＧＣ丁２を大きく
〈小ざ＜）シて’ｄｓｌ　’　．’ｄｓ２′　を人（小
〉にすると、（ｌ３）式、（イ）式よりｖｄＳ１′．ｖ
　　′が大（小）にｄｓ２ なり、出力電佇ｖ。ｏ１が下（上）る。このように、Ｖ
ＧＣＴ１，ＶＧＣＴ２ヲ可変してｖ，Ｓを可変すること
によってドレイン・ンース間抵抗’ｄｓを可変できると
いうＦＥＴの特徴を利用してＶｄｓ１ｖｄｓ２’　を可
変することにより、出力電位Ｖ。Ｕ１を可変して動作点
を一定に保つ。

このように本発明によれば、従来回路のような動作点補
償回路を特別に設けないでも利得可変時に動作点を一定
に保ち得、簡単な回路構成であり、ＩＣ化し易い。

第３図は本発明の他の実施例の回路図を示し、同図中、
第２図と同一構成部分には同一番Ｂを付してその説明を
省略する．第３図において、ＦＥＴ　Ｑ１のソースとＦ
ＥＴ　　Ｑ２のドレインとの接続点にＦＥＴ　　Ｑ３が
接続されており、ＦＥＴＱ３のドレインはグランドＧＮ
Ｄに、そのソースは出力ＯＷＪ−１４及びＦＥＴＱ４の
ドレインに夫々接続されており、ＦＥＴ　　ＱＪのソー
ス及びゲートは電源ｖｓｓに接続されている。

一般に、ＦＥＴ　　Ｑ＋のソースとＦＥＴ　　Ｑ２のド
レインとの接続点とグランドとの間に１１破線で示す負
荷容量Ｃが存在し、この負荷容ｆｆｌ　Ｃの影響によっ
て入力｛ｆｉ号の周波数帯域によっては利１ｑ可変操作
を行なっても確実に信８を取出せないことがある。本実
施例によればＦＥＴ　　Ｑ３　，Ｑ４のソースフオロア
を接続しているので、負荷容！ｊ３Ｃの影胃少なくいか
なる周波数帯域の入力信号をも確実に利得可変して取出
し得る。

〔発明の効果〕

以上説明した如く、本発明によれば、ｖｇ，を可変する
ことによってｇ．及び’ｄｓを同時に可変できるという
ＦＥＴの特徴を利用した構成とされているので、特に動
作点補償回路を設けないでも利得可変時に動作点を一定
に保ち１９、ｆ！！′ｉ串な回路構成で、ＩＣ化し易く
、又、動作点補償回路がないためにバイアス電圧も２Ｖ
〜３ｖと比較的低いもので済む。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例の回路図、 第３図は本発明の他の実施例の回路図、第４図は従来の
一例の回路図、 第５図は利得可変時の動作点を説明する図である。 １１はダイオード、 １２．１３．２４＋　．２４２は制郊端ｆ１１４．２３
は出力端子、 ２０．２１は電源喘Ｉ， ２２は入力端子、 ＱＩ．Ｑ２．Ｑｌ　　．Ｑ２’．Ｑ３，Ｑ４はＦＦＴ を示す。

Claims (1)

1. 【特許請求の範囲】 　２つのＦＥＴ（Ｑ＿１、Ｑ＿１′）をドレインどうし
   、ソースどうし接続して並列接続された第１の組のＦＥ
   Ｔと、別の２つのＦＥＴ（Ｑ＿２、Ｑ＿２′）をドレイ
   ンどうし、ソースどうし接続して並列接続された第２の
   組のＦＥＴとを電源端子（２０、２１）間に直列に接続
   し、 上記第１の組のＦＥＴの一方のＦＥＴ（Ｑ＿１）のゲー
   トに信号入力端子（２２）を接続し、上記第１の組のＦ
   ＥＴと上記第２の組のＦＥＴとの接続点に出力端子（２
   ３）を接続し、 上記第１の組のＦＥＴの他方のＦＥＴ（Ｑ＿１′）のゲ
   ート及び上記第２の組のＦＥＴの一方のＦＥＴ（Ｑ＿２
   ′）のゲートに夫々電位の異なる制御電位を印加する制
   御端子（２４１、２４２）を接続してなり、 利得可変に際して該２つの制御電位を同方向に同じ幅可
   変する構成としたことを特徴とする動作点補償型利得可
   変回路。