JPH0329438A - デジタル・データ転送回路 - Google Patents
デジタル・データ転送回路Info
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- JPH0329438A JPH0329438A JP2165482A JP16548290A JPH0329438A JP H0329438 A JPH0329438 A JP H0329438A JP 2165482 A JP2165482 A JP 2165482A JP 16548290 A JP16548290 A JP 16548290A JP H0329438 A JPH0329438 A JP H0329438A
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- signal
- circuit
- system clock
- clock
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデジタル・データ転送回路、特に、ロシック・
アナライザ又はオシロスコープにより被測定システムか
ら有効なデータを取り込むデジタル・データ転送回路に
関する。
アナライザ又はオシロスコープにより被測定システムか
ら有効なデータを取り込むデジタル・データ転送回路に
関する。
［従来の技術及び発明が解決しようとする課題］デジタ
ル・オシロスコープ及びロジック・アナライザの様な多
くのデジタル装置は、データをサンプルし、処理するた
めに、内部周期クロツク信号を使用している．有効性が
外部クロツクの発生に関係しているデータをサンプルし
、処理するために、この様な装置は、内部クロック信号
の発生源として外部クロック信号を使用するか、又は外
部データをその内部クロック信号に再同期させる必要が
ある。内部クロック信号として、外部クロック信号を使
用することは、高速又は複雑なシステムで問題がある。
ル・オシロスコープ及びロジック・アナライザの様な多
くのデジタル装置は、データをサンプルし、処理するた
めに、内部周期クロツク信号を使用している．有効性が
外部クロツクの発生に関係しているデータをサンプルし
、処理するために、この様な装置は、内部クロック信号
の発生源として外部クロック信号を使用するか、又は外
部データをその内部クロック信号に再同期させる必要が
ある。内部クロック信号として、外部クロック信号を使
用することは、高速又は複雑なシステムで問題がある。
例えば、ローカル時間を到来データの到着時点に関連付
けることにより、その到着時点の動きを追う必要がある
場合、外部クロック信号が内部クロック信号として使用
されていると、データのタイムスタンプと呼ばれる方法
で、データの到着時点の動きを追うことは非常に難し到
来データを内部クロック信号に再同期する方法は、費用
が安く、信頼性があるが、この方法では、外部クロック
周波数が内部クロツク周波数の半分以下であるという条
件が要求される。
けることにより、その到着時点の動きを追う必要がある
場合、外部クロック信号が内部クロック信号として使用
されていると、データのタイムスタンプと呼ばれる方法
で、データの到着時点の動きを追うことは非常に難し到
来データを内部クロック信号に再同期する方法は、費用
が安く、信頼性があるが、この方法では、外部クロック
周波数が内部クロツク周波数の半分以下であるという条
件が要求される。
したがって、本発明の目的は、取り込みシステムとほと
んど同じ速度で動作する外部同期システムから信頼性良
くデータを取り出し、その到来データを効率良く内部ク
ロック信号に再同期させるデジタル・データ転送回路の
提供にある。
んど同じ速度で動作する外部同期システムから信頼性良
くデータを取り出し、その到来データを効率良く内部ク
ロック信号に再同期させるデジタル・データ転送回路の
提供にある。
［課題を解決するための手段及び作用］本発明は、内部
クロッ・タの速度に近い速度の外部クロックに関係して
、データの同期取り込みを行うことができるデジタル・
データ転送回路である。
クロッ・タの速度に近い速度の外部クロックに関係して
、データの同期取り込みを行うことができるデジタル・
データ転送回路である。
データは、データを送出する送り側システム即ちソース
・システムのクロックに同期して、第１組のデータ・フ
リップ・フロップ回路（以下゜″フリップ・フロップ回
路”を゛’ＦＦ回路”という）に供給される。ソース・
システム・クロック信号は、トグルＦＦ回路の出力状態
を変化させるためにも使用される．トグルＦＦ回路の出
力状態は、ソース・システムからデータを受け取る受け
側システムをクロック動作させる受け側システム・クロ
ックを使用して、第１クロック・ビットＦＦ回路で検出
及び蓄積される．受け側システム・クロックを遅延した
信号は、第１組のデータＦＦ回路の出力信号を第２組の
データＦＦ回路に送るために使用される。遅延されてい
ない即ち正規の受け側システム・クロック信号は、第２
組のデータＦＦ回路を第３組のデータＦＦ回路に送るた
めに使用される。
・システムのクロックに同期して、第１組のデータ・フ
リップ・フロップ回路（以下゜″フリップ・フロップ回
路”を゛’ＦＦ回路”という）に供給される。ソース・
システム・クロック信号は、トグルＦＦ回路の出力状態
を変化させるためにも使用される．トグルＦＦ回路の出
力状態は、ソース・システムからデータを受け取る受け
側システムをクロック動作させる受け側システム・クロ
ックを使用して、第１クロック・ビットＦＦ回路で検出
及び蓄積される．受け側システム・クロックを遅延した
信号は、第１組のデータＦＦ回路の出力信号を第２組の
データＦＦ回路に送るために使用される。遅延されてい
ない即ち正規の受け側システム・クロック信号は、第２
組のデータＦＦ回路を第３組のデータＦＦ回路に送るた
めに使用される。
第１クロック・ビットＦＦ回路の出力状態は、第２及び
第３クロック・ビットＦＦ回路に順次送られ、これらの
ＦＦ回路の出力は、共に排他的ＯＲ（以下“ＸＯＲ”と
いう）ゲート回路により調べられる。トグルＦＦ回路の
状態が変化する受け側システム・クロツク・サイクルの
間に、第３組のＦＦ回路が受け取ったデータが、その出
力端に現れるとき、ＸＯＲゲート回路は、データ有効信
号を発生する。特定の受け側システム・クロツク・サイ
クルの間に、トグルの出力状態が変化しなければ、この
データは、セットアップ時間の保証が不充分であるため
に、冗長又は誤りであるので、データ有効ｆδ号は発生
されない。
第３クロック・ビットＦＦ回路に順次送られ、これらの
ＦＦ回路の出力は、共に排他的ＯＲ（以下“ＸＯＲ”と
いう）ゲート回路により調べられる。トグルＦＦ回路の
状態が変化する受け側システム・クロツク・サイクルの
間に、第３組のＦＦ回路が受け取ったデータが、その出
力端に現れるとき、ＸＯＲゲート回路は、データ有効信
号を発生する。特定の受け側システム・クロツク・サイ
クルの間に、トグルの出力状態が変化しなければ、この
データは、セットアップ時間の保証が不充分であるため
に、冗長又は誤りであるので、データ有効ｆδ号は発生
されない。
データ有効信号を発生するための可路の他の構成では、
ＸＯＲゲート回路は第１及び第２クロツク・ビット回路
を調べる。第３ＦＦ回路は、Ｘ○Ｒゲート回路の出力信
号に追従し、データ有効信号を発生するための第３ＦＦ
回路として使用される． 本発明は、第１システム・クロツク信号に同期して第１
システム・データが変化する第１システムから、第２シ
ステム・クロック信号に同期して動作する第２システム
にデジタル・データを転送するデジタル・データ転送回
路であり、第１システム・クロツク信号に同期して動作
し、第１システム・データが入力される第１データ蓄積
素子と、第１システム・クロック信号が入力され、第１
システム・クロック信号の特定エッジの発生毎に、出力
信号の状態が変化する第２データ蓄積素子と、第２シス
テム・クロック信号に同期して動作し、第２データ蓄積
素子の出力信号の状態を検出する第３データ蓄積素子と
、第２システム・クロツクを所定時間だけ遅延させて、
遅延済第２システム・クロック信号を生成する遅延素子
と、遅延済第２システム・クロック信号に同期して動作
し、第１データ蓄積素子の出力信号が入力され、第２シ
ステムに送られる出力信号を生或する第４データ蓄積素
子と、第２システム・クロック信号に同期して動作し、
第３データ蓄積素子の出力信号が入力され、第２システ
ム・クロック信号の特定の周期の上記第３データ蓄積素
子の出力信号の状態が、第２システム・クロック信号の
特定の周期の直前の周期の出力信号の状態から変化した
ときのみ、第２システム・クロック信号の特定周期の次
の周期の間、所定レベルのデータ有効信号を発生するデ
ータ有効信号発生回路とを具えることを特報とする。
ＸＯＲゲート回路は第１及び第２クロツク・ビット回路
を調べる。第３ＦＦ回路は、Ｘ○Ｒゲート回路の出力信
号に追従し、データ有効信号を発生するための第３ＦＦ
回路として使用される． 本発明は、第１システム・クロツク信号に同期して第１
システム・データが変化する第１システムから、第２シ
ステム・クロック信号に同期して動作する第２システム
にデジタル・データを転送するデジタル・データ転送回
路であり、第１システム・クロツク信号に同期して動作
し、第１システム・データが入力される第１データ蓄積
素子と、第１システム・クロック信号が入力され、第１
システム・クロック信号の特定エッジの発生毎に、出力
信号の状態が変化する第２データ蓄積素子と、第２シス
テム・クロック信号に同期して動作し、第２データ蓄積
素子の出力信号の状態を検出する第３データ蓄積素子と
、第２システム・クロツクを所定時間だけ遅延させて、
遅延済第２システム・クロック信号を生成する遅延素子
と、遅延済第２システム・クロック信号に同期して動作
し、第１データ蓄積素子の出力信号が入力され、第２シ
ステムに送られる出力信号を生或する第４データ蓄積素
子と、第２システム・クロック信号に同期して動作し、
第３データ蓄積素子の出力信号が入力され、第２システ
ム・クロック信号の特定の周期の上記第３データ蓄積素
子の出力信号の状態が、第２システム・クロック信号の
特定の周期の直前の周期の出力信号の状態から変化した
ときのみ、第２システム・クロック信号の特定周期の次
の周期の間、所定レベルのデータ有効信号を発生するデ
ータ有効信号発生回路とを具えることを特報とする。
［実施例］
第ＩＡ図は、本発明のデジタル・データ転送回路を示す
．第１組のデータ・フリツプ・フロツプ回路（１０）〜
（ｌ２）は、ソース・システム・データ・バス（１４）
からソース・システム・データを受け取り、ソース・シ
ステム・クロック信号によりクロック動作する．ソース
・システム・クロック信号は、トグルＦＦ回路（ｌ６）
の出力状態を変化させるためにも使用される。このトグ
ルＦＦ回路（ｌ６）の／Ｑ （“／″は、反転を意味す
る）出力端は、その入力端に接続されているので、この
回路（ｌ６）はソース・システム・クロック信号の発生
毎に出力状態が変化する。トグルＦＦ回路（１６）の出
力は、第１クロック・ビットＦＦ回路（ｌ８）に、クロ
ックに同期して入力される。
．第１組のデータ・フリツプ・フロツプ回路（１０）〜
（ｌ２）は、ソース・システム・データ・バス（１４）
からソース・システム・データを受け取り、ソース・シ
ステム・クロック信号によりクロック動作する．ソース
・システム・クロック信号は、トグルＦＦ回路（ｌ６）
の出力状態を変化させるためにも使用される。このトグ
ルＦＦ回路（ｌ６）の／Ｑ （“／″は、反転を意味す
る）出力端は、その入力端に接続されているので、この
回路（ｌ６）はソース・システム・クロック信号の発生
毎に出力状態が変化する。トグルＦＦ回路（１６）の出
力は、第１クロック・ビットＦＦ回路（ｌ８）に、クロ
ックに同期して入力される。
第１クロック・ビットＦＦ回路（１８）の出力信号は、
共に受け側システム・クロック信号によりクロック動作
する第２クロック・ビットＦＦ回路（２０）及び第３ク
ロック・ビットＦＦ回路（２２）に順次送られる．ＸＯ
Ｒゲート回路（２４）の２人力端は、夫々第２及び第３
クロツク・ビットＦＦ回路（２０）及び（２２）の出力
端に接続され、これらのＦＦ回路の内容が等しくない間
、高レベルの有効データ出力信号ＶＡＬＩＤ−Ｄを発生
する。
共に受け側システム・クロック信号によりクロック動作
する第２クロック・ビットＦＦ回路（２０）及び第３ク
ロック・ビットＦＦ回路（２２）に順次送られる．ＸＯ
Ｒゲート回路（２４）の２人力端は、夫々第２及び第３
クロツク・ビットＦＦ回路（２０）及び（２２）の出力
端に接続され、これらのＦＦ回路の内容が等しくない間
、高レベルの有効データ出力信号ＶＡＬＩＤ−Ｄを発生
する。
第ＩＢ図に示す他の実施例では、ＸＯＲゲート回路（２
４’）は、第１及び第２クロック・ビットＦＦ回路（１
８’）及び（２０’）の出力信号を直接に調べ、これら
２個のＦＦ回路の内容が等しくない間、高レベル出力信
号を生成する，ＸＯＲゲート回路（２４’）の出力信号
は、１つの受け側システム・クロック信号後に、データ
有効ＦＦ回路（２２゜）の出力端に現れる。
４’）は、第１及び第２クロック・ビットＦＦ回路（１
８’）及び（２０’）の出力信号を直接に調べ、これら
２個のＦＦ回路の内容が等しくない間、高レベル出力信
号を生成する，ＸＯＲゲート回路（２４’）の出力信号
は、１つの受け側システム・クロック信号後に、データ
有効ＦＦ回路（２２゜）の出力端に現れる。
遅延素子（２６）は、受け側システム・クロック信号を
遅延するために使用される。この遅延された受け側シス
テム・クロック信号は、このクロック信号に同期して、
第１組のデータＦＦ回路（１ ０）〜（ｌ２）の出力信
号を第２組のデータＦＦ回路（２８）〜（３０）に入力
するために使用される。受け側システム・クロックの遅
延のない正規のクロツク信号は、このクロック信号に同
期して、第２組のデータＦＦ回路（２８）〜（３０）か
ら第３組のデータＦＦ回路（３２）〜（３４）にデータ
を送るために使用される。第３組のデータＦＦ回路（３
２）〜（３４）からのデータは、受け側システムのデー
タ・バス（３６）上で更に同期動作のために使用できる
。
遅延するために使用される。この遅延された受け側シス
テム・クロック信号は、このクロック信号に同期して、
第１組のデータＦＦ回路（１ ０）〜（ｌ２）の出力信
号を第２組のデータＦＦ回路（２８）〜（３０）に入力
するために使用される。受け側システム・クロックの遅
延のない正規のクロツク信号は、このクロック信号に同
期して、第２組のデータＦＦ回路（２８）〜（３０）か
ら第３組のデータＦＦ回路（３２）〜（３４）にデータ
を送るために使用される。第３組のデータＦＦ回路（３
２）〜（３４）からのデータは、受け側システムのデー
タ・バス（３６）上で更に同期動作のために使用できる
。
第１Ａ図の回路を説明するためのタイミング図である第
２図を第１Ａ図と共に参照する。この例では、第１ライ
ンに示すソース・システム・クロック信号ＳＯＵＲＣＥ
ＣＬＫの周波数は、第５ラインに示す受け側システム
・クロック信号の約３／４の周波数である。遅延した受
け側システム・クロック信号ＤＥＬＡＹＥＤ−Ｒ−ＣＬ
Ｋは、第２Ａ図の第３ラインに示す。第２ラインのＳ
−Ｄ Ａ ＴＡは、ソース・システムからのデータ、即
ち第１組のデータＦＦ （１ ０）〜（ｌ２）内のデー
タである。このデータは、第１ラインに示すソース・シ
ステム・クロックＳＯＵＲＣＥ ＣＬＳ信号の立ち上が
りエッジで変化していることが分かる。
２図を第１Ａ図と共に参照する。この例では、第１ライ
ンに示すソース・システム・クロック信号ＳＯＵＲＣＥ
ＣＬＫの周波数は、第５ラインに示す受け側システム
・クロック信号の約３／４の周波数である。遅延した受
け側システム・クロック信号ＤＥＬＡＹＥＤ−Ｒ−ＣＬ
Ｋは、第２Ａ図の第３ラインに示す。第２ラインのＳ
−Ｄ Ａ ＴＡは、ソース・システムからのデータ、即
ち第１組のデータＦＦ （１ ０）〜（ｌ２）内のデー
タである。このデータは、第１ラインに示すソース・シ
ステム・クロックＳＯＵＲＣＥ ＣＬＳ信号の立ち上が
りエッジで変化していることが分かる。
第４ラインのＲ −Ｄ Ａ Ｔ Ａ−Ｄは、第２組のデ
ータＦＦ回路（２８）〜（３０）内のデータである。
ータＦＦ回路（２８）〜（３０）内のデータである。
このデータは、受け側システム・クロツク信号を遅延し
た第３ラインに示す信号ＤＥＬＡＹＥＤ−Ｒ−ＣＬＫの
立ち上がりエッジで変化する。第１組のデータＦＦ回路
（１０）〜（ｌ２）内のデータであるＳ−ＤＡＴＡの“
ＤＡＴＡＯ”は、ＤＥＬＡＹＥＤ−Ｒ−ＣＬＫの次の立
ち上がりエッジ発生時に、第２組のデータＦＦ回路（２
８）〜（３０）に転送され、 ” Ｄ Ａ Ｔ Ａ Ｏ
ｎは、このエッジの直後にＲ −Ｄ Ａ Ｔ Ａ−Ｄと
して現れる． （ここでは、Ｒ−ＤＡ Ｔ Ａ−Ｄ内の
“不確定”は無視し、その意味については後述する．） Ｒ −Ｄ Ａ Ｔ Ａは、第１図の第３組のデータＦＦ
回路（３２）〜（３４）内のデータである．このデータ
は、遅延されていない正規の受け側システム・クロック
信号ＲＥＣＥＩＶＥ ＣＬＫに同期して変化する． ″
ＤＡＴＡＯ”は、ＲＥＣＥＩＶＥ ＣＬＫの３番目の立
ち上がりエッジの直後に、Ｒ−ＤＡＴＡ内に現れる．デ
ータＦＦ回路（３２）〜（３４）内のＲ−ＤＡＴＡは、
受け側システム・クロツク信号に同期しているので、準
安定状態となる虞れがない。このデータは、この同期し
た形式で、受け側システム内で更に分配するために使用
できる。ただし、このデータのいずれが有効であるか、
いずれが冗長又は不安定な品質であるかを確認する必要
がある。
た第３ラインに示す信号ＤＥＬＡＹＥＤ−Ｒ−ＣＬＫの
立ち上がりエッジで変化する。第１組のデータＦＦ回路
（１０）〜（ｌ２）内のデータであるＳ−ＤＡＴＡの“
ＤＡＴＡＯ”は、ＤＥＬＡＹＥＤ−Ｒ−ＣＬＫの次の立
ち上がりエッジ発生時に、第２組のデータＦＦ回路（２
８）〜（３０）に転送され、 ” Ｄ Ａ Ｔ Ａ Ｏ
ｎは、このエッジの直後にＲ −Ｄ Ａ Ｔ Ａ−Ｄと
して現れる． （ここでは、Ｒ−ＤＡ Ｔ Ａ−Ｄ内の
“不確定”は無視し、その意味については後述する．） Ｒ −Ｄ Ａ Ｔ Ａは、第１図の第３組のデータＦＦ
回路（３２）〜（３４）内のデータである．このデータ
は、遅延されていない正規の受け側システム・クロック
信号ＲＥＣＥＩＶＥ ＣＬＫに同期して変化する． ″
ＤＡＴＡＯ”は、ＲＥＣＥＩＶＥ ＣＬＫの３番目の立
ち上がりエッジの直後に、Ｒ−ＤＡＴＡ内に現れる．デ
ータＦＦ回路（３２）〜（３４）内のＲ−ＤＡＴＡは、
受け側システム・クロツク信号に同期しているので、準
安定状態となる虞れがない。このデータは、この同期し
た形式で、受け側システム内で更に分配するために使用
できる。ただし、このデータのいずれが有効であるか、
いずれが冗長又は不安定な品質であるかを確認する必要
がある。
第２Ａ図に示す例では、ソース・システム・クロツク信
号の周波数及び受け側システム・クロック信号の周波数
は、約３；４の比である。したがって、受け側システム
・クロックのアクティブ・エッジの４回目の発生毎に、
ソース・データが前回から変わっていないことになる。
号の周波数及び受け側システム・クロック信号の周波数
は、約３；４の比である。したがって、受け側システム
・クロックのアクティブ・エッジの４回目の発生毎に、
ソース・データが前回から変わっていないことになる。
更に、この例に示す様に、このデータをクロック動作さ
せている受け側システム・クロック信号を遅延した信号
のアクティブ・エッジが、ソース・システム・クロック
の有効エッジと時間的に極めて接近して発生することが
ある．この様にエッジが接近して発生する場合、第１組
のＦＦ回路（１０）〜（ｌ２）内のデータは、遅延した
受け側システム・クロック信号のアクティブ・エッジが
発生する時点で、不安定であり、第２の組のＦＦ回路（
２８）〜（３０）にクロック入力されるデータは、 ′
不確定″データになる．いずれにしろ、受け側システム
は、どのデータが不安定又は冗長であるか、どれが有効
であるかを知るための方法を必要とする。
せている受け側システム・クロック信号を遅延した信号
のアクティブ・エッジが、ソース・システム・クロック
の有効エッジと時間的に極めて接近して発生することが
ある．この様にエッジが接近して発生する場合、第１組
のＦＦ回路（１０）〜（ｌ２）内のデータは、遅延した
受け側システム・クロック信号のアクティブ・エッジが
発生する時点で、不安定であり、第２の組のＦＦ回路（
２８）〜（３０）にクロック入力されるデータは、 ′
不確定″データになる．いずれにしろ、受け側システム
は、どのデータが不安定又は冗長であるか、どれが有効
であるかを知るための方法を必要とする。
そこで、第２Ａ図の一番下のＶＡＬ Ｉ Ｄ−ＤＡＴＡ
から、この情報が与えられる。
から、この情報が与えられる。
信号ＴＯＧＧＬＥは、トグルＦＦ回路（ｌ６）の出力信
号である。信号Ｃ−ＢＩＴ−１は、第１クロック・ビッ
トＦＦ回路（ｌ８）の出力信号である。遅延されていな
い正規な受け側システム・クロック信号ＲＥＣＥＩＶＥ
ＣＬＫのアクティブ・エッジで、信号ＴＯＧＯＬＥが
サンプルされて信号Ｃ−Ｂ ＩＴ−１が生成される．信
号ＲＥＣＥ Ｉ ＶＥ ＣＬＫの５番目の立ち上がりエ
ッジの時点では、信号Ｃ−ＢＩＴ−１は、その状態が変
化しない。これは、信号号ＲＥＣＥＩＶＥ ＣＬＫの直
前のアクティブ・エッジの時点から信号ＴＯＧＯＬＥの
状態が変化しないからである。信号ＲＥＣＥ Ｉ ＶＥ
ＣＬＫの以前３回の各々の時点では、信号ＴＯＧＯＬＥ
は、その前の状態から変化している。
号である。信号Ｃ−ＢＩＴ−１は、第１クロック・ビッ
トＦＦ回路（ｌ８）の出力信号である。遅延されていな
い正規な受け側システム・クロック信号ＲＥＣＥＩＶＥ
ＣＬＫのアクティブ・エッジで、信号ＴＯＧＯＬＥが
サンプルされて信号Ｃ−Ｂ ＩＴ−１が生成される．信
号ＲＥＣＥ Ｉ ＶＥ ＣＬＫの５番目の立ち上がりエ
ッジの時点では、信号Ｃ−ＢＩＴ−１は、その状態が変
化しない。これは、信号号ＲＥＣＥＩＶＥ ＣＬＫの直
前のアクティブ・エッジの時点から信号ＴＯＧＯＬＥの
状態が変化しないからである。信号ＲＥＣＥ Ｉ ＶＥ
ＣＬＫの以前３回の各々の時点では、信号ＴＯＧＯＬＥ
は、その前の状態から変化している。
受け側システム・クロックの特定のサイクルの間に、信
号ＴＯＧＯＬＥの状態が変化しなかったことを表す情報
は、第１クロツク・ビットＦＦ回路（ｌ８）により検出
される。このＦＦ回路（１８）の出力信号Ｃ−Ｂ ＩＴ
−１は、第２及び第３クロック・ビットＦＦ回路（２０
）及び（２２）から成る短いシフト・レジスタに送られ
る。第２及び第３クロック・ビットＦＦ回路（２０）及
び（２２）の出力信号は、夫々Ｃ−Ｂ ＩＴ−２及びＣ
−Ｂ Ｉ Ｔ−３である．これらの信号の両方は、共に
ＸＯＲゲート回路（２４）に入力される。第３組のデー
タＦＦ回路（３２）〜（３４）からのデータ出力信号Ｒ
−Ｄ Ａ Ｔ Ａが不安定である場合に、ＸＯＲゲー
ト回路（３２）〜（３４）は、低レベル出力信号を生成
する．信号ＴＯＧＯＬＥが状態を変化させなかったこと
を示す信号Ｃ−Ｂ ＩＴ−１上の延長した高レベル信号
が、Ｃ ２−Ｂ Ｉ Ｔ−２及びＣ ２−Ｂ Ｉ Ｔ−
３ ヲどノヨウニ伝播し、ＸＯＲゲート回路（２４）に
よりどのように検出されて、ＶＡＬＩＤ−Ｄ上に低レベ
ル・パルスを生成するかに注目されたい。短いシフト・
レジスタを通過することにより、信号ＶＡＬＩＤ−Ｄの
低レベル部分は、Ｒ−ＤＡＴＡの不安定データ部分と時
間的に一致する。ただし、Ｒ−ＤＡＴＡ及びＶＡＬＩＤ
−Ｄの間には、ＸＯＲゲート（２４）の余分なゲート遅
延時間から生じる遅延がある．この時間は短いので、第
２Ａ図では正確に表せない。
号ＴＯＧＯＬＥの状態が変化しなかったことを表す情報
は、第１クロツク・ビットＦＦ回路（ｌ８）により検出
される。このＦＦ回路（１８）の出力信号Ｃ−Ｂ ＩＴ
−１は、第２及び第３クロック・ビットＦＦ回路（２０
）及び（２２）から成る短いシフト・レジスタに送られ
る。第２及び第３クロック・ビットＦＦ回路（２０）及
び（２２）の出力信号は、夫々Ｃ−Ｂ ＩＴ−２及びＣ
−Ｂ Ｉ Ｔ−３である．これらの信号の両方は、共に
ＸＯＲゲート回路（２４）に入力される。第３組のデー
タＦＦ回路（３２）〜（３４）からのデータ出力信号Ｒ
−Ｄ Ａ Ｔ Ａが不安定である場合に、ＸＯＲゲー
ト回路（３２）〜（３４）は、低レベル出力信号を生成
する．信号ＴＯＧＯＬＥが状態を変化させなかったこと
を示す信号Ｃ−Ｂ ＩＴ−１上の延長した高レベル信号
が、Ｃ ２−Ｂ Ｉ Ｔ−２及びＣ ２−Ｂ Ｉ Ｔ−
３ ヲどノヨウニ伝播し、ＸＯＲゲート回路（２４）に
よりどのように検出されて、ＶＡＬＩＤ−Ｄ上に低レベ
ル・パルスを生成するかに注目されたい。短いシフト・
レジスタを通過することにより、信号ＶＡＬＩＤ−Ｄの
低レベル部分は、Ｒ−ＤＡＴＡの不安定データ部分と時
間的に一致する。ただし、Ｒ−ＤＡＴＡ及びＶＡＬＩＤ
−Ｄの間には、ＸＯＲゲート（２４）の余分なゲート遅
延時間から生じる遅延がある．この時間は短いので、第
２Ａ図では正確に表せない。
第２クロック・ビットＦＦ回路（２０）は、第１クロッ
ク・ビットＦＦ回路（ｌ８）内で起こる準安定状態が更
に伝播するのを防止する。その入力端のＴＯＧＯＬＥデ
ータの変化時と、このＴｏＧＧＬＥデータがＦＦ回路（
ｌ８）から出力される受け側システム・クロック信号の
到達時との時間関係は非同期であるので、第１クロツク
・ビットＦＦ（１８）には、電位の準安定性の問題があ
る。しかし、第１クロック・ビットＦＦ回路（ｌ８）の
出力信号が、第２クロック・ビットＦＦ回路（２０）に
より調べられる前に、十分な受け側システム・クロツク
信号期間があるので、調べられる時までに、どの様な準
安定状態であっても、その状態を決定するために十分な
時間がある．したがって、第３クロック・ビットＦＦ回
路（２２）が除去され、第２及び第３クロツク・ビット
ＦＦ回路ではなく、第１及び第２クロツク・ビットＦＦ
回路の内容を調べるように、ＸＯＲゲート回路（２４）
が接続されると、第１クロツク・ビットＦＦ回路の出力
信号の準安定性は、信号ＶＡＬＩＤ−Ｄの質に悪影響を
与える．これは、システムによっては許容範囲にはいる
が、この構成においては、第３クロック・ビットＦＦ回
路（２２）を使用することにより、良好に防止できる．
第１Ｂ図に示すＶＡＬＩＤ−Ｄに関する回路の他の実施
例では、第１Ａ図及び第２Ａ図で説明したＸＯＲゲート
回路（２４）のゲート遅延時間を排除できる．この構成
では、ＸＯＲゲート回路（２４゜）は、信号Ｃ−Ｂ Ｉ
Ｔ−１及びＣ−Ｂ ＩＴ−２を直接に調べる．第２Ｂ図
にＸＯＲで示すＸＯＲゲート回路（２４’）の出力信号
は、有効データＦＦ回路（２２’）に供給され、不安定
又は冗長データがＲ −Ｄ Ａ Ｔ Ａ内のデータにな
る時点とほとんど一致して、信号ＶＡＬＩＤ−Ｄは低レ
ベルとなる。再び、信号ＴＯＧＯＬＥの状態が変化しな
かったことを表すＣ−ＢＩＴ−１上の延長した高レベル
信号がどの様にＣ−Ｂ Ｉ Ｔ−２を伝播し、ＸＯＲゲ
ート（２４′）により検出されるかに注目されたい。Ｘ
ＯＲ出力信号上に生じた低レベル・パルスは、１つの受
け側システム・クロツク・パルス後に、有効データＦＦ
回路（２２゜）の出力信号ＶＡＬＩＤ−Ｄとして現れる
。この回路構成は、ＸＯＲゲート回路（２４’）のゲー
ト遅延時間を除去しているが、これは、準安定性に対す
る抵抗力に対して弱点があり、第１図に示す構成の方が
好適である。
ク・ビットＦＦ回路（ｌ８）内で起こる準安定状態が更
に伝播するのを防止する。その入力端のＴＯＧＯＬＥデ
ータの変化時と、このＴｏＧＧＬＥデータがＦＦ回路（
ｌ８）から出力される受け側システム・クロック信号の
到達時との時間関係は非同期であるので、第１クロツク
・ビットＦＦ（１８）には、電位の準安定性の問題があ
る。しかし、第１クロック・ビットＦＦ回路（ｌ８）の
出力信号が、第２クロック・ビットＦＦ回路（２０）に
より調べられる前に、十分な受け側システム・クロツク
信号期間があるので、調べられる時までに、どの様な準
安定状態であっても、その状態を決定するために十分な
時間がある．したがって、第３クロック・ビットＦＦ回
路（２２）が除去され、第２及び第３クロツク・ビット
ＦＦ回路ではなく、第１及び第２クロツク・ビットＦＦ
回路の内容を調べるように、ＸＯＲゲート回路（２４）
が接続されると、第１クロツク・ビットＦＦ回路の出力
信号の準安定性は、信号ＶＡＬＩＤ−Ｄの質に悪影響を
与える．これは、システムによっては許容範囲にはいる
が、この構成においては、第３クロック・ビットＦＦ回
路（２２）を使用することにより、良好に防止できる．
第１Ｂ図に示すＶＡＬＩＤ−Ｄに関する回路の他の実施
例では、第１Ａ図及び第２Ａ図で説明したＸＯＲゲート
回路（２４）のゲート遅延時間を排除できる．この構成
では、ＸＯＲゲート回路（２４゜）は、信号Ｃ−Ｂ Ｉ
Ｔ−１及びＣ−Ｂ ＩＴ−２を直接に調べる．第２Ｂ図
にＸＯＲで示すＸＯＲゲート回路（２４’）の出力信号
は、有効データＦＦ回路（２２’）に供給され、不安定
又は冗長データがＲ −Ｄ Ａ Ｔ Ａ内のデータにな
る時点とほとんど一致して、信号ＶＡＬＩＤ−Ｄは低レ
ベルとなる。再び、信号ＴＯＧＯＬＥの状態が変化しな
かったことを表すＣ−ＢＩＴ−１上の延長した高レベル
信号がどの様にＣ−Ｂ Ｉ Ｔ−２を伝播し、ＸＯＲゲ
ート（２４′）により検出されるかに注目されたい。Ｘ
ＯＲ出力信号上に生じた低レベル・パルスは、１つの受
け側システム・クロツク・パルス後に、有効データＦＦ
回路（２２゜）の出力信号ＶＡＬＩＤ−Ｄとして現れる
。この回路構成は、ＸＯＲゲート回路（２４’）のゲー
ト遅延時間を除去しているが、これは、準安定性に対す
る抵抗力に対して弱点があり、第１図に示す構成の方が
好適である。
遅延素子（２６）は、第２組のデータＦＦ回路（２８）
〜（３０）が転送されるデータの受け取る時点と、第１
クロック・ビットＦＦ回路（ｌ８）がソース・システム
・クロックの発生に関する情報即ち信号ＴＯＧＯＬＥを
受け取る時点とを時間的に分離する働きをする。２つの
時点を、短いが十分な一定間隔により分離した状態で、
受け側システム・クロック信号の直前の発生以後、ソー
ス・クロック信号が発生する場合、トグルＦＦ回路（ｌ
６）の出力状態が変化し、受け側ＦＦ回路（２８）〜（
３０）への新しいデータは、セット・アップ時間条件を
満足するために十分な時間を有する．反対に、受け側シ
ステムが、信号ＴＯＧＯＬＥの変化を検出しない場合、
ソース・システム・クロック信号は、受け側システム・
クロックの１サイクルの間に変化しておらず、関係する
データは、古くて冗長であるか、又は全く新しいかのい
ずれかであり、有効性を確実にするための特定の適当な
セット・アップ時間が無い．これらのいずれかの場合に
おいても、このデータは無効であるとして、捨てられる
。
〜（３０）が転送されるデータの受け取る時点と、第１
クロック・ビットＦＦ回路（ｌ８）がソース・システム
・クロックの発生に関する情報即ち信号ＴＯＧＯＬＥを
受け取る時点とを時間的に分離する働きをする。２つの
時点を、短いが十分な一定間隔により分離した状態で、
受け側システム・クロック信号の直前の発生以後、ソー
ス・クロック信号が発生する場合、トグルＦＦ回路（ｌ
６）の出力状態が変化し、受け側ＦＦ回路（２８）〜（
３０）への新しいデータは、セット・アップ時間条件を
満足するために十分な時間を有する．反対に、受け側シ
ステムが、信号ＴＯＧＯＬＥの変化を検出しない場合、
ソース・システム・クロック信号は、受け側システム・
クロックの１サイクルの間に変化しておらず、関係する
データは、古くて冗長であるか、又は全く新しいかのい
ずれかであり、有効性を確実にするための特定の適当な
セット・アップ時間が無い．これらのいずれかの場合に
おいても、このデータは無効であるとして、捨てられる
。
遅延素子（２６）をどの様に構威するかは重要ではなく
、この時間を適切に計算することが重要である。この回
路が適切に機能するためには、遅延素子（２６）が生成
する遅延時間量は、少なくとも次の２つの量の合計の長
さだけなければならない．その１つは、第１組のデータ
ＦＦ回路（ｌＯ）〜（ｌ２）のいずれかの出力信号及び
トグルＦＦ回路（ｌ６）の出力信号間の予想最大ずれ時
間であり、もう１つは、第２組のデータＦＦ回路（２８
）〜（３０）及び第１クロツク・ビットＦＦ回路（ｌ８
）の実際のセットアップ及びホールド・ウインドウの累
積幅である．まとめて考えると、これらの２つの量によ
り、状態の変化がクロック・パス上で検出された場合、
関連データが、データ・バスのセットアップ時間条件を
実際に確実に満足するために必要な最小時間が決まる。
、この時間を適切に計算することが重要である。この回
路が適切に機能するためには、遅延素子（２６）が生成
する遅延時間量は、少なくとも次の２つの量の合計の長
さだけなければならない．その１つは、第１組のデータ
ＦＦ回路（ｌＯ）〜（ｌ２）のいずれかの出力信号及び
トグルＦＦ回路（ｌ６）の出力信号間の予想最大ずれ時
間であり、もう１つは、第２組のデータＦＦ回路（２８
）〜（３０）及び第１クロツク・ビットＦＦ回路（ｌ８
）の実際のセットアップ及びホールド・ウインドウの累
積幅である．まとめて考えると、これらの２つの量によ
り、状態の変化がクロック・パス上で検出された場合、
関連データが、データ・バスのセットアップ時間条件を
実際に確実に満足するために必要な最小時間が決まる。
この時間を最小にするために、これらのＦＦ回路（２８
）〜（３０）、 （ｌ８）を通過するセットアップ及び
ホールド時間ウインドウをできるだけ小さくすることが
望ましい。このウインドウの実際の時間的位置は重要で
はなく、個々のＦＦ回路のウインドウが互いに良好に一
致し、それらの合計が最小になることが重要である．こ
のことは、同じ工程で一緒に製造されたＦＦ回路を使用
することにより達成できる。
）〜（３０）、 （ｌ８）を通過するセットアップ及び
ホールド時間ウインドウをできるだけ小さくすることが
望ましい。このウインドウの実際の時間的位置は重要で
はなく、個々のＦＦ回路のウインドウが互いに良好に一
致し、それらの合計が最小になることが重要である．こ
のことは、同じ工程で一緒に製造されたＦＦ回路を使用
することにより達成できる。
遅延素子が適当に選択された状態で、受け側システムが
第１クロツク・ビットＦＦ回路（１８）で、ソース・シ
ステム・クロックの変化を検出すると、次に、第２組の
ＦＦ回路（２８）〜（３０）への入力データは、これら
のＦＦ回路の少なくとも実際のセットアップ時間の間、
安定している．一方、第１クロツク・ビットＦＦ回路（
ｌ８）で、ソース・システム・クロツクのレベル変化を
検出しなければ、次に、第２組のＦＦ回路（２８）〜（
３０）の入力データは、冗長、不安定又はこれらのＦＦ
回路のセットアップ条件を十分満足するだけ安定してい
ないことがあり、いずれの場合においても、有効な新し
いデータではないと正しく認識される。この場合、デー
タは、次の受け側システム・クロック信号のアクティブ
・エッジで有効になるときに、取り込まれる。
第１クロツク・ビットＦＦ回路（１８）で、ソース・シ
ステム・クロックの変化を検出すると、次に、第２組の
ＦＦ回路（２８）〜（３０）への入力データは、これら
のＦＦ回路の少なくとも実際のセットアップ時間の間、
安定している．一方、第１クロツク・ビットＦＦ回路（
ｌ８）で、ソース・システム・クロツクのレベル変化を
検出しなければ、次に、第２組のＦＦ回路（２８）〜（
３０）の入力データは、冗長、不安定又はこれらのＦＦ
回路のセットアップ条件を十分満足するだけ安定してい
ないことがあり、いずれの場合においても、有効な新し
いデータではないと正しく認識される。この場合、デー
タは、次の受け側システム・クロック信号のアクティブ
・エッジで有効になるときに、取り込まれる。
遅延時間は，上述の基準を満足するように十分長くなけ
ればならないが、必要以上であってはならない。それは
、この遅延時間が長くなる程、受け側システム・クロツ
クに対して、ソース・システム・クロックを遅くする必
要がある。例えば、受け側システム・クロック速度が２
００ＭＨｚ即ち周期が５ｎｓであると、ＦＦ回路（１０
）〜（ｌ２）及び（１６）の出力信号のずれ時間を許容
し、ＦＦ回路（２８）〜（３０）に対し適当な実際のセ
ットアップ及びホールド時間ウィンドウを供給するため
に、遅延値はＩｎｓである必要がある．そのとき、ソー
ス・システム・クロックの周期は、少なくとも６，Ｏｎ
ｓである必要がある。
ればならないが、必要以上であってはならない。それは
、この遅延時間が長くなる程、受け側システム・クロツ
クに対して、ソース・システム・クロックを遅くする必
要がある。例えば、受け側システム・クロック速度が２
００ＭＨｚ即ち周期が５ｎｓであると、ＦＦ回路（１０
）〜（ｌ２）及び（１６）の出力信号のずれ時間を許容
し、ＦＦ回路（２８）〜（３０）に対し適当な実際のセ
ットアップ及びホールド時間ウィンドウを供給するため
に、遅延値はＩｎｓである必要がある．そのとき、ソー
ス・システム・クロックの周期は、少なくとも６，Ｏｎ
ｓである必要がある。
使用可能な最大ソース・システム・クロック周波数は、
６ｎｓの逆数、即ち約１６７ＭＨｚである。
６ｎｓの逆数、即ち約１６７ＭＨｚである。
この周波数を超えて動作させようとすると、有効又は無
効データの判別をすぐに誤ることになる。
効データの判別をすぐに誤ることになる。
この条件の違反を検出するために、付加回路を使用して
もよい。
もよい。
動作に関する特定の制限が許されるのであれば、上述の
構成をある程度簡略化できる。特に、第２組のＦＦ回路
の出力信号の準安定状態が受け側システムに対して問題
を引き起こさなければ、第３組のデータＦＦ回路（３２
）〜（３４）は、除去してもよい。同様に、第ＩＢ図に
示す構成の有効データＦＦ回路（２２’）を除去シ、Ｘ
ＯＲゲート回路（２４’）の出力信号を直接に使用して
もよい。
構成をある程度簡略化できる。特に、第２組のＦＦ回路
の出力信号の準安定状態が受け側システムに対して問題
を引き起こさなければ、第３組のデータＦＦ回路（３２
）〜（３４）は、除去してもよい。同様に、第ＩＢ図に
示す構成の有効データＦＦ回路（２２’）を除去シ、Ｘ
ＯＲゲート回路（２４’）の出力信号を直接に使用して
もよい。
これにより、第１クロック・ビットＦＦ回路（ｌ８）の
出力信号の準安定状態が、信号ＶＡＬＩＤ一Ｄにより伝
播する。当然、これらのＦＦ回路のいずれかを除去し、
他方を除去しなければ、ＶＡＬＩＤ−Ｄ信号は、データ
に対してｌサイクル分ずれる。この受け側システムのす
ぐ後段の特定の回路が、これらの制限を十分に許容でき
るのであれば、これらの制限は問題にならない． 以上の説明では、ＦＦ回路のみがデータ蓄積素子として
述べられている。しかし、ＦＦ回路と同様の機能、即ち
システム・クロック・エッジの発生と同時にデジタル・
データのｌビットを蓄積できる回路又はデバイスであれ
ば、ＦＦ回路に代わって使用してもよい。
出力信号の準安定状態が、信号ＶＡＬＩＤ一Ｄにより伝
播する。当然、これらのＦＦ回路のいずれかを除去し、
他方を除去しなければ、ＶＡＬＩＤ−Ｄ信号は、データ
に対してｌサイクル分ずれる。この受け側システムのす
ぐ後段の特定の回路が、これらの制限を十分に許容でき
るのであれば、これらの制限は問題にならない． 以上の説明では、ＦＦ回路のみがデータ蓄積素子として
述べられている。しかし、ＦＦ回路と同様の機能、即ち
システム・クロック・エッジの発生と同時にデジタル・
データのｌビットを蓄積できる回路又はデバイスであれ
ば、ＦＦ回路に代わって使用してもよい。
［効果コ
上述の様に、本発明によれば、互いに非同期の関係で動
作する２つの同期動作システム間で、デ一夕を転送する
場合、２つのシステムの動作速度を近づけることができ
、周波数がソース・システム・クロック信号の２倍以上
の受け側システム・クロック信号を使用する必要がない
。また、ソース・システムから受け側システムへ、有効
データのみを選択して転送することができる。
作する２つの同期動作システム間で、デ一夕を転送する
場合、２つのシステムの動作速度を近づけることができ
、周波数がソース・システム・クロック信号の２倍以上
の受け側システム・クロック信号を使用する必要がない
。また、ソース・システムから受け側システムへ、有効
データのみを選択して転送することができる。
第ＩＡ図は本発明によるデータ転送回路を示すブロック
回路図、第ＩＢ図は第ＩＡ図の一部の他の実施例を示す
ブロック回路図、第２Ａ図は第１Ａ図の回路の動作を説
明するためのタイミング図、第２Ｂ図は第ＩＢ図の動作
を説明するためのタイミング図である。
回路図、第ＩＢ図は第ＩＡ図の一部の他の実施例を示す
ブロック回路図、第２Ａ図は第１Ａ図の回路の動作を説
明するためのタイミング図、第２Ｂ図は第ＩＢ図の動作
を説明するためのタイミング図である。
Claims (1)
- 【特許請求の範囲】 第１システム・クロック信号に同期して第１システム・
データが変化する第１システムから、第２システム・ク
ロック信号に同期して動作する第２システムにデジタル
・データを転送するデジタル・データ転送回路において
、 上記第１システム・クロック信号に同期して動作し、上
記第１システム・データが入力される第１データ蓄積素
子と、 上記第１システム・クロック信号が入力され、該第１シ
ステム・クロック信号の特定エッジの発生毎に、出力信
号の状態が変化する第２データ蓄積素子と、 上記第２システム・クロック信号に同期して動作し、上
記第２データ蓄積素子の出力信号の状態を検出する第３
データ蓄積素子と、 上記第２システム・クロックを所定時間だけ遅延させて
、遅延済第２システム・クロック信号を生成する遅延素
子と、 上記遅延済第２システム・クロック信号に同期して動作
し、上記第１データ蓄積素子の出力信号が入力され、上
記第２システムに送られる出力信号を生成する第４デー
タ蓄積素子と、 上記第２システム・クロック信号に同期して動作し、上
記第３データ蓄積素子の出力信号が入力され、上記第２
システム・クロック信号の特定の周期に対応する上記第
３データ蓄積素子の出力信号の状態が、上記第２システ
ム・クロック信号の上記特定の周期の直前の周期に対応
する出力信号の状態から変化したときのみ、上記第２シ
ステム・クロック信号の上記特定周期の次の周期の間、
所定レベルのデータ有効信号を発生するデータ有効信号
発生回路と を具えることを特報とするデータ転送回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US371147 | 1989-06-26 | ||
| US07/371,147 US4949361A (en) | 1989-06-26 | 1989-06-26 | Digital data transfer synchronization circuit and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329438A true JPH0329438A (ja) | 1991-02-07 |
| JPH07112184B2 JPH07112184B2 (ja) | 1995-11-29 |
Family
ID=23462681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165482A Expired - Lifetime JPH07112184B2 (ja) | 1989-06-26 | 1990-06-22 | デジタル・データ転送回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4949361A (ja) |
| JP (1) | JPH07112184B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5259006A (en) * | 1990-04-18 | 1993-11-02 | Quickturn Systems, Incorporated | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like |
| US5172397A (en) * | 1991-03-05 | 1992-12-15 | National Semiconductor Corporation | Single channel serial data receiver |
| DE69218999T2 (de) * | 1991-05-01 | 1997-10-23 | Motorola Inc | Breitbandiger digitaler Phasenausrichter |
| US5256912A (en) * | 1991-12-19 | 1993-10-26 | Sun Microsystems, Inc. | Synchronizer apparatus for system having at least two clock domains |
| DE4390991T1 (de) * | 1992-03-06 | 1995-02-23 | Rambus Inc | Verfahren und Schaltungsanordnung zum Minimieren der Takt-Daten-Schieflage in einem Bussystem |
| GB9210414D0 (en) * | 1992-05-15 | 1992-07-01 | Texas Instruments Ltd | Method and apparatus for interfacing a serial data signal |
| US5347540A (en) * | 1992-07-08 | 1994-09-13 | Tektronix, Inc. | Dynamic storage allocation in a logic analyzer |
| US5446650A (en) * | 1993-10-12 | 1995-08-29 | Tektronix, Inc. | Logic signal extraction |
| US5522048A (en) * | 1993-11-30 | 1996-05-28 | At&T Corp. | Low-power area-efficient and robust asynchronous-to-synchronous interface |
| US5526286A (en) * | 1994-02-16 | 1996-06-11 | Tektronix, Inc. | Oversampled logic analyzer |
| US5634116A (en) * | 1995-03-30 | 1997-05-27 | International Business Machines Corporation | Non-integer multiple clock translator |
| DE69607158T2 (de) | 1995-04-27 | 2000-10-19 | British Technology Group Inter-Corporate Licensing Ltd., London | Abfragegerät für ein identifizierungssystem |
| WO1997006491A1 (en) * | 1995-08-10 | 1997-02-20 | International Business Machines Corporation | Synchronizing logic avoiding metastability |
| US6459313B1 (en) * | 1998-09-18 | 2002-10-01 | Lsi Logic Corporation | IO power management: synchronously regulated output skew |
| US6889336B2 (en) | 2001-01-05 | 2005-05-03 | Micron Technology, Inc. | Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal |
| US6982575B2 (en) * | 2002-01-30 | 2006-01-03 | Agilent Technologies, Inc. | Clock ratio data synchronizer |
| US20030221108A1 (en) * | 2002-05-17 | 2003-11-27 | Paul Rupp | Method for tamperproof marking of products |
| US6989695B2 (en) * | 2003-06-04 | 2006-01-24 | Intel Corporation | Apparatus and method for reducing power consumption by a data synchronizer |
| US7248661B1 (en) | 2003-08-26 | 2007-07-24 | Analog Devices, Inc. | Data transfer between phase independent clock domains |
| KR100564596B1 (ko) * | 2003-12-18 | 2006-03-28 | 삼성전자주식회사 | 멀티비트 데이터의 지연 시간 보상이 가능한 반도체메모리 장치 |
| US7639764B2 (en) * | 2005-08-17 | 2009-12-29 | Atmel Corporation | Method and apparatus for synchronizing data between different clock domains in a memory controller |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4054747A (en) * | 1976-05-20 | 1977-10-18 | Gte Automatic Electric Laboratories Incorporated | Data buffer |
| US4270183A (en) * | 1977-02-11 | 1981-05-26 | Lockheed Aircraft Corp. | Data dejittering apparatus |
| US4181975A (en) * | 1978-07-10 | 1980-01-01 | Rockwell International Corporation | Digital delay line apparatus |
| FR2590428B1 (fr) * | 1985-11-19 | 1987-12-31 | Telecommunications Sa | Procede de codage en code cmi d'informations numeriques organisees en trame, le dispositif de mise en oeuvre, et son application a des informations de servitude pour reseau numerique a grand debit |
| CA1279909C (en) * | 1986-12-15 | 1991-02-05 | Scott Marshall | Apparatus and method for synchronizing a communication system |
| US4805198A (en) * | 1987-05-19 | 1989-02-14 | Crystal Semiconductor Corporation | Clock multiplier/jitter attenuator |
-
1989
- 1989-06-26 US US07/371,147 patent/US4949361A/en not_active Expired - Lifetime
-
1990
- 1990-06-22 JP JP2165482A patent/JPH07112184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112184B2 (ja) | 1995-11-29 |
| US4949361A (en) | 1990-08-14 |
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