JPH0329516A - Ｐｌｌ回路の電圧制御発振器の自走発振周波数を設定する方法及び装置 - Google Patents

Ｐｌｌ回路の電圧制御発振器の自走発振周波数を設定する方法及び装置

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JPH0329516A
JPH0329516A JP2146413A JP14641390A JPH0329516A JP H0329516 A JPH0329516 A JP H0329516A JP 2146413 A JP2146413 A JP 2146413A JP 14641390 A JP14641390 A JP 14641390A JP H0329516 A JPH0329516 A JP H0329516A
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Paul W Chung
ポール・ウイシング・チヨング
Ralph L Gee
ラルフ・レオナード・ジイ
Luke C K Lang
リユーク・チヨング・クワング・ラング
Paik Saber
ポーク・サバー
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • G—PHYSICS
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    • G11B20/10—Digital recording or reproducing
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    • G11B20/1258—Formatting, e.g. arrangement of data block or words on the record carriers on discs where blocks are arranged within multiple radial zones, e.g. Zone Bit Recording or Constant Density Recording discs, MCAV discs, MCLV discs

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 この発明は、レーザトリミングあるいはこれと同様の処
理を行う必要なしにフエーズロックドルーブ（位相同期
ルーブ：　ＰＬＬ）回路の電圧制御発振器（ＶＣＯ）の
自走発振周波数をシステムレベルで設定するとともに、
設定後にあってはＰＬＬ回路の補正可能範囲を超えた時
にその設定周波数を動的に調整する方法及びそのための
装置に関するものである。
Ｂ．従来の技術 最近、全ディジタル弐ＰＬＬを除き、ＰＬＬ回路はすべ
てクロック手段を得るのにＶＣＯを用いている。
例えば、ある磁気記録チャネルの設計においてはクロッ
ク手段としてＶＣＯが採用されている。
ＰＬＬ回路の設計における１つの主要な問題は、ＶＣＯ
の自走発振周波数が非常に厳格な許容誤差範囲内に確実
に維持されるようにすることである。
そのため、ＶＣＯ回路の設計においては温度補償技術が
しばしば取り入れられる。しがしながら、プロセスパラ
メータ（酸化被膜の厚さ、スレショルド電圧等）の変動
は統計学的に互いに独立してぃルため、回路に対する影
響を設計技術を用いて完全に克服することは不可能であ
る。■ｃｏの自走発振周波数は、ｖｃｏ　＋ｃのチップ
毎に３０％乃至５０％ものばらつき（変動）が見られる
。しかしながら、ＰＬＬ回路が正常に動作するためには
自走発振周波数の許容誤差を非常に厳格にし、その変動
はｌ％乃至２％を超えてならないということが必須であ
る。
従来、ＶＣＯの自走発振周波数のチップ間変動の問題は
（１）モジュールサブストレート上に設けられチップ内
のＶＣＯ回路に接続されたトリくング抵抗器またはコン
デンサによるレーザトリミング技術：あるいは伐）ウエ
ーハレベルでチップ上の抵抗器をブローアウトする高電
流ザッピング（ｚａｐｐｉｎｇ）技術；を用いてＰＬＬ
チップを物理的に修正することにより解決されてきた。
しかしながら、これらの技術はいずれも費用及び時間が
掛がる上、高電流ザッピング法はＶＣＯに要求される厳
格な許容誤差を確保するには信頼性が不十分である。
米国特許第４，　３８０，　７４２号には出力信号周波
数の周波数または位相あるいは周波数、位相を共に基準
周波数信号と同期させるための回路が開示されている。
この位相ロック回路または周波数ロック回路は発振器を
具備しており、その構戒部品は従来技術におけるのと同
様にトリくングを行わなければならないものである。ま
た、（１）レーザトリ４ングを行うことな＜　ＶＣＯの
自走発振周波数を設定することが可能であり；（２）デ
ィジタル積分器により周波数誤差に変換されたＰＬＬ回
路の位相誤差がＰＬＬ回路の補正可能範囲を超えると自
走周波数を動的に調整するようにしたＰＬＬ回路とＦＬ
Ｌ　　（周波数同期ループ）回路の組合せについては全
く開示されていない。
その他、米国特許第４，　６５４，　６０４号、第４，
　６７２，　４７７号、第３，　６５１，　４２２号及
び第４，　５４３，　６６１号にはＰＬＬによる周波数
合戒回路が開示されている。しがしながら、これらのい
ずれの特許にもレーザトリくングが不要な発明あるいは
ＶＣＯ自走発振周波数の動的調整を行うようにした発明
は開示されてい　　よって自走周波数を動的に調整する
ことも可能なない。　　　　　　　　　　　　　　　　
　　　　　　ようにすぺきであろう。
Ｃ．発明が解決しようとする課題 現在、プロセス変動に起因する性能特性の差を補償する
ようＶＣＯの自走周波数を設定するとともに、例えば磁
気記録チャネルのＰＬＬ回路におけるＶＣＯの自走発振
周波数を設定するのに現在用いられている高価なレーザ
トリミング技術の必要性をなくし得るような方法及び手
段が求められている．さらに、そのような方法及び装置
は、温度変動、電源変動、経時劣化による構成部品や素
子のドリフト、あるいはその他の要因に対する補償を行
うためにシステムレベルで周波数を動的に調整すること
が可能なものであることが望ましい。また、望ましくは
、これらの方法及び手段は、データバンド化（ｄａｔａ
　ｂａｎｄｉｎｇ）のために何種類かの異なるデータ周
波数を所定の単一のサーボ周波数または他の基準周波数
と共に使用することができるよう周波数比を調整するよ
うにしたプログラミングにＤ．課題を解決するための手
段 この発明によれば、レーザトリくングやこれと同様の処
理の必要なしにＶＣＯの自走発振周波数を設定する方法
及びそのための装置が得られる。本願発明においては、
ＶＣＯは相互接続されたＰＬＬ回路とＦＬＬ回路の一部
をなしている。システムのパワーオン時には、ＰＬＬ回
路は自動的にディスエーブル（動作不能）化され、ＰＬ
Ｌ回路中のＤＡＣ　（ディジタル−アナログ変換器；Ｄ
Ａ変換器）が予め選択されたロックレンジ（同期保持範
囲）のほぼ中心に相当する値に設定される。一方、ＶＣ
Ｏの出力パルスが第１カウンタに供給され、基準クロッ
クパルスが第２カウンタに供給される。第２カウンタの
計数値が予め選択されたカウントに達すると、その時の
上記第１カウンタの計数値がレジスタに記憶され、これ
ら２つのカウンタは共にリセットされる。次に、この記
憶計数値は上記ロックレンジのほぼ中心の値に相当する
期待計数値と比較され、これらの記憶計数値と期待計数
値との差の符号（正負）及び大きさに応じて第３カウン
タがインクリメントあるいはディクレメントされる。こ
の差は第２のＤＡ変換器へ伝送され、第２０Ａ変換器の
電流出力はバイアス電圧に変換される。この電圧は、第
１カウンタの計数値が上記期待計数値に等しくなるまで
ＶＣＯの出力周波数をインクリメントまたはディクレメ
ントする。これらの両計数値が等しくなった瞬間ＶＣＯ
はその自走発振周波数に設定される。
ＰＬＬディスエーブル信号が消滅すると、ＰＬＬ回路が
イネーブル（動作可能）化される。その後位相誤差発生
器が入力データからディジタル位相誤差信号を発生させ
る。この位相誤差信号はディジタル積分器によってディ
ジタル周波数誤差信号に変換される。これらの位相誤差
信号と周波数誤差信号は加算され、その結果がＰＬＬ回
路のＤＡ変換器に供給されて、ＤＡ変換器よりＰＬＬ回
路の周波数誤差を示すアナログ信号が出力される。上記
２つのＤＡ変換器の出力は互いに加算され、その合戒電
流が、ＶＣＯ周波数を通常上記ロックレンジ内に保つた
めに必要に応じてＶＣＯ周波数を調整するためのバイア
ス電圧に変換される。
上記のロックレンジよりＶＣＯ周波数がずれると、ＰＬ
Ｌ回路のＤＡ変換器への周波数誤差信号はゼロとなり、
周波数誤差信号はＦＬＬ回路のＤＡ変換器に供給される
。ＰＬＬ回路のＯＡ変換器からの周波数誤差信号とその
周波数誤差信号によって修正されたＦＬＬ回路のＤＡ変
換器からの信号とが加算され、その合成電流はＶＣＯ周
波数を上記ロックレンジ内に保持するよう調節するため
のバイアス電圧に変換される。
Ｅ．実施例 添付図面はこの発明の一実施例の回路を示し、図示の回
路は相互接続された２つのルーブＡ，　Ｂ（点線で分け
て示す）、８ビットディジタル−アナログ変換器（ＤＡ
Ｃ）　１０、４ピットＤＡＣ　Ｎ、及びＶＣ０１２より
なる。８ビットＤＡＣ　１０は予め選択されたＶＣＯ　
１２の中心周波数、例えば１０ＭＨｚに設定されており
、ＤＡＣ　Ｎは上記中心周波数に対する予め選択された
許容ずれ範囲またロックレンジ（例えば±１０ＫＨｚ）
の中心に設定される。アナログーディジタル変換器（Ａ
ＤＣ）　＋３、位相誤差発生器１４、タイミング制御論
理回路１５は、ＤＡＣＮ及びＶＣＯ　１２と共にＰＬＬ
回路を構成している。タイミング制御論理回路１５は、
ＡＮＤゲート１６、加算器（ＡＤＤ）１７、レジスタ（
ＲＥＧ）＋８、マルチブレクサ２０、及び加算器２１で
構成されている。
これらの論理回路素子のうち、加算器１７、レジスタ１
８及びマルチブレクサ２０はディジタル積分器１９を構
成しており、このディジタル積分器１９がディジタル位
相誤差信号をディジタル周波数誤差信号に変換するとい
う点がこの発明の１つの特徴である。ＰＬＬ回路のタイ
くング制御論理回路１５は、ＰＬＬ回路を常に予め選択
されたロックレンジ内に保つよう、４ビットＤＡＣ　Ｎ
を制御してＶＣＯ　１２の出力周波数とＡＤＣ　１３に
入力されるデータ入力周波数との差を調節する。ＰＬＬ
回路はライン２２の出力を所望のサンプル位相で入力ラ
イン２３を介して供給されるアナログ信号にロックさせ
るよう動作する。
ライン２２の出力信号はこのＰＬＬ回路で使用されるほ
か、磁気記録チャネルのような利用装置の他の部分く図
示省略）で用いられる。
この発明の回路は、ＰＬＬ回路とＦＬＬ回路の組合せよ
りなり、ＦＬＬ回路は、まず最初にプロセス変動に起因
する構或素子のばらつきに関わらず■Ｃ０１２の自走発
振周波数を設定するために用いられ、その後は電源電圧
または温度あるいは電源電圧、温度の両方の比較的大き
くな変化のためにドリフトが発生した時、自走発振周波
数を予め選択されたロックレンジ内に保つよう動的に調
整するために用いられる。
ＦＬＬ回路は供給源（図示省略）よりサーボまたは基準
クロックパルスを供給するためのライン２９、３つのカ
ウンタ３０、３１及び３２、２つの比較器３３及び３４
、２つのレジスタ３５及び３６、マルチプレクサ３７、
ＡＮＤゲート３９に接続された加算器３８、加算ノード
４０、ＤＡＣＩＯ及びＶＣＯ　１２で構或されている。
レジスタ３６は、レジスタ１８同様、ライン２８のＶＣ
Ｏ　１２の出力によりクロックされる。加算ノード４０
はＤＡＣ１０と１１の電流出力を加算し、その和の電流
が抵抗器２９によってアナログバイアス電圧に変換され
る。
ＶＣＯの出力周波数は、一般には２つの整数ＮとＲの比
で、これらの整数の値はサーボアーキテクチャによって
決まる。但し、Ｒはカウンタ３１の任意の計数値であり
、Ｎは基準カウンタをなすカウンタ３０の最大計数値で
ある。
〔動作説明〕
図示実施例の回路の動作について説明すると、システム
のパワーオン時またはリセット時にＶＣＯ１２の自走発
振周波数を設定するのに十分な予め選択された時間だけ
プログラくングまたはファームウェアによってライン４
１に「自走発振周波数セット」信号が立ち上がる（ハイ
になる）。この信号は下記のようにしてＰＬＬ回路を一
時的にデイスエーブル化する。ライン４１上のこの信号
は反転回路（＋）４２を介してＡＮＤゲート１６に供給
され、位相誤差発生器１４からの出力信号を遮断すると
ともに、ＡＮＤゲート１６より加算器２１への出力をＯ
に落とさせる。他方、ライン４１の信号はＯＲゲート４
３を介してマルチブレクサ２０にも供給され、「○」入
力を加算器２１に接続する。加算器２１の入力が両方と
もＯになると、ＤＡＣ　１１はＰＬＬ回路のロックレン
ジのほぼ中心で２の補数のかたちでＯにセットされる。
さらに、ライン４１上の信号はマルチプレクサ３７にも
供給されて、カウンタ３２をレジスタ３６に接続させる
よう条件付け、ＦＬＬ回路をＶＣＯ　１２の自走発振周
波数を設定するよう作動させる。
ＦＬＬ回路はカウンタ３０，　３１によって基準クロッ
クにロックされる。Ｎの値は比較器３３によって制御さ
れる。カウンタ３０がＮ個のクロックパルスを計数する
毎に、比較器３３はストローブパルスを発生し、このス
トローブパルスがカウンタ３０，　３１をリセットする
とともに、カウンタ３１のＶＣＯバルスをレジスタ３５
に記憶させる。
比較器３４はストローブパルスによって条件付けられて
、前のストローブパルスに応動してレジス夕３５に記憶
されたＶＣＯ出力パルスの実際の計数値Ｍとブリセット
されたＶＣＯ出力パルスの期待計数値Ｒとを比較する。
この比較においてＭ＜Ｒならば、比較器３４の出力はカ
ウンタ３２をインクリメントさせ、ＭＡＲならば、カウ
ンタ３２をディクレメントさせる。マルチプレクサ３７
はＶＣＯ周波数の現在値をカウンタ３２からレジスタ３
６へ通過させ、そのＶＣＯ周波数はレジスタ３６よりさ
らにＤＡＣ　１０に供給されて、相応するアナログバイ
アス電圧に変換される。この電圧はＶＣＯ　１２の入力
に接続された加算回路４０に供給され、レジスタ３５の
内容がＲの値に等しくなるまで、Ｍ＜ＲであるかＭ＞Ｒ
であるかによってそれぞれＶＣＯ周波数をインクリメン
トあるいはディクレメントさせる。
ＶＣＯ周波数カウンタ３１は基準カウンタ（基準クロッ
ク周波数カウンタ）３０がＮまで計数する間にＲまで計
数するべきである。例えば、Ｎ＝４，Ｒ＝ｌＯＯ．　　
Ｍ＝９７とすると、ＶＣＯの中心周波数は３単位だけ低
いことになる。すると、図示の回路によって８ビットＤ
ＡＣ　１０の周波数現在値を１単位ずつインクリメント
させて、ＶＣＯの出力周波数が正確に基準クロッ・ク周
波数のＲ／Ｎ倍になるまでＶＣＯ周波数を漸進的に３単
位増加させるべきである．ＶＣＯ出力周波数が正確に基
準クロック周波数のＲ／Ｎ倍に達するとＶＣＯ自走発振
周波数の設定が完了し、以後８ビットＤＡＣ　１０への
入力は一定に保たれる。これ以後は４ビットＤＡＣ　１
１がＶＣＯ出力周波数とＡＤＣ　１３へのデータ入力周
波数との間の位相差を補償する動作を引き継ぐ。
実際には、予め選択されたＤＡＣ　１０の自走発振周波
数とＶＣＯ周波数は同じでないのが普通であるから、例
えばＲ±２というような許容誤差が見込まれている。Ｒ
の値を大きくすることによって許容誤差率を小さくする
ことができるということは明らかであろう。ＶＣＯの自
走発振周波数の値もＲの値及びＤＡＣ　１０のビット数
に応じて所望の周波数に近い任意の値に設定することが
可能である。
最初にＦＬＬ回路によってＶＣＯの自走発振周波数を設
定した後は、位相差に基づき導出される電圧差は通常４
ビットＯＡＣＩＩの設定範囲を超えることはないと思わ
れるから、ＶＣＯの自走発振周波数はＰＬＬ回路によっ
て通常そのロックレンジ内に保たれるはずである。
しかしながら、ここで過度の温度変動または電源変動ま
たは構或素子の経時劣化あるいはこれらの要因の組合せ
の結果として生じる大きなＶＣＯの周波数ドリフトによ
って自走発振周波数がＰＬＬ回路の正常なロックレンジ
を逸脱したと仮定すると、ＦＬＬ回路は以下に述べるよ
うにしてＶＣＯ自走発振周波数セッティングをＰＬＬ回
路のロックレンジ内に戻すよう動的に動作する。
まず、位相検出器（位相誤差検出器）１４がドリフト量
に正比例したゲイジタル信号を発生する。
ＡＮＤゲート１６は、ライン４１の信号がローで立ち上
がっていないため、このディジタル位相誤差信号を加算
器２１及び１７へ通過させる。加算器１７、レジスタ１
８及びマルチブレクサ２０よりなるディジタル積分器１
９の最大範囲をどちらかの向きに逸脱すると加算器１７
はオーバーフローまたはアンダーフローする。これによ
って生じたオーバーフローまたはアンダーフロー信号は
ＯＲゲート４３を介してマルチプレクサ２０に入力され
、マルチブレクサ２０は次いでそのｒＱＪ入力を加算器
２１に接続する。他方、ＡＮＤゲート１６からの位相誤
差信号は、加算器１７及びレジスタ１日を通ってＡＮＤ
ゲート３９へ到る間にディジタル周波数誤差信号に変換
される。レジスタ１８の最上位ビット（ＭＳＢ）である
符号ビットは、オーバーフロー状態あるいはアンダーフ
ロー状態のどちらの状態が起こっているかを示す。そし
て、ＡＮＤゲート３９がオーバーフロー／アンダーフロ
ー信号によってイネーブル化され、レジスタ１８の内容
を加算器３８へ通過させる。ライン４１上の信号が立ち
上がっていないため、マルチブレクサ３７は加算器３８
の内容をＤＡＣ　１０へ通過させる．　ＤＡＣ　１０は
これに対応するバイアス電圧を発生して、周波数誤差信
号がＶＣＯ周波数が低過ぎることを示しているのか、高
過ぎることを示しているのかによってＶＣＯの入力電圧
を増減し、これによってＶＣＯ自走発振周波数をＰＬＬ
回路のロックレンジ内に入るよう調整する． 一方、ここで前回のＶＣＯ自走発振周波数がレジスタ３
６に記憶されているということ；加算器３８には現在の
（最新の）ＶＣＯ周波数が入っているということ；及び
上記前回の周波数は加算器３８を介してフィードバック
されるということに注意すべきである。従って、加算器
３８の周波数カウント（計数値）は、レジスタ３６がラ
イン２８上のＶＣＯ出力によってクロックされる毎にレ
ジスタ３６からＤＡＣ　ＩＱへ供給される各出力により
連続的に更新される。
ＶＣＯ出力周波数と基準クロック周波数の比をプログラ
ミングによって設定あるいは変更するようにすることが
可能なことは明らかであろう。また、単一のサーボまた
はその他の基準周波数から適宜のプログラミングによっ
ていくつかの異なる比、従って異なる周波数を得るよう
にすることも可能である。これによれば、例えば部分応
答最大尤度（ＰＲＭＬ：　Ｐａｒｔｉａｌ　Ｒｅｓｐｏ
ｎｓｅ　Ｍａｘｉｍｕｍ　Ｌｉｋｅｌｉｈｏｏｄ）型及
びピーク検出（ＰＤ）型磁気記録チャネルのようなデー
タバンド化が可能となる。
要約すると、この発明によれば、ＶＣＯ自走発振周波数
を設定するのにＶＣＯをレーザトリくングする必要がな
く、・自走発振周波数は最初はＦＬＬ回路によって設定
され、それ以後はＰＬＬ回路がイネーブル化されて、通
常ＶＣＯ自走発振周波数をＰＬＬ　［ｉｆｌ路のロック
レンジ内に保持する。そして、ディジタル積分器１９（
加算器１７、レジスタ１８、マルチブレクサ２０）によ
り判定されるところによってＰＬＬ回路動作がロックレ
ンジを逸脱すると、自走発振周波数が再調整される。そ
の結果として、ＶＣＯの自走発振周波数はＰＬＬ回路の
ロックレンジ内に保持される。
Ｆ．発明の効果 この発明により、レーザトリジング等の処理を行う必要
なしに、ＰＬＬ回路のＶＣＯの自走発振周波数を設定で
きる。また、設定後、ＰＬＬ回路の補正可能範囲を超え
た時に、その設定周波数を春動的に調節できる。
【図面の簡単な説明】
図はＶＣＯの自走発振周波数を始めに設定するとともに
、設定後は動的に調整するようにした、この発明の一実
施例の回路のブロック図である。

Claims (13)

    【特許請求の範囲】
  1. （１）フェーズロックドループ（ＰＬＬ）回路の一部を
    なす電圧制御発振器（ＶＣＯ）の自走発振周波数を設定
    する方法であって、 システムのパワーオン時に、上記ＰＬＬ回路をディスエ
    ーブル化するとともに、上記ＰＬＬ回路のディジタル−
    アナログ変換器（ＤＡＣ）に予め選択された周波数ロッ
    クレンジのほぼ中心に相当する値を設定する過程と、 上記ＶＣＯの出力パルスを第１カウンタに供給する過程
    と、 基準クロックからのパルスを第２カウンタに供給する過
    程と、 上記第２カウンタの計数値が予め選択された計数値に達
    した時、その時の上記第１カウンタの計数値をレジスタ
    に記憶させ、上記の両カウンタをリセットする過程と、 上記レジスタに記憶された計数値と上記の周波数ロック
    レンジのほぼ中心に相当する値に対応する予め定められ
    た期待計数値とを比較する過程と、 上記レジスタに記憶された計数値が上記期待計数値より
    小さいか大きいかによってＶＣＯの出力周波数をインク
    リメントまたはディクレメントする過程とよりなる方法
    。
  2. （２）前記のＶＣＯの出力周波数をインクリメント／デ
    ィクレメントする過程が、 前記のレジスタに記憶された値と期待計数値とを比較す
    る過程で得られたこれらの差の符号及び大きさに従い第
    ３カウンタをインクリメントまたはディクレメントする
    過程と、 上記の差を第２のＤＡＣに供給して、上記レジスタに記
    憶された計数値が上記期待計数値と等しくなり、これに
    よってＶＣＯがその自走発振周波数に設定されるまで１
    ステップまたはそれ以上のステップでＶＣＯ電圧バイア
    スを調整する過程とを含む請求項１記載の方法。
  3. （３）前記ＰＬＬ回路をイネーブル化する過程と、上記
    ＰＬＬ回路の一部として、位相誤差の大きさを表すディ
    ジタル信号を周波数誤差の大きさを表すディジタル信号
    に変換するためのディジタル積分器を設ける過程と、 上記ＰＬＬ回路の周波数誤差の大きさが前記の予め選択
    されたロックレンジを逸脱すると、前記自走発振周波数
    を上記ロックレンジ内となるよう動的に調整する過程と
    を含む請求項１記載の方法。
  4. （４）前記ＶＣＯの自走発振周波数がシステムのパワー
    オン毎に自動的にリセットされるようにした請求項１記
    載の方法。
  5. （５）ＰＬＬ回路のＶＣＯの自走発振周波数を予め選択
    されたロックレンジ内に保持する方法であって、 ［１］上記ＰＬＬ回路をディスエーブル化して、ＰＬＬ
    回路がディスエーブル状態の間に、 （ａ）上記自走発振周波数を第１のＤＡＣに供給してそ
    の周波数を表すアナログ出力を得る 過程と、 ［２］上記ＰＬＬ回路をイネーブル化して、 （ａ）ディジタル位相差信号を発生させる過程と、 （ｂ）上記位相差信号をディジタル周波数誤差信号に変
    換する過程と、 （ｃ）上記のディジタル位相誤差信号とディジタル周波
    数誤差信号とを加算し、その加算結果を第２のＤＡＣに
    供給してＰＬＬ回路の周波数誤差を表すアナログ出力を
    得る過程 と、 （ｄ）上記２つのアナログ出力を加算して、ＶＣＯの出
    力周波数を、常時上記ロックレンジ内に保持するよう必
    要に応じて調整するためのバイアス電圧を発生させる過
    程 とよりなる方法。
  6. （６）ＶＣＯの出力周波数が前記ロックレンジを逸脱し
    た時、前記第２のＤＡＣに供給される前記周波数誤差信
    号はゼロ化し、位相誤差信号はゼロ化しないことにより
    上記ＶＣＯの出力周波数を動的に調整する過程と、 上記周波数誤差信号を前記第１のＤＡＣに供給する過程
    と、 上記２つのＤＡＣの出力を互いに加算して、ＶＣＯの出
    力周波数を上記ロックレンジ内に入るよう調節するため
    のバイアス電圧を発生させる過程とを含む請求項５記載
    の方法。
  7. （７）ＰＬＬ回路のＶＣＯの自走発振周波数を設定する
    装置において、 上記ＰＬＬ回路に設けられ、予め選択された周波数ロッ
    クレンジのほぼ中心に設定されたＤＡＣと、 上記ＶＣＯの出力周波数パルスを計数する第１カウンタ
    と、 基準クロックからのパルスを計数してその計数値が予め
    選択された値に達するとストローブパルスを発生する第
    ２カウンタと、 上記ストローブパルスが発生した時点における上記第１
    カウンタの計数値をそのストローブパルスに応動して記
    憶するレジスタと、 上記ストローブパルスにより条件付けられて上記レジス
    タに記憶された上記計数値と予め選択された期待計数値
    とを比較し、これらの記憶された計数値と期待計数値と
    が異なる時出力を発生する比較器とを具備した装置。
  8. （８）前記比較器の出力に応動してＶＣＯの出力周波数
    をインクリメントまたはディクレメントし、この出力周
    波数を予め選択されたＶＣＯの自走発振周波数に合わせ
    るよう調整するためのもう一つのＤＡＣを含む請求項７
    記載の装置。
  9. （９）相互に接続されたＰＬＬ回路及びＦＬＬ回路の一
    部をなすＶＣＯの自走発振周波数を設定するための装置
    において、 ＰＬＬ回路に設けられたＤＡＣと、 上記ＤＡＣを予め設定された周波数ロックレンジのほぼ
    中心に設定する手段と、 を具備し、上記ＦＬＬ回路が、 上記ＶＣＯの出力パルスを計数する第１カウンタと、 基準クロックからのパルスを計数してその計数値が予め
    選択された値に達すると同時にストローブパルスを発生
    する第２カウンタと、 上記ストローブパルスが発生した時点における上記第１
    カウンタの計数値をそのストローブパルスに応動して記
    憶するレジスタと、 上記ストローブパルスにより条件付けられて上記レジス
    タの記憶計数値と予め選択された期待計数値とを比較し
    、これらの記憶計数値と期待計数値とが異なる時出力を
    発生する比較器と、 第３カウンタ及びもう一つのＤＡＣを含み、上記比較器
    の出力に応動してＶＣＯ出力周波数をインクリメントま
    たはディクレメントし、この周波数を自走発振周波数に
    合わせるよう調整する手段とを具備した装置。
  10. （１０）位相誤差の大きさを表すディジタル信号を周波
    数誤差の大きさを表す信号に変換するための前記ＰＬＬ
    回路に設けられたディジタル積分器と、 上記積分器を含み、前記ロックレンジを超える大きさの
    周波数誤差に応動して前記自走発振周波数を上記ロック
    レンジ内となるよう動的に調整するための手段とを含む
    請求項９記載の装置。
  11. （１１）システムのパワーオン毎に予め選択された時間
    だけアクティブとなる信号に応動して装置を自走発振周
    波数を設定するよう条件付ける手段を含む請求項９記載
    の装置。
  12. （１２）ＰＬＬ回路のＶＣＯの自走発振周波数を予め選
    択されたロックレンジ内に保持するための装置において
    、 ２つのＤＡＣと、 上記自走発振周波数を上記ＤＡＣの一方に設定してその
    自走発振周波数を表すアナログ出力を発生する手段と、 ディジタル位相誤差信号を発生する手段と 上記ディジタル位相誤差信号をディジタル周波数誤差信
    号に変換する手段と、 上記の位相誤差信号と周波数誤差信号を互いに加算して
    その加算結果を他方の上記ＤＡＣに供給し、ＰＬＬ回路
    の周波数誤差を表すアナログ出力を発生する手段と、 上記２つのアナログ出力を互いに加算する手段を含み、
    ＶＣＯの出力周波数を常時上記ロックレンジ内に保持す
    るよう必要に応じてこの出力周波数を調整するためのバ
    イアス電圧を発生する手段とを具備した装置。
  13. （１３）前記ロックレンジからのＶＣＯの出力周波数の
    逸脱に応動して、前記他方のＤＡＣに供給される前記位
    相誤差信号はゼロ化することなくこのＤＡＣへ供給され
    る前記周波数誤差信号をゼロ化する手段と、 上記周波数誤差信号を前記一方のＤＡＣへ供給する手段
    と、 上記２つのＤＡＣの出力を互いに加算する前記手段を含
    み、ＶＣＯの出力周波数を上記ロックレンジ内となるよ
    う調節するためのバイアスを発生する手段とを含む請求
    項１２記載の装置。
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