JPH03295268A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03295268A JPH03295268A JP2098006A JP9800690A JPH03295268A JP H03295268 A JPH03295268 A JP H03295268A JP 2098006 A JP2098006 A JP 2098006A JP 9800690 A JP9800690 A JP 9800690A JP H03295268 A JPH03295268 A JP H03295268A
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- JP
- Japan
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- well
- region
- type
- line
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はウェル内にトランジスタを設けた構造の半導体
装置に関する。
装置に関する。
本発明は、ｎウェル若しくはｐウェル内にトランジスタ
を有する半導体装置において、そのウェルに接続される
電源線若しくは接地線をトランジスタに接続されるもの
とは独立のものとすることにより、ラッチアップ等の発
生を防止するものである。
を有する半導体装置において、そのウェルに接続される
電源線若しくは接地線をトランジスタに接続されるもの
とは独立のものとすることにより、ラッチアップ等の発
生を防止するものである。
ビデオメモリ等の画像情報を記憶するためのメモリ装置
は、マトリクス状にメモリセルが配列されてなるＤＲＡ
Ｍコア部に隣接してデータの入出力のためのノリアルア
クセスメモリ（ＳＡＭ）を有している。このノリアルア
クセスメモリは、例えば、レイアウト上Ｄフリップフロ
ップを一列に５０〜１００個程度並べて配置した回路構
成を有しており、各Ｄフリップフロップは共通の電源線
に接続されている。
は、マトリクス状にメモリセルが配列されてなるＤＲＡ
Ｍコア部に隣接してデータの入出力のためのノリアルア
クセスメモリ（ＳＡＭ）を有している。このノリアルア
クセスメモリは、例えば、レイアウト上Ｄフリップフロ
ップを一列に５０〜１００個程度並べて配置した回路構
成を有しており、各Ｄフリップフロップは共通の電源線
に接続されている。
これらシリアルアクセスメモリを構成するＤフリップフ
ロップは、通常、半導体基板の表面に形成されたウェル
の内部に形成されており、それら各Ｄフリップフロップ
のクロック入力端子には、所定のクロック信号が与えら
れる。
ロップは、通常、半導体基板の表面に形成されたウェル
の内部に形成されており、それら各Ｄフリップフロップ
のクロック入力端子には、所定のクロック信号が与えら
れる。
ところで、このシリアルアクセスメモリが設けられる領
域は、ＤＲＡＭコア部の周辺部に沿った細長いＭ域であ
り、従って、電源線もそのシリアルアクセスメモリの形
状に沿って細長いパターンとされる。
域は、ＤＲＡＭコア部の周辺部に沿った細長いＭ域であ
り、従って、電源線もそのシリアルアクセスメモリの形
状に沿って細長いパターンとされる。
しかし、数閣の長さに及ぶような細長いパターンの電源
線を設けた場合では、その電源線の抵抗値が高くなる。
線を設けた場合では、その電源線の抵抗値が高くなる。
そして、シリアルアクセスメモリを構成する複数のＤフ
リップフロップは、クロック信号に同期して同時に動作
する。従って、第５図に破線で示すクロック信号の立ち
上がり時では、全部のＤフリップフロップで同時に電流
が必要となり、その結果、図中実線で示すように、その
電源線の電位が一時的に下がることになる。
リップフロップは、クロック信号に同期して同時に動作
する。従って、第５図に破線で示すクロック信号の立ち
上がり時では、全部のＤフリップフロップで同時に電流
が必要となり、その結果、図中実線で示すように、その
電源線の電位が一時的に下がることになる。
このような電源線の電圧変動が生した場合では、ラッチ
アップ等の問題が生ずる０例えば、第６図に示すように
、ｐ型のシリコン基板１０１の表面にｎ型のウェル頭載
１０２が形成され、そのウェル領域１０２にｎ゛型の拡
散領域１０３を介して電源線１０４から電源電圧Ｖｃｃ
が供給される場合において、電源線１０４の電圧は、前
述のようにＤフリップフロップ１０５の作動によって変
動する。すると、その変動はウェル電位の変動となり、
同一のウェルにビット線に接続する拡散領域１０６が存
在し且つその拡散領域１０６が高レベルの電位である時
は、接合が順バイアスされて、電流がウェルに流れ込む
ことになる。その結果、ラッチアップ等が発生すること
になる。
アップ等の問題が生ずる０例えば、第６図に示すように
、ｐ型のシリコン基板１０１の表面にｎ型のウェル頭載
１０２が形成され、そのウェル領域１０２にｎ゛型の拡
散領域１０３を介して電源線１０４から電源電圧Ｖｃｃ
が供給される場合において、電源線１０４の電圧は、前
述のようにＤフリップフロップ１０５の作動によって変
動する。すると、その変動はウェル電位の変動となり、
同一のウェルにビット線に接続する拡散領域１０６が存
在し且つその拡散領域１０６が高レベルの電位である時
は、接合が順バイアスされて、電流がウェルに流れ込む
ことになる。その結果、ラッチアップ等が発生すること
になる。
そこで、本発明は上述の技術的な課題に鑑み、ラッチア
ンプ等の弊害を防止するような半導体装置の提供を目的
とする。
ンプ等の弊害を防止するような半導体装置の提供を目的
とする。
〔課題を解決するための手段］
上述の目的を達成するため、本発明の半導体装置は、ｎ
ウェル又はｐウェル内にトランジスタを肴する半導体装
置であって、そのトランジスタに電源電圧又は接地電圧
を供給するための電源線又は接地線を有すると共に、そ
の電源線又は接地線とは独立した電源線又は接地線が上
記ウェルに接続されることを特徴とする。
ウェル又はｐウェル内にトランジスタを肴する半導体装
置であって、そのトランジスタに電源電圧又は接地電圧
を供給するための電源線又は接地線を有すると共に、そ
の電源線又は接地線とは独立した電源線又は接地線が上
記ウェルに接続されることを特徴とする。
上記トランジスタに所定の電圧を供給するための電源線
や接地線の如き電圧線は、トランジスタの作動時にその
電位が変動し得るが、その電圧線とは別個にウェル専用
の電圧線を設けることで、その電位変動の影響が小さく
なることになる。
や接地線の如き電圧線は、トランジスタの作動時にその
電位が変動し得るが、その電圧線とは別個にウェル専用
の電圧線を設けることで、その電位変動の影響が小さく
なることになる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、画像情報を記憶するビデオメモリの例であ
り、複数のＤフリップフロップより構成されるシリアル
アクセスメモリを有しており、ウェル専用の電圧線を有
している例である。
り、複数のＤフリップフロップより構成されるシリアル
アクセスメモリを有しており、ウェル専用の電圧線を有
している例である。
まず、第１図を参照して、簡単にその回路構成について
説明する０本実施例のビデオメモリは、マトリクス状に
図示しないメモリセルが配列されて構成されたＤＲＡＭ
コア部１を有しており、そのＤＲＡＭコア部１の各メモ
リセルにデータが蓄積される。このＤＲＡＭコア部１か
らは、複数のビット線Ｂ Ｌｗ、 Ｂ ＬＸ−３，Ｂ
ＬＸ、！、 ”’が取り出されており、各ピント線Ｂ
Ｌ、、 Ｂ Ｌ、、、、 Ｂ Ｌ、、□２・・・には、
ｐＭＯｓトランジスタ３とｎＭＯ５）ランジスタ４から
なるトランスファーゲートに接続される。それら各トラ
ンスファーゲートは、ビット線の他端が共通の出力線５
に接続される。
説明する０本実施例のビデオメモリは、マトリクス状に
図示しないメモリセルが配列されて構成されたＤＲＡＭ
コア部１を有しており、そのＤＲＡＭコア部１の各メモ
リセルにデータが蓄積される。このＤＲＡＭコア部１か
らは、複数のビット線Ｂ Ｌｗ、 Ｂ ＬＸ−３，Ｂ
ＬＸ、！、 ”’が取り出されており、各ピント線Ｂ
Ｌ、、 Ｂ Ｌ、、、、 Ｂ Ｌ、、□２・・・には、
ｐＭＯｓトランジスタ３とｎＭＯ５）ランジスタ４から
なるトランスファーゲートに接続される。それら各トラ
ンスファーゲートは、ビット線の他端が共通の出力線５
に接続される。
ｐＭＯ３）ランジスタ３とｎＭＯ３トランジスタ４の各
ゲートは、それぞれＤフリ、ブフロ、プ２により制御さ
れる。Ｄフリップフロップ２は、複数個直列接続されて
おり、Ｄフリップフロップ２のＱ端子が次段のＤフリッ
プフロップのＤ端子に接続される。各Ｄフリップフロッ
プには、共通のクロック信号ＣＫが入力されている。従
って、そのクロック信号ＣＫの立ち上がり時のタイミン
グで、順次トランスファーゲートが開閉して行ってパラ
レル−シリアルの変換が行われる、このような回路構成
の本実施例のビデオメモリでは、そのクロック信号の立
ち上がり時に、各Ｄフリップフロップが一斉に作動する
ために、電流が必要とされ、その結果、電源線や接地線
等の電圧線の電圧が変動し得る。しかし、本実施例のビ
デオメモリでは、各ウェルに給電するための電圧線がＤ
フリップフロップ２の列に供給される電圧線とは別個の
ものであるために、ウェルの電圧の変動が未然に防止さ
れる。
ゲートは、それぞれＤフリ、ブフロ、プ２により制御さ
れる。Ｄフリップフロップ２は、複数個直列接続されて
おり、Ｄフリップフロップ２のＱ端子が次段のＤフリッ
プフロップのＤ端子に接続される。各Ｄフリップフロッ
プには、共通のクロック信号ＣＫが入力されている。従
って、そのクロック信号ＣＫの立ち上がり時のタイミン
グで、順次トランスファーゲートが開閉して行ってパラ
レル−シリアルの変換が行われる、このような回路構成
の本実施例のビデオメモリでは、そのクロック信号の立
ち上がり時に、各Ｄフリップフロップが一斉に作動する
ために、電流が必要とされ、その結果、電源線や接地線
等の電圧線の電圧が変動し得る。しかし、本実施例のビ
デオメモリでは、各ウェルに給電するための電圧線がＤ
フリップフロップ２の列に供給される電圧線とは別個の
ものであるために、ウェルの電圧の変動が未然に防止さ
れる。
第２図はｎ型のウェルに対する例を示す素子断面図であ
り、ｐ型のシリコン基板２１（或いはｐ型のウェル領域
）の表面にｎ型のウェル領域２２が形成される。このｎ
型のウェル領域２２に例えばシリアルアクセスメモリ中
の複数のフリップフロップの一部が形成される。このｎ
型のウェル領域２２の表面には、ｎ゛型の拡散領域２３
が形成される。このｎ゛型の拡散領域２３はウェル領域
２２への給電用に電源線２４とコンタクトするための領
域であり、ウェル専用の電源線２４が接続される。この
ｎ゛型の拡散領域２３は、ウェル領域２２の表面にその
ウェルのサイズに応じて単数若しくは複数個形成される
。そのウェル専用の電源線２４は、例えば、複数の拡散
領域２３上に配線される金属層等の導電層からなり、他
の電源電圧Ｖｃｃの供給用には使用されない、このウェ
ル専用の電源線２４と並行に且つ独立して通常の電源線
２５も形成される。この電源線２５は、電源電圧Ｖｃｃ
を供給するための電圧線であり、Ｄフリップフロップを
構成するＭＯＳ）ランジスタのｐ゛型の拡散領域２６に
接続される。
り、ｐ型のシリコン基板２１（或いはｐ型のウェル領域
）の表面にｎ型のウェル領域２２が形成される。このｎ
型のウェル領域２２に例えばシリアルアクセスメモリ中
の複数のフリップフロップの一部が形成される。このｎ
型のウェル領域２２の表面には、ｎ゛型の拡散領域２３
が形成される。このｎ゛型の拡散領域２３はウェル領域
２２への給電用に電源線２４とコンタクトするための領
域であり、ウェル専用の電源線２４が接続される。この
ｎ゛型の拡散領域２３は、ウェル領域２２の表面にその
ウェルのサイズに応じて単数若しくは複数個形成される
。そのウェル専用の電源線２４は、例えば、複数の拡散
領域２３上に配線される金属層等の導電層からなり、他
の電源電圧Ｖｃｃの供給用には使用されない、このウェ
ル専用の電源線２４と並行に且つ独立して通常の電源線
２５も形成される。この電源線２５は、電源電圧Ｖｃｃ
を供給するための電圧線であり、Ｄフリップフロップを
構成するＭＯＳ）ランジスタのｐ゛型の拡散領域２６に
接続される。
このようにウェル領域２２に給電するための電源線２４
と、そのウェル領域２２に形成されるＭＯＳトランジス
タに給電するための電源線２５を別個の独立した電圧線
とすることで、クロック信号等により電源線２５の電位
が大きく変動した場合でも、電源線２４はその影響を受
けずに済むことになる。従って、ウェル領域２２の電位
が安定するため、ラッチアップ等も未然に防止されるこ
とになる。
と、そのウェル領域２２に形成されるＭＯＳトランジス
タに給電するための電源線２５を別個の独立した電圧線
とすることで、クロック信号等により電源線２５の電位
が大きく変動した場合でも、電源線２４はその影響を受
けずに済むことになる。従って、ウェル領域２２の電位
が安定するため、ラッチアップ等も未然に防止されるこ
とになる。
第３図はｐ型のウェル領域を有する例の素子断面図であ
る。この例では、ｎ型のシリコン基板３１ （或いはｎ
型のウェル領域）にｐ型のウェル領域３２が形成され、
そのｐ型のウェル領域３２の表面にｐ゛型の拡散領域３
３が形成される。そのウェル領域３２は、例えばシリア
ルアクセスメモリを構成するＤフリップフロップの一部
の素子が形成され、Ｐ゛型の拡散領域３３は接地線３４
の接続のために基板表面に必要に応し単数若しくは複数
形成される。その接地線３４は、特にウェル領域３２に
給電するための専用線であり、接地電圧ＧＮＤを外部端
子からウェル領域３２に供給する。そして、この接地線
３４とは別個に独立して通常の接地線３５が形成される
。この接地線３５は、接地電圧ＧＮＤを供給するための
電圧線であり、Ｄフリ、プフロ、プを構成するＭＯＳ）
ランジスタのｎ゛型の拡散領域３６に接続される。
る。この例では、ｎ型のシリコン基板３１ （或いはｎ
型のウェル領域）にｐ型のウェル領域３２が形成され、
そのｐ型のウェル領域３２の表面にｐ゛型の拡散領域３
３が形成される。そのウェル領域３２は、例えばシリア
ルアクセスメモリを構成するＤフリップフロップの一部
の素子が形成され、Ｐ゛型の拡散領域３３は接地線３４
の接続のために基板表面に必要に応し単数若しくは複数
形成される。その接地線３４は、特にウェル領域３２に
給電するための専用線であり、接地電圧ＧＮＤを外部端
子からウェル領域３２に供給する。そして、この接地線
３４とは別個に独立して通常の接地線３５が形成される
。この接地線３５は、接地電圧ＧＮＤを供給するための
電圧線であり、Ｄフリ、プフロ、プを構成するＭＯＳ）
ランジスタのｎ゛型の拡散領域３６に接続される。
このようにウェル領域３２に給電するための接地線３４
と、そのウェル領域３２に形成されるＭＯＳトランジス
タに給電するための接地線３５を独立した電圧線とする
ことで、接地線３５の電位が大きく変動した場合でも、
接地線３４は安定した接地電位を有する。従って、ウェ
ル領域３２の電位が安定し、ラッチアップ等も防止され
る。
と、そのウェル領域３２に形成されるＭＯＳトランジス
タに給電するための接地線３５を独立した電圧線とする
ことで、接地線３５の電位が大きく変動した場合でも、
接地線３４は安定した接地電位を有する。従って、ウェ
ル領域３２の電位が安定し、ラッチアップ等も防止され
る。
第４図は本実施例のビデオメモリの要部の模式的な平面
図であり、ｐ型のシリコン基板４１の表面に長い矩形状
のパターンでシリコン基板４１と反対導電型のｎ型のウ
ェル領域４２が形成される。
図であり、ｐ型のシリコン基板４１の表面に長い矩形状
のパターンでシリコン基板４１と反対導電型のｎ型のウ
ェル領域４２が形成される。
このウェル領域４２には、ｐチャンネルのＭＯＳトラン
ジスタ４３が形成され、このｐ型のＭＯＳトランジスタ
４３のソースに電１ｆｌｉｉ電圧Ｖｃｃを供給するだめ
の電＃線４５が形成される。この電源線４５は、細長い
シリアルアクセスメモリの形状に沿って図中Ｘ方向を長
手方向とするパターンとされる。そして、この電源線４
５と平行したパターンでウェル専用のＮａ線４４が設け
られている。
ジスタ４３が形成され、このｐ型のＭＯＳトランジスタ
４３のソースに電１ｆｌｉｉ電圧Ｖｃｃを供給するだめ
の電＃線４５が形成される。この電源線４５は、細長い
シリアルアクセスメモリの形状に沿って図中Ｘ方向を長
手方向とするパターンとされる。そして、この電源線４
５と平行したパターンでウェル専用のＮａ線４４が設け
られている。
このウェル専用の電源線４４は、ウェル領域４２の表面
の複数箇所に設けられたコンタク）・ホール４６でウェ
ル領域４２に接続される。この第４図に示すように、本
実施例のビデオメモリでは、本来の電源１４５と別個に
独立してウェル専用の電源線４４が形成されるため、素
子の駆動に伴って電源線４５の電位が変動してもウェル
専用の電源線４４の電位は安定する。従って、ラフチア
ツブ等が有効に防止される。また、このように複数箇所
で給電することで、さらにウェル電位を安定化させるこ
とができる。
の複数箇所に設けられたコンタク）・ホール４６でウェ
ル領域４２に接続される。この第４図に示すように、本
実施例のビデオメモリでは、本来の電源１４５と別個に
独立してウェル専用の電源線４４が形成されるため、素
子の駆動に伴って電源線４５の電位が変動してもウェル
専用の電源線４４の電位は安定する。従って、ラフチア
ツブ等が有効に防止される。また、このように複数箇所
で給電することで、さらにウェル電位を安定化させるこ
とができる。
本発明の半導体装置は、トランジスタに接続される通常
の電源線や接地線とは独立した電源線や接地線によりウ
ェルの電圧が給電されるため、仮に通常の電源線や接地
線の電圧が変動した場合でも、ウェルの電圧を安定化さ
せることができ、従って、ラッチアップ等の発生を未然
に防止することができる。
の電源線や接地線とは独立した電源線や接地線によりウ
ェルの電圧が給電されるため、仮に通常の電源線や接地
線の電圧が変動した場合でも、ウェルの電圧を安定化さ
せることができ、従って、ラッチアップ等の発生を未然
に防止することができる。
図、第２図はその一例の模式的な要部断面図、第３図は
上記−例の模式的な他の要部断面図、第４図は上記−例
の模式的な要部平面図、第５図は従来のビデオメモリの
問題点を説明するための波形図、第６図は従来の半導体
装置の一例の模式的な断面図である。
上記−例の模式的な他の要部断面図、第４図は上記−例
の模式的な要部平面図、第５図は従来のビデオメモリの
問題点を説明するための波形図、第６図は従来の半導体
装置の一例の模式的な断面図である。
１・・・ＤＲＡＭコア部
２・・・Ｄフリップフロップ
３・・・ＰＭＯ３）ランジスタ
４・・・ｎＭＯ３）ランジスタ
２１・・・ｐ型のシリコン基板
２２・・・ｎ型のウェル領域
２４．２５，４４．４５・・・電源線
３１・・・ｎ型のシリコン基板
３２・・・ｐ型のウェル領域
３４．３５・・・接地線
Claims (2)
- （１）ｎウェル内にトランジスタを有する半導体装置に
おいて、そのトランジスタに電源電圧を供給するための
電源線とは独立した電源線が上記ｎウェルに接続される
ことを特徴とする半導体装置。 - （２）ｐウェル内にトランジスタを有する半導体装置に
おいて、そのトランジスタに接地電圧を供給するための
接地線とは独立した接地線が上記ｐウェルに接続される
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098006A JPH03295268A (ja) | 1990-04-13 | 1990-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098006A JPH03295268A (ja) | 1990-04-13 | 1990-04-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03295268A true JPH03295268A (ja) | 1991-12-26 |
Family
ID=14207636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098006A Pending JPH03295268A (ja) | 1990-04-13 | 1990-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03295268A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504361A (en) * | 1993-10-09 | 1996-04-02 | Deutsche Itt Industries Gmbh | Polarity-reversal protection for integrated electronic circuits in CMOS technology |
| US5629545A (en) * | 1991-03-28 | 1997-05-13 | Texas Instruments Incorporated | Electrostatic discharge protection in integrated circuits, systems and methods |
| JP2014123632A (ja) * | 2012-12-20 | 2014-07-03 | Seiko Instruments Inc | 半導体装置 |
-
1990
- 1990-04-13 JP JP2098006A patent/JPH03295268A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629545A (en) * | 1991-03-28 | 1997-05-13 | Texas Instruments Incorporated | Electrostatic discharge protection in integrated circuits, systems and methods |
| US5504361A (en) * | 1993-10-09 | 1996-04-02 | Deutsche Itt Industries Gmbh | Polarity-reversal protection for integrated electronic circuits in CMOS technology |
| JP2014123632A (ja) * | 2012-12-20 | 2014-07-03 | Seiko Instruments Inc | 半導体装置 |
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