JPH03295306A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPH03295306A JPH03295306A JP2097247A JP9724790A JPH03295306A JP H03295306 A JPH03295306 A JP H03295306A JP 2097247 A JP2097247 A JP 2097247A JP 9724790 A JP9724790 A JP 9724790A JP H03295306 A JPH03295306 A JP H03295306A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ＭＯＳＦＥＴなどによって構成され、単電源
低電圧動作が可能な差動増幅器に関するものである。
低電圧動作が可能な差動増幅器に関するものである。
［従来の技術］
従来より、ＭＯＳＦＥＴ （絶線ゲート型電界効果トラ
ノノスタ）により構成された差動増幅器か知られている
。
ノノスタ）により構成された差動増幅器か知られている
。
第４図は、ＭＯＳＦＥＴによって４１ｔ威され、差動ト
ランジスタにｐチャネルＭＯ５ＦＥＴを用いに第１の従
来例の差動増幅器の回路図である。３１はバイアス用ト
ランジスタ、３２はバイアス用負荷素子であり、これら
は２つの電源電位ＶＤＤＶＳＳの間に直列に接続されて
バイアス回路を形成し、その出力は第１の定電流源トラ
ンジスタ３３及び第２の定電流源トランジスタ３８に対
する定電圧バイアスになっている。トランジスタ３３３
４．３５及び３６．３７からなる差動増幅段において、
３４．３５は差動入カトラノノスタ対、３６．３７は負
荷トランジスタ対である。トランジスタ３６は自己バイ
アスされるようにゲート電極とトレイン電極が共通接続
されるとともに、トランジスタ３７のゲート電極に入力
される。１ｆ源電位Ｖ ＤＤｖ Ｖ ｓｓ間において、
トランジスタ３８がトランジスタ３９に接続されてなる
出力段において、３８は上記第２の定電流源トランジス
タ、３９は出力トランジスタであり、差動増幅段の出力
Ｖｄ、はトランジスタ３９のゲート人力となる。
ランジスタにｐチャネルＭＯ５ＦＥＴを用いに第１の従
来例の差動増幅器の回路図である。３１はバイアス用ト
ランジスタ、３２はバイアス用負荷素子であり、これら
は２つの電源電位ＶＤＤＶＳＳの間に直列に接続されて
バイアス回路を形成し、その出力は第１の定電流源トラ
ンジスタ３３及び第２の定電流源トランジスタ３８に対
する定電圧バイアスになっている。トランジスタ３３３
４．３５及び３６．３７からなる差動増幅段において、
３４．３５は差動入カトラノノスタ対、３６．３７は負
荷トランジスタ対である。トランジスタ３６は自己バイ
アスされるようにゲート電極とトレイン電極が共通接続
されるとともに、トランジスタ３７のゲート電極に入力
される。１ｆ源電位Ｖ ＤＤｖ Ｖ ｓｓ間において、
トランジスタ３８がトランジスタ３９に接続されてなる
出力段において、３８は上記第２の定電流源トランジス
タ、３９は出力トランジスタであり、差動増幅段の出力
Ｖｄ、はトランジスタ３９のゲート人力となる。
これらの差動増幅段及び出力段によって、差動入力トラ
ンジスタ対３４．３５のゲートに入力された差動入力が
増幅され、出力Ｖｏ３となる。
ンジスタ対３４．３５のゲートに入力された差動入力が
増幅され、出力Ｖｏ３となる。
第５図は、ＭＯＳＦＥＴによって構成された第２の従来
例の差動増幅器の回路図である。この従来例は、出力段
を除いて、第４図の第１の従来例と同様に構成され、そ
の出力段は、第１の従来例の出力段のトランジスタ３８
と第１の電源電位ＶＤＤの間にＭＯ６Ｉ”ＥＴであるト
ランジスタ４０をアクティブ負荷として挿入したもので
ある。
例の差動増幅器の回路図である。この従来例は、出力段
を除いて、第４図の第１の従来例と同様に構成され、そ
の出力段は、第１の従来例の出力段のトランジスタ３８
と第１の電源電位ＶＤＤの間にＭＯ６Ｉ”ＥＴであるト
ランジスタ４０をアクティブ負荷として挿入したもので
ある。
Ｕ発明が解決しようとする課題］
しかしながら、Ｊ−、記従来の技術にお（′３るＭＯＳ
ＦＥＴで構成された差動増幅器では、それぞれ以下のよ
うな問題点があった。
ＦＥＴで構成された差動増幅器では、それぞれ以下のよ
うな問題点があった。
（１）増幅器の良さは、ＧＢ積（Ｇはゲイン、Ｂは周波
数バンド）で表されるが、第４図に示す第１の従来例の
差動増幅器においては、従来、出力段のＣＢ積ＣＢ３を
太き（するために、差動増幅器を構成するトランジスタ
のチャネル長をできるたけ短くして、出力トランジスタ
３９の相互コンダクタンスｇｍｓｓをできるだけ大きく
していた。
数バンド）で表されるが、第４図に示す第１の従来例の
差動増幅器においては、従来、出力段のＣＢ積ＣＢ３を
太き（するために、差動増幅器を構成するトランジスタ
のチャネル長をできるたけ短くして、出力トランジスタ
３９の相互コンダクタンスｇｍｓｓをできるだけ大きく
していた。
ここで、−船釣なＭＯＳＦＥＴは、第６図に示す出力特
性の様に、トレイン・ソース間電圧を大きくしてもドレ
イン電流がほとんど変化しない飽和領域を持つ（図中、
Ｖ６はゲート電圧）。しかし、チャネル長が数μｍ程度
まで微細化されると、チャネル長変調により実効チャネ
ル長が小さくなり、第７図に示す出力特性のように飽和
領域においてドレイン電流か増加する短チヤネル効果が
現れる。
性の様に、トレイン・ソース間電圧を大きくしてもドレ
イン電流がほとんど変化しない飽和領域を持つ（図中、
Ｖ６はゲート電圧）。しかし、チャネル長が数μｍ程度
まで微細化されると、チャネル長変調により実効チャネ
ル長が小さくなり、第７図に示す出力特性のように飽和
領域においてドレイン電流か増加する短チヤネル効果が
現れる。
従って、第２の定電流源トランジスタ３８の出力コンダ
クタンスｇｄｓｓｅと出力トランジスタ３９の出力コン
ダクタンスｇｄｓ３ｇが大きくなり、出力トランジスタ
３９の相互コンダクタンスｇｍ、ａを大きくしても有効
に出力段のＧＢ積ＧＢ３を大きくすることか出来ない。
クタンスｇｄｓｓｅと出力トランジスタ３９の出力コン
ダクタンスｇｄｓ３ｇが大きくなり、出力トランジスタ
３９の相互コンダクタンスｇｍ、ａを大きくしても有効
に出力段のＧＢ積ＧＢ３を大きくすることか出来ない。
即ち、第１の従来例の差動増幅器の場合、出力段のＧＢ
積Ｇ Ｂ ３を大きくする１ニめには、差動増幅段を構
成するトランジスタのチャネル長をてきろたけｌトさく
しな（ｌ′シイ−ならないか、チャネル長を小さくする
と、短チヤネル効果によ？〕出ツノ段、ハＧ！３１Ｇ８
３を大きくすることか出来ないといつ問題り飄かあっＬ
ニ。
積Ｇ Ｂ ３を大きくする１ニめには、差動増幅段を構
成するトランジスタのチャネル長をてきろたけｌトさく
しな（ｌ′シイ−ならないか、チャネル長を小さくする
と、短チヤネル効果によ？〕出ツノ段、ハＧ！３１Ｇ８
３を大きくすることか出来ないといつ問題り飄かあっＬ
ニ。
（２）第５図に示す第２の従来例の差動増幅器にお０て
は、出力段に挿入し１ニトランジスタ４０から成るアク
ティブ負荷により、その出力段のＧＢ積ＧＢ４を大きく
することかできる。しかしながら、この場合、出力段の
ＧＢ積ＧＢ４を大きくする１こめには、少なくともトラ
ンジスタ４０のしきい値電圧たけ電源電圧を大きくして
、出力段の利得Ｇ Ｖ４を大きくしなければならない。
は、出力段に挿入し１ニトランジスタ４０から成るアク
ティブ負荷により、その出力段のＧＢ積ＧＢ４を大きく
することかできる。しかしながら、この場合、出力段の
ＧＢ積ＧＢ４を大きくする１こめには、少なくともトラ
ンジスタ４０のしきい値電圧たけ電源電圧を大きくして
、出力段の利得Ｇ Ｖ４を大きくしなければならない。
従って、第２の従来例の差動増幅器の場合、出力段のＣ
Ｂ積ＧＢ４を大きくするためには、電源電圧を大きくし
なければならず、低電圧動作が困難になるという問題点
があった。
Ｂ積ＧＢ４を大きくするためには、電源電圧を大きくし
なければならず、低電圧動作が困難になるという問題点
があった。
本発明は、上記問題点を解決するために創案されたしの
て、出力段のＧＢ’積を大きくすることがてきるととも
に、低電圧動作が可能である差動増幅器を提供すること
を目的とする。
て、出力段のＧＢ’積を大きくすることがてきるととも
に、低電圧動作が可能である差動増幅器を提供すること
を目的とする。
Ｃ課題を解決するたｙ）の手段ａ
上記の「］的を達成するにめの本発明の差動増幅器の構
成は、 電界効果トランジスタを用し）で構成された差動増幅段
と、 共に電界効果トランジスタから成る定電流源トランジス
タと出力トランジスタとて構成さ君前記差動増幅段の出
力を該出力トランジスタの入力に接続した出力段とを備
え、 市Ｉ記定電流隙トラノノスタの千十ネル長を前記出力ト
ランジスタのチャネル長に比較して大きくすることを特
徴とする。
成は、 電界効果トランジスタを用し）で構成された差動増幅段
と、 共に電界効果トランジスタから成る定電流源トランジス
タと出力トランジスタとて構成さ君前記差動増幅段の出
力を該出力トランジスタの入力に接続した出力段とを備
え、 市Ｉ記定電流隙トラノノスタの千十ネル長を前記出力ト
ランジスタのチャネル長に比較して大きくすることを特
徴とする。
］作用：
本発明は、定電流源トランジスタと出力トランジスタか
ら成る出力段のＧＢ積が、定電流源トランジスタのチャ
ネル長に依存して最大値を持つことに着目し、一方、出
力トランジスタのチャネル長は短いことか望ましいこと
から、定電流源トランジスタのチャネル長を出力トラン
ジスタよりも長くすることにより、出力段のＧＢ積を大
きくし、かつ、出力段に流れる電流を小さくして消費電
力を低減するとともに、アクティブ負荷の挿入をなくし
て低電圧動作を可能にする。
ら成る出力段のＧＢ積が、定電流源トランジスタのチャ
ネル長に依存して最大値を持つことに着目し、一方、出
力トランジスタのチャネル長は短いことか望ましいこと
から、定電流源トランジスタのチャネル長を出力トラン
ジスタよりも長くすることにより、出力段のＧＢ積を大
きくし、かつ、出力段に流れる電流を小さくして消費電
力を低減するとともに、アクティブ負荷の挿入をなくし
て低電圧動作を可能にする。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。本
実施例は差動入力トランジスタにｐチャネルＭＯＳＦＥ
Ｔを用いた例を示している。本実施例は、ＭＯＳＦＥＴ
で構成される差動増幅段と、その出力段と、これらの差
動増幅段および出力段の定電流トランジスタのバイアス
回路とから成る。
実施例は差動入力トランジスタにｐチャネルＭＯＳＦＥ
Ｔを用いた例を示している。本実施例は、ＭＯＳＦＥＴ
で構成される差動増幅段と、その出力段と、これらの差
動増幅段および出力段の定電流トランジスタのバイアス
回路とから成る。
バイアス回路はトランジスタ１１．１２で構成され、差
動増幅段はトランジスタ１３，１４，１５゜１６．１７
で構成され、出力段はトランジスタ１８．１９で構成さ
れる。このうちトランジスタ１１．１３，１４，１５．
１８はｐチャネルＭＯＳＦＥＴであり、トランジスタ１
２．１６，１７゜１９はｎチャネルＭＯＳトランジスタ
である。
動増幅段はトランジスタ１３，１４，１５゜１６．１７
で構成され、出力段はトランジスタ１８．１９で構成さ
れる。このうちトランジスタ１１．１３，１４，１５．
１８はｐチャネルＭＯＳＦＥＴであり、トランジスタ１
２．１６，１７゜１９はｎチャネルＭＯＳトランジスタ
である。
差動増幅段の構成において、トランジスタ１３は、第１
の電源電位ＶＤＤにソース電極を接続する第１の定電流
源トランジスタであり、トランジスタ１４．１５は第１
の定電流源トランジスタ１３に直列接続される差動入力
トランジスタ対であり、トランジスタ１６．１７は差動
入力トランジスタ対１４．１５のそれぞれと第２の電源
電位Ｖｓｓとの間に接続される負荷素子を形成する負荷
トランジスタ対である。トランジスタ１６は自己バイア
スされるように、ゲート電極とドレイン電極が共通接続
されるとともに、トランジスタ１７のゲート電極に入力
される。差動入力トランジスタ対１４．１５の各ゲート
電極が差動入力の入力端子となる。
の電源電位ＶＤＤにソース電極を接続する第１の定電流
源トランジスタであり、トランジスタ１４．１５は第１
の定電流源トランジスタ１３に直列接続される差動入力
トランジスタ対であり、トランジスタ１６．１７は差動
入力トランジスタ対１４．１５のそれぞれと第２の電源
電位Ｖｓｓとの間に接続される負荷素子を形成する負荷
トランジスタ対である。トランジスタ１６は自己バイア
スされるように、ゲート電極とドレイン電極が共通接続
されるとともに、トランジスタ１７のゲート電極に入力
される。差動入力トランジスタ対１４．１５の各ゲート
電極が差動入力の入力端子となる。
また、出力段の構成において、トランジスタＩ８は第１
の電源電位ＶＤＤにソース電極を接続する第２の定電流
源トランジスタであり、トランジスタ１９は該第２の定
電流源トランジスタ１８と第２の電源電位Ｖｓｓとの間
に接続され且つゲート電極を上記差動入力トランジスタ
対の一方のトランジスタ１５と一方の負荷素子のトラン
ジスタ１７との接続点に接続する出力トランジスタであ
る。
の電源電位ＶＤＤにソース電極を接続する第２の定電流
源トランジスタであり、トランジスタ１９は該第２の定
電流源トランジスタ１８と第２の電源電位Ｖｓｓとの間
に接続され且つゲート電極を上記差動入力トランジスタ
対の一方のトランジスタ１５と一方の負荷素子のトラン
ジスタ１７との接続点に接続する出力トランジスタであ
る。
これにより、差動増幅段の出力Ｖ ｄ 、はトランジス
タＩ９のゲート入力となり、上記差動増幅段の差動入力
トランジスタ対１４．１５のゲート電極に入力された差
動入力か増幅されて、出力ＶＯとして出力される。本実
施例では、上記出力段の構成において、第２の定電流源
トランジスタ１８のチャネル長Ｌ Ｉｌｌを出力トラン
ジスタ１９のチャネル長Ｌ’ｓに比較して大きくするこ
とを特徴とする。
タＩ９のゲート入力となり、上記差動増幅段の差動入力
トランジスタ対１４．１５のゲート電極に入力された差
動入力か増幅されて、出力ＶＯとして出力される。本実
施例では、上記出力段の構成において、第２の定電流源
トランジスタ１８のチャネル長Ｌ Ｉｌｌを出力トラン
ジスタ１９のチャネル長Ｌ’ｓに比較して大きくするこ
とを特徴とする。
また、バイアス回路の構成において、トランジスタ１１
は、第１の電源電位ＶＤＤにソース電極を接続すると共
に、ゲート電極とドレイン電極を共通接続するバイアス
用トランジスタであり、トランジスタ１２はバイアス用
トランジスタ１１と第２の電源電位ＶＳＳとの間に接続
されるバイアス用負荷素子である。このバイアス回路の
出力は、第１の定電流源トランジスタ１３及び第２の定
電流源トランジスタ１８の各ゲート電極に接続されて各
トランジスタ１３．１８に対する定電圧バイアスになる
。
は、第１の電源電位ＶＤＤにソース電極を接続すると共
に、ゲート電極とドレイン電極を共通接続するバイアス
用トランジスタであり、トランジスタ１２はバイアス用
トランジスタ１１と第２の電源電位ＶＳＳとの間に接続
されるバイアス用負荷素子である。このバイアス回路の
出力は、第１の定電流源トランジスタ１３及び第２の定
電流源トランジスタ１８の各ゲート電極に接続されて各
トランジスタ１３．１８に対する定電圧バイアスになる
。
以上のように構成した第１の実施例の動作および作用を
述べる。
述べる。
本実施例の差動増幅器は、第１の電源電位か正の電位に
接続され、第２の電源電位かクラット（以下Ｇ＼Ｄと略
す）に接続されて、単電源で動作する。この差動増幅器
の出力段のＣＢ積ＣＢ、について、第２の定電流源トラ
ンジスタ１８のチャネル長しくｔ、、ｓ）に対する依存
性を調へると、第２図に示すように最大値を持つことが
わかる。本実施例は、この点に着目し、出力トランジス
タＩ９のチャネル長Ｌ１９よりも第２の定電流源トラン
ジスタＩ８のチャネル長Ｌ’ｓを大きく乙て、チャネル
長変調の効果を小さくすることにより、トランジスタ１
８の出力コノダクタンスｇ ｄ ｓ １ｍを小さくし、
出力段のＧＢ積ＣＢ、を大きくすることかできる。まｆ
二、トランジスタ１８のチャネル長Ｌ３を大きくすると
、それに流れる電流１０１は小さくなるため、差動増幅
器の消費電力の低減を図ることかできる。また、本実施
例は出力段にアクテイブ負荷を使用しないため、低電圧
動作が可能である。
接続され、第２の電源電位かクラット（以下Ｇ＼Ｄと略
す）に接続されて、単電源で動作する。この差動増幅器
の出力段のＣＢ積ＣＢ、について、第２の定電流源トラ
ンジスタ１８のチャネル長しくｔ、、ｓ）に対する依存
性を調へると、第２図に示すように最大値を持つことが
わかる。本実施例は、この点に着目し、出力トランジス
タＩ９のチャネル長Ｌ１９よりも第２の定電流源トラン
ジスタＩ８のチャネル長Ｌ’ｓを大きく乙て、チャネル
長変調の効果を小さくすることにより、トランジスタ１
８の出力コノダクタンスｇ ｄ ｓ １ｍを小さくし、
出力段のＧＢ積ＣＢ、を大きくすることかできる。まｆ
二、トランジスタ１８のチャネル長Ｌ３を大きくすると
、それに流れる電流１０１は小さくなるため、差動増幅
器の消費電力の低減を図ることかできる。また、本実施
例は出力段にアクテイブ負荷を使用しないため、低電圧
動作が可能である。
例えば、出力トランジスタ１９をチャネル長■７、、＝
４μｍ、チャネル幅Ｗ、、−８０μｍと１２、第２の定
電流源トランジスタ１８をチャネル幅Ｗ１６−２００μ
ｍとして、本実施例を適用して第２の定電流源トランジ
スタ１８のチャネル＆ＬＩＩｌを出力トランジスタ１９
のチャネル長Ｉｌｌより大きくすると、測定例によれば
、トランジスタ１８のチャネル長Ｌ 、、−８μｍの時
、ＧＢ積が２５％程度増加し、また、消費電力が４０％
程度低減させることができる。
４μｍ、チャネル幅Ｗ、、−８０μｍと１２、第２の定
電流源トランジスタ１８をチャネル幅Ｗ１６−２００μ
ｍとして、本実施例を適用して第２の定電流源トランジ
スタ１８のチャネル＆ＬＩＩｌを出力トランジスタ１９
のチャネル長Ｉｌｌより大きくすると、測定例によれば
、トランジスタ１８のチャネル長Ｌ 、、−８μｍの時
、ＧＢ積が２５％程度増加し、また、消費電力が４０％
程度低減させることができる。
第３図は本発明の第２の実施例を示す回路図である。本
実施例は差動入力トランジスタにｎチャネルＭＯ８ＦＥ
Ｔを用いた例を示している。本実施例も第１の実施例と
同様に、ＭＯＳＦＥＴで構成される差動増幅段と、その
出力段と、これらの差動増幅段および出力段の定電流源
トランジスタのバイアス回路とから成る。バイアス回路
はトランジスタ２１．２２で構成され、差動増幅段はト
ランジスタ２３，２４．２５．２６．２７で構成され、
出ツノ段はトランジスタ２８．２９で構成される。この
うちトランジスタ２１．２３．２４２８はｐチャネルＭ
Ｏ８ＦＥＴであり、トランジスタ２２ ２５．２６，２
７．２９はｎチャネルＭＯＳトランジスタである。
実施例は差動入力トランジスタにｎチャネルＭＯ８ＦＥ
Ｔを用いた例を示している。本実施例も第１の実施例と
同様に、ＭＯＳＦＥＴで構成される差動増幅段と、その
出力段と、これらの差動増幅段および出力段の定電流源
トランジスタのバイアス回路とから成る。バイアス回路
はトランジスタ２１．２２で構成され、差動増幅段はト
ランジスタ２３，２４．２５．２６．２７で構成され、
出ツノ段はトランジスタ２８．２９で構成される。この
うちトランジスタ２１．２３．２４２８はｐチャネルＭ
Ｏ８ＦＥＴであり、トランジスタ２２ ２５．２６，２
７．２９はｎチャネルＭＯＳトランジスタである。
差動増幅段の構成において、トランジスタ２７は、第２
の電源電位Ｖｓ５にソース電極を接続する第１の定電流
源トランジスタであり、トランジスタ２５．２６は第１
の定電流源トランジスタ２７に直列接続される差動人力
トランジスタ対であり、トランジスタ２３２４は差動入
力トランジスタ対２５．２６のそれぞれと第１の電源電
位Ｖｎｏとの間に接続される負荷素子を形成する負荷ト
ランジスタ対である。トランジスタ２３は自己バイアス
されるように、ゲート電極とトレイン電極が共通接続さ
れるとと６に、トランジスタ２４のゲート電極に入力さ
れる。差動入力トランジスタ対２５２６の各ゲート電極
が差動入力の入力端子となる。
の電源電位Ｖｓ５にソース電極を接続する第１の定電流
源トランジスタであり、トランジスタ２５．２６は第１
の定電流源トランジスタ２７に直列接続される差動人力
トランジスタ対であり、トランジスタ２３２４は差動入
力トランジスタ対２５．２６のそれぞれと第１の電源電
位Ｖｎｏとの間に接続される負荷素子を形成する負荷ト
ランジスタ対である。トランジスタ２３は自己バイアス
されるように、ゲート電極とトレイン電極が共通接続さ
れるとと６に、トランジスタ２４のゲート電極に入力さ
れる。差動入力トランジスタ対２５２６の各ゲート電極
が差動入力の入力端子となる。
まｆム出力段・）構成において、トランジスタ２９ｉｉ
第２の電源型（び〜’ｓｓにソース電極を接続Ａ−る第
２の定電流源トランジスタてあり、トランジスタ２８は
該第２の定電流源トランジスタ２９と第ト・）電源電位
ｖ１．１、との間に接続され且つゲート１桂を上記差動
入力トランジスタ対の一方のトランジスタ２６と一方の
負荷素子のトランジスタ２４との接続点に接続する出力
トランジスタである。
第２の電源型（び〜’ｓｓにソース電極を接続Ａ−る第
２の定電流源トランジスタてあり、トランジスタ２８は
該第２の定電流源トランジスタ２９と第ト・）電源電位
ｖ１．１、との間に接続され且つゲート１桂を上記差動
入力トランジスタ対の一方のトランジスタ２６と一方の
負荷素子のトランジスタ２４との接続点に接続する出力
トランジスタである。
これにより、差動増幅段の出力Ｖ ｄ ｔはトランジス
タ２８のゲート入力となり、上記差動増幅段の差動入力
トランジスタ対２５．２６のゲート電極に入ツノされた
差動入力が増幅されて、出力Ｖｏ。
タ２８のゲート入力となり、上記差動増幅段の差動入力
トランジスタ対２５．２６のゲート電極に入ツノされた
差動入力が増幅されて、出力Ｖｏ。
として出力される。本実施例では、上記出力段の構成に
おいて、第２の定電流源トランジスタ２９のチャネル長
Ｌ□を出力トランジスタ２８のチャネル長し、に比較し
て大きくすることを特徴とする。
おいて、第２の定電流源トランジスタ２９のチャネル長
Ｌ□を出力トランジスタ２８のチャネル長し、に比較し
て大きくすることを特徴とする。
また、バイアス回路の構成において、トランジスタ２１
は、第１の電源電位ＶＤＤにソース電極を接続すると共
に、ゲート電極とドレイン電極を共通接続するバイアス
用トランジスタてあり、トランジスタ２２はバイアス用
トランジスタ２１と第２の電源電位Ｖい七のＵ旧こ接続
さノロる・（イアス用負尚素子てある。このバイアス回
路の出力（Ｌ、第１の定電流源トランジスタ２７及び第
２の定電流源トランジスタ２９の各ゲート電極に接続さ
れて各トランジスタ２７．２９に対する定電圧バイアス
になる。
は、第１の電源電位ＶＤＤにソース電極を接続すると共
に、ゲート電極とドレイン電極を共通接続するバイアス
用トランジスタてあり、トランジスタ２２はバイアス用
トランジスタ２１と第２の電源電位Ｖい七のＵ旧こ接続
さノロる・（イアス用負尚素子てある。このバイアス回
路の出力（Ｌ、第１の定電流源トランジスタ２７及び第
２の定電流源トランジスタ２９の各ゲート電極に接続さ
れて各トランジスタ２７．２９に対する定電圧バイアス
になる。
以上のよ−）に構成し凡策２の実施例の動作および作用
を述へる。
を述へる。
本実施例の差動増幅器も、第１の実施例と同様に、第１
の電源電位か正の電位に接続され、第２の電源電位かグ
ラノドＧＮＤ１．：接続されて、単電源で動作する。こ
の差動増幅器の出力段のＧＢ積Ｇ Ｂ ｔにつし１て、
第２の定電流源トランジスタ２９のチャネル長Ｌ（Ｌ２
．）に対する依存性も、第２図に示すように最大値を持
つ。本実施例し、この点に着目し、出力トランジスタ２
８のチャネル長り、、よりも第２の定電流源トランジス
タ２９のチャネル長Ｌ ２９を犬、キくシて、チャネル
長変調の効果を小さくすることにより、トランジスタ２
９の出力コンダクタンスｇｄｓ！ｓを小さくし、出力段
のＧＢ積ＣＢ、を大きくすることができる。また、トラ
ンジスタ２９のチャネル長Ｌ０を大きくすると、それに
流れる電流ＩＤｔは小さくなるため、差動増幅器の消費
電力の低減を図ることができる。
の電源電位か正の電位に接続され、第２の電源電位かグ
ラノドＧＮＤ１．：接続されて、単電源で動作する。こ
の差動増幅器の出力段のＧＢ積Ｇ Ｂ ｔにつし１て、
第２の定電流源トランジスタ２９のチャネル長Ｌ（Ｌ２
．）に対する依存性も、第２図に示すように最大値を持
つ。本実施例し、この点に着目し、出力トランジスタ２
８のチャネル長り、、よりも第２の定電流源トランジス
タ２９のチャネル長Ｌ ２９を犬、キくシて、チャネル
長変調の効果を小さくすることにより、トランジスタ２
９の出力コンダクタンスｇｄｓ！ｓを小さくし、出力段
のＧＢ積ＣＢ、を大きくすることができる。また、トラ
ンジスタ２９のチャネル長Ｌ０を大きくすると、それに
流れる電流ＩＤｔは小さくなるため、差動増幅器の消費
電力の低減を図ることができる。
また、本実施例も出力段にアクティブ負荷を使用しない
ため、低電圧動作が可能である。
ため、低電圧動作が可能である。
例えば、出力トランジスタ２８をチャネル長Ｌｆ８−４
μｍ１チャネル幅Ｗ ｔ−＝８０μｍとし、第２の定電
流源トランジスタ２９をチャネル幅ＷＥＢ＝２００μｍ
として、本実施例を適用して第２の定電流源トランジス
タ２９のチャネル長Ｌｕｌ＋を出力トランジスタ２８の
チャネル長し、より大きくすると、測定例によれば、ト
ランジスタ２９のチャネル長り、、＝８ｔ１ｍの時、Ｇ
Ｂ積が２５％程度増加し、また、消費電力か４０％程度
低減させることができる。
μｍ１チャネル幅Ｗ ｔ−＝８０μｍとし、第２の定電
流源トランジスタ２９をチャネル幅ＷＥＢ＝２００μｍ
として、本実施例を適用して第２の定電流源トランジス
タ２９のチャネル長Ｌｕｌ＋を出力トランジスタ２８の
チャネル長し、より大きくすると、測定例によれば、ト
ランジスタ２９のチャネル長り、、＝８ｔ１ｍの時、Ｇ
Ｂ積が２５％程度増加し、また、消費電力か４０％程度
低減させることができる。
なお、本発明は上記実施例に限定されるものではなく、
その主旨に沿って種々に応用され種々の実施態様を取り
得るものである。
その主旨に沿って種々に応用され種々の実施態様を取り
得るものである。
［発明の効果］
以上の説明で明らかなように、本発明の差動増幅器によ
れば、出力段の出力トランジスタのチャネル長より、出
力段の定電流源トランジスタのチャネル長を大きくして
、その定電流源トランジスタの出力コンダクタンスを小
さくすることにより、出力段のＧＢ積を最大にするとと
もに、電流を減少させて消費電力の低減を図ることがで
きる。このとき、アクティブ負荷を使用しないことによ
り、低電圧で動作させることができる。
れば、出力段の出力トランジスタのチャネル長より、出
力段の定電流源トランジスタのチャネル長を大きくして
、その定電流源トランジスタの出力コンダクタンスを小
さくすることにより、出力段のＧＢ積を最大にするとと
もに、電流を減少させて消費電力の低減を図ることがで
きる。このとき、アクティブ負荷を使用しないことによ
り、低電圧で動作させることができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例の出力段のＣＢ積についての定電流源トラ
ンジスタのチャネル長に対する・衣存性を示す図、第３
図は本発明の第２の実施例を示す回路図、第４図は第１
の従来例を示す回路図、第５図は第２の従来例を示す回
路図、第６図は一般的なＭＯＳＦＥＴの出力特性を示す
図、第７図は短チヤネル効果が現れたＭＯＳＦＥＴの出
力特性を示す図である。 ２、＋２ バイアス−°回路を構成するトランジスタ（
ＭＯＳＦＥＴ）、ｌ ３，１４．＋ ５．１６．１７差
動増幅段を構成するトランジスタ（ＭＯＳＦＥＴ）、１
８ 出力段の定電流源トランジスタ、Ｉ９・出力段の出
力トランジスタ、２１．２２バイアス回路を構成するト
ランジスタ（ＭＯＳＦＥＴ）、２３．２４．２５，２６
．２７・・・差動増幅段を構成するトランジスタ（ＭＯ
ＳＦＥＴ）、２８・・出力段の出力トランジスタ、２９
出力段の定電流源トランジスタ。 第３図 第４図
第１の実施例の出力段のＣＢ積についての定電流源トラ
ンジスタのチャネル長に対する・衣存性を示す図、第３
図は本発明の第２の実施例を示す回路図、第４図は第１
の従来例を示す回路図、第５図は第２の従来例を示す回
路図、第６図は一般的なＭＯＳＦＥＴの出力特性を示す
図、第７図は短チヤネル効果が現れたＭＯＳＦＥＴの出
力特性を示す図である。 ２、＋２ バイアス−°回路を構成するトランジスタ（
ＭＯＳＦＥＴ）、ｌ ３，１４．＋ ５．１６．１７差
動増幅段を構成するトランジスタ（ＭＯＳＦＥＴ）、１
８ 出力段の定電流源トランジスタ、Ｉ９・出力段の出
力トランジスタ、２１．２２バイアス回路を構成するト
ランジスタ（ＭＯＳＦＥＴ）、２３．２４．２５，２６
．２７・・・差動増幅段を構成するトランジスタ（ＭＯ
ＳＦＥＴ）、２８・・出力段の出力トランジスタ、２９
出力段の定電流源トランジスタ。 第３図 第４図
Claims (1)
- （１）電界効果トランジスタを用いて構成された差動増
幅段と、 共に電界効果トランジスタから成る定電流源トランジス
タと出力トランジスタとで構成され前記差動増幅段の出
力を該出力トランジスタの入力に接続した出力段とを備
え、 前記定電流源トランジスタのチャネル長を前記出力トラ
ンジスタのチャネル長に比較して大きくすることを特徴
とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2097247A JPH03295306A (ja) | 1990-04-12 | 1990-04-12 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2097247A JPH03295306A (ja) | 1990-04-12 | 1990-04-12 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03295306A true JPH03295306A (ja) | 1991-12-26 |
Family
ID=14187255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2097247A Pending JPH03295306A (ja) | 1990-04-12 | 1990-04-12 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03295306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
-
1990
- 1990-04-12 JP JP2097247A patent/JPH03295306A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
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