JPH0330515A - ディジタル位相ロックループ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電圧制御発振器（ＶＣＯ）と、タップを有す
る遅延線を含んでいる位相計とを具えた、ディジタル位
相ロックループ（ＰＬＩ、）に関するものである。

（従来の技術） そのようなディジタル位相ロックループは米国特許第４
．５４３．６００号により既知である。この特許に記載
された位相ロックループはテレビジョン受信機に使用す
るように設計され、アナログ・ディジタル変換器でサン
プリングされ、ディジタル信号に変換されるアナログ正
弦状搬送波を受信するものである。位相ロックループは
このディジタル信号と同調されることになる。

サンプリング用の位置に置くために、アナログ・ディジ
タル変換器がサンプリング速度でサンプリング信号を受
信する。このサンプリング信号は電圧制御発振器により
発生されたパルスの系列により成っている。位相測定を
実現するために、このサンプリング信号が遅延線を介し
てアナログ・ディジタル変換器へ印加され、各連続的パ
ルスにおいてサンプリング信号が遅延線上の次のタップ
から切り換えられる。それ故に、ビデオ信号が少しだけ
進んだサンプリング間隔でサンプリングされる。その結
果は、サンプリングの大多数が、例えば零交差（実際に
は多くの連続する零交差）の付近に達成される。所定の
２つの境界の間の値を有する振幅サンプルの数を計数す
ることによって、非常に正確な位相測定が実施される。

クロミナンス信号の色副搬送波中で２度より大きい位相
偏移がすでに耐えられないテレビジョン受信機内のクロ
ミナンス信号を検出するためにこれが必要である。

（発明が解決しようとする課題） そのような位相ロックループは、この場合には副搬送波
である、この位相ロックループが同期されるべきこの位
相ロックループによって受信された信号が、（例えば８
回の）周期の数を越えて周期的であるべきである。これ
がこの状態でない場合には、前記の計数は位相状態を誤
って伝えるので、正しくない位相測定が実行される。

しばらくの間連続的に周期的でない受信された信号に対
して適当なディジタル位相ロックループを提供すること
が本発明の目的である。

（課題を解決するための手段） そこで、本発明によるディジタル位相ロックループは、
位相計がこの位相ロックループが同期化されるべき信号
のレベル変化に応答してパルスを発生するためのパルス
発生器を具えていて、該パルス発生器の出力端子は遅延
線の入力端子へ接続されており、前記位相計は更に、遅
延線内のパルスの位置を決定するため及びこの決定され
た位置に応答して電圧制御発振器に対する制御信号を発
生するために、前記遅延線のタップと前記電圧制御発振
器の信号出力端子とへ接続された処理回路を含んでおり
、且つ、前記処理回路の制御出力端子が前記電圧制御発
振器の制御入力端子へ結合されていることを特徴とする
。

このパルス発生器が受信された信号のレベル変化に応答
してパルスを発生することを許容することにより、この
位相ロックループは非周期的信号に対しても適するよう
になる。本発明による位相ロックループの動作は、上記
の米国特許による位相ロックループの動作と異なってい
る。この特許では、位相は毎回同相で偏移されたサイク
ル当たり１回又は２回受信された信号の種々のサイクル
をサンプリングすることにより測定されており、本発明
による位相ロックループでは、位相は受信された信号の
単一のサイクルの間に、遅延線を続いて通されるパルス
を発生することにより、且つ電圧制御発振器のリズムで
この遅延線内のパルスの位置を決定することにより測定
される。この位置は電圧制御発振器により発生された信
号とこの位相ロックループにより受信された信号との間
の位相差に対する目安となるので、電圧制御発振器用の
制御信号がそれから得られる。上記の米国特許では、そ
れはこの位相ロックループ内の当面の値よりも小さい位
相差を少し発展させることであり、その代わりに本発明
による位相ロックループでは、位相差が当面の値よりも
小さくされる。これは一定値を想定する位相差を有する
ことにより達成されるので、位相差は当面の値より小さ
くされる必要はない。

入力端子と出力端子とがタップを形成する直列接続され
た遅延素子により遅延線が形成された、本発明によるデ
ィジタル位相ロックループの一実施例においては、該デ
ィジタル位相ロックループは、最後が排他的論理和素子
（ＥｘＯｒ）の第１入力端子へ接続され、最初がこの排
他的論理和素子の第２入力端子へ接続され、その第２入
力端子がパルス発生器の信号入力端子を形成している直
列接続された遅延素子によりパルス発生器が形成されて
おり、その排他的論理和素子の出力端子がパルス発生器
の出力端子をも構成しており、且つこの直列接続された
遅延素子が遅延線の遅延素子と同じ種類の遅延素子であ
ることを特徴としている。

同じ遅延素子により遅延線とパルス発生器との両方を実
現することにより、材料の特性の変化の結果としての遅
延素子当たりの遅延に大きい変化が生じることは避けら
れないが、しかし、同じ遅延素子を用いた場合にはパル
ス期間の遅延線の全体的な遅延に対する比率が実質的に
一定になるので、遅延線内のパルスイメージはそれにも
かかわらず常に同じ長さを示す。

別の実施例では、本発明による位相ロックループは、全
部の遅延素子が、ＡＨＩが元素の周期表の第３欄からの
元素であり、Ｂｙが元素の周期表の第５欄からの元素で
ある、Ａ　＋　＋　＋　Ｂ　ｙ技術で製造されたことを
特徴とする。

これらの遅延素子（例えば砒化ガリウムで製造された）
を用いた場合、その位相ロックループはこれらの材料の
有利な高周波数特性のおかげで、（大体１〜２　ＧＨｚ
の）非常な高周波数信号を受信するのに適するようにな
る。

本発明によるディジタル位相ロックループの一実施例は
、処理回路が、第１及び第２入力端子が前記遅延線の端
部に置かれたタップへ接続され、第３入力端子が前記遅
延線の中央に置かれたタップへ接続され、且つ出力端子
が前記電圧制御発振器をその公称周波数に設定する制御
信号を発生するための信号源へ接続されている、ＡＮＤ
機能を有するゲート回路を具えたことを特徴とする。正
常パルス期間のパルスが遅延線の真ん中に位置しない場
合には、前者の（両端部の）２個のタップにおける信号
がそれぞれ異なった論理値を有する。

パルスが異なるパルス期間を有し且つ遅延線の真ん中に
置かれた場合には、妨害の結果が影響するので、例えば
、集積化された形式の回路が集積面の温度勾配より構成
された場合のように、それはゲート回路によって検出さ
れる。広すぎるパルスを検出するために配設された第１
ゲート回路は、論理値“ｌ”を有する信号が前記の３個
のタップで得られた場合に論理値“ｌ”を有する信号を
発生する。狭すぎるパルスを検出するために配設された
第２ゲートは、論理値“０”を有する信号が前者の（両
端部の）２個のタップで得られ、一方論理値“ｌ”を有
する信号が（中央部の）第３タツプで得られた場合に論
理値“ｌ”を有する信号を発生する。この場合には、前
者の２個のタップの反転値がＡＮＤ機能を有するゲート
回路へ印加される。二つのゲート回路を組み合わせるこ
とにより、異なるパルス期間を有する各パルスが検出さ
れ、それに応答して信号源が電圧制御発振器をその公称
周波数に設定する制御信号を発生し、言い換えれば、そ
の結果としてこの電圧制御発振器が引っ張られない制御
信号を発生する。

（実施例） 図面に表現された実施例を参照して、本発明をさらに説
明する。

第１図に示したパルス発生器は、入力端子７での信号レ
ベルの変化を排他的論理和素子８へ伝達する５ＷＡの直
列接続された遅延素子２〜６を具えている。この排他的
論理和素子８の第２入力端子はパルス発生器１の入力端
子７へ直接に接続されている。入力端子７はこの位相ロ
ックループが同期されるべき信号が印加されるディジタ
ル位相ロックループへの入力端子をも形成している。

第１図に示した遅延線９は、７個の直列接続された遅延
素子１０−１６を具えている。第１遅延素子１０は、パ
ルス発生器１の出力端子（これは排他的論理和素子８の
出力端子である）へ接続されている。

各遅延素子２〜６及び１０〜１６は例えば砒化ガリウム
（ＧａＡｓ）で実現された２個の直列接続された位相反
転器を具えている。遅延線９の各遅延素子１０〜１６の
第１位相反転器への入力端子は、この遅延素子の第１タ
ツプを形成する。２個の位相反転器の間の接合点は、第
１タツプの反転値を供給する第２タツプを形成する。従
って、遅延素子ＩＯはタップａ３と硯とを備え、遅延素
子１１はタップ肩とａ。

とを、以下同様にして、遅延素子１６はタップ乳とａ６
とを備えている。

反転タップ訂での信号はａ、において付随する非反転信
号よりも１位相反転器期間後に現れる。そのように望む
場合には、この時間差はタップａ＋と直列に、第１図に
は示してない同じ遅延を有する緩衝器を配設することに
より同時に補償され得る。

第２図に示した処理回路２０は遅延線９のタップへ接続
されている。処理回路２０は、加算装置２２と２３と及
びスイッチ２５を通って電流源２４とへ接続された加算
器２１を具えている。それ故に、この加算器２１はこれ
らの３個の出力端子によって供給される値を積算するた
めに用いられる。この加算の結果が、この処理回路２０
の制御出力端子（これは加算器２１の出力端子である）
と低域フィルター２６とを介して、電圧制御発振器２７
の制御入力端子へ印加される制御信号を形成する。

加算装置２２はＡＮＤゲート２８により制御されるスイ
ッチによって、タップａｉ＋　ａ２＋　ａ３ｐ　ａ４＋
及びａ。

のうちの一つへ各々接続されている５個の入力端子を具
えている。ＡＮＤゲート２８の３個の入力端子はタップ
ｉ、タップａ、及び電圧制御発振器２７の出力端子ｆｕ
とへ接続されている。ｉとａ、の両者及び九が論理値′
１”を有する場合は、ＡＮＤゲート２８の出力端子も論
理値“１”を装い且つ付随するスイッチは閉じられる。

加算装置２３はＡＮＤゲート２９により制御されるスイ
ッチによって、タップａ＋＋　ａｚ＋　ａｓ＋　ａｉ、
及びｉのうちの一つへ各々接続されている５個の入力端
子を有する。ＡＮＤゲート２９の３個の入力端子はタッ
プａ。、タップｉ及び電圧制御発振器２７の出力端子九
とへ接続されている。ａｎとｉの両者及びｆｕが論理値
“１”を有する場合は、ＡＮＤゲート２９の出力端子も
論理値“ｌ”を有し且つ付随するスイッチは閉じられる
。

電流源２４がＯＲゲート３０により制御されるスイッチ
２５によって加算器２１へ接続されている。ＯＲゲート
３０の３個の入力端子のうちの少なくとも１個が論理値
“ｌ”を有する場合に、ＯＲゲート３０がスイッチ２５
を閉じる。このＯＲゲートの第１入力端子は、ａｏ＊　
ａｓ＋　ａＩ及びｆ、へ接続されているＡＮＤゲート３
１の出力端子へ接続されている。ＯＲゲート３０の第２
入力端子は、ａｏ＋　ａ３＋　ａＩ及び［１，へ接続さ
れているＡＮＤゲート３２の出力端子へ接続されている
。ＯＲゲートの第３入力端子は、ａｏ、６及びｆ、へ接
続されているＡＮＤゲート３３の出力端子へ接続されて
いる。

電流源２４はその出力端子に重み５を有する信号を発生
し、言い換えれば、電流源２４は、ａＩ−ａ５が論理値
“１”を有する（及び自然にａＯ＋　Ｆｅｂ及びｆｉｌ
も論理値“ｌ”を有する）場合に、加算装置２２と同じ
信号を発生する。

このディジタル位相ロックループの動作を次頁に示した
第１表を参照しつつ説明する。この表は一状態１〜１１
：Ｄを１個の遅延素子の遅延として、正常パルス幅５Ｄ
による動作、 −状態Ｉ２と１３：　　（６Ｄの）広すぎる幅のパルス
による動作、 一状態１４　：　７Ｄの広すぎる幅のパルスによる動作
、−状態１５と１６　：　４Ｄの狭すぎる幅のパルスに
よる動作、 を示している。

第１表 正常な環境のもとでは、このパルス期間内に次のレベル
変化が起こらないという条件で、パルス発生器ｌは受信
した信号のレベルの変化に応答して、５Ｄのパルス期間
を有するパルスを発生する。

その後このパルスは遅延線９を通過し、遅延線内に完全
に適合するので、遅延線９の遅延が７Ｄになる。

電圧制御発振器２７により発生した信号の周波数ｆ、が
低すぎると、位相は遅れてパルスは遅延線９の中央の右
側へ置かれる。これが第１表に状態１〜５により示され
ている。状態ｌでは、パルスが最右端にあるので、パル
スのうちの多くて１１５が遅延線９内に置かれる。パル
スの残りの部分はすでに完全に遅延線９を通過している
。従って、ａ０〜ａＳは値“０”を装い、ａ６は値“ｌ
”を装う。

ＡＮＤゲート２８が値“ｌ”を発生するので、全部が値
“０”を有するａ１〜ａ、が加算装置２２へ印加される
。加算装置がその入力値を積算して、その合計（この場
合には値“０″）を加算器２１へ印加し、その加算器が
この信号を電圧制御発振器２７の制御入力端子へ印加し
、その信号に応答して電圧制御発振器が周波数九を増強
する。

状態５では、パルスは中央の僅かに右側へ置かれる。そ
れでａＯとａｌとは値“Ｏ″を有し、ａ２〜ａ６は値“
ｌ”を有する。ＡＮＤゲート２８が値“ｌ”を発生し、
それに応答してａ１〜ａ５が加算装置２２へ印加される
。加算装置２２がその合計（この場合には４の値）を加
算器２１へ印加し、この加算器が４の値を有するこの信
号を電圧制御発振器２７の制御入力端子へ印加し、その
信号に応答して電圧制御発振器が周波数ｆ、を僅かだけ
増強する。

状態６では、パルスは正確に遅延線９の中央にある。そ
れでａＯとａ６とは値“０”を有し、ａ　ｌ”　ａ　ｓ
は値“１”を有する。この場合にはＡＮＤゲート３２が
値“ｌ”を発生し、それに応答してＯＲゲート３０が値
“ｌ”を発生してスイッチ２５が閉じられる。

電流源２４から発生する５の値を有する信号が、この信
号を電圧制御発振器２７へ運ぶ加算器２１へ印加される
。

５の値を有する信号に応答して、電圧制御発振器２７は
周波数九を維持する。

状態７では、パルスは遅延線９の中央の僅かに左側へ置
かれる。このとき周波数ｆ、は僅かに高すぎ、位相は進
んでいる。これが起こった場合には、ａｏ−ａ４は値“
１”を有し、ａ５とａｏとは値“０”を有する。ＡＮＤ
ゲート２９が値“ｌ”を有する信号を発生し、その信号
に応答して訂〜ｉが加算装置２３へ印加される。加算装
置２３がこのとき値“ｌ”を有する（肩のみが値“１”
を有する）信号を加算器２１へ印加する。ＡＮＤゲート
３３と従ってＯＲゲート３０も、値“０”を有する信号
を発生するので、スイッチ２５が閉じられて加算器２１
が５の値を有する信号を電流源２４から受信する。加算
器２１が供給された信号を積算し、６の値を有する合計
信号を電圧制御発振器２７へ印加し、電圧制御発振器は
それに応答して周波数ｆ、を僅かに減少する。

状態１１では、パルスは最左端に置かれる。この状態で
はａｎは値“ｌ”を有し、ａ１〜ａ６は値ＭＯ″を有す
る。ＡＮＤゲート２９は値“１”を有する信号を発生し
、その信号に応答して［〜ｉが加算装置２３へ印加され
、その加算装置がそれ故に５の値を有する信号を加算器
２１へ印加する。同時に、Ａ、ＮＤゲート３３と従って
ＯＲゲート３０も値“ｌ”を有する信号を発生するので
、スイッチ２５が閉じられて電流源２４が５の値を有す
る信号を加算器２１へ印加する。加算器２１が２つの受
信された信号を積算し、１０の値を有する信号を電圧制
御発振器２７へ印加ｊ５、電圧制御発振器はそれに応答
して周波数ｆ、を減少する。

説明していない状態についても同様に考えればよい。パ
ルスがもっと左あるいはもっと右へ置かれるほど、電圧
制御発振器２７はもっと低い周波数あるいはもっと高い
周波数九を有する信号にそれぞれ引っ張られる。パルス
が正確に中央に置かれた場合には、周波数九が維持され
る。

この回路が集積形式で実現される場合には、例えば集積
面上の温度勾配の結果として、パルスに対して一層広く
　（状態１２．１３及び１６）あるいは−層狭く　（状
態１５及び１６）なることが可能である。

状態１２及び１３では、パルスは６Ｄの期間を有し、僅
かに左へ（ａｏ”ａｓは値“１”を有し、ａｏは値“０
”を有する）あるいは僅かに右へ（ａＯは値“０”を有
し、ａ１〜ａ６は値“ｌ”を有する）へそれぞれ置かれ
る。このパルスが僅かに左へ置かれている場合には、加
算器２１は電流源２４から５の値を有する信号を受信し
、他の場合には加算装置２２から受信する。これらの２
つの場合には、電圧制御発振器２７は５の値を有する加
算信号を受信し、周波数ｆ。は維持される。

状態Ｉ４では、パルスは７Ｄの期間を有し、ａ０〜ａ６
は値“１”を有する。加算器２１は電流源２４から５の
値を有する信号を受信し、その信号に応答して電圧制御
発振器２７は周波数ｆ、を維持する。

状態１５及び１６では、パルスは４Ｄの期間を有する。

第一の場合にはａｏ＋　ａｓ及びａｏは値″０”を有し
、ａ１〜ａ４は値“ｌ”を有する。第二の場合にはａ　
Ｑ　＋ａ１及びａ、は値“０”を有し、ａ２〜ａ、は値
“１”を有する。両方の場合において、ＡＮＤゲート３
２はＯＲゲート３０へ値“１”を有する信号を印加し、
その信号に応答してスイッチ２５が閉じられ、５の値を
有する信号が電流源２４から加算器２１へ印加される。

それに応答して電圧制御発振器２７が周波数ｆ、を維持
する。

第３図に示した加算装置２２は５個の入力端子１１＋１
２＋　ｉ：ｂ　ｉ４及びｉ６を有する。加算装置２２の
場合にはこれらの入力端子はタップａ１〜ａ５へ結合さ
れる。

加算装置２３の場合には、これらの入力端子は反転タッ
プ「〜ｉへ結合される。結局加算装置２２に対するのと
同じものが加算装置２３に対して占有する。

加算装置２２の各入力端子は記憶装置Ｍを介して、制御
信号に応答して電流Ｉを発生するか、又は発生しない制
御された源の制御入力端子へ接続されている。全部の源
がそれらの出力端子と並列に配置されている。この５個
の並列配置された出力端子が加算装置２２の出力端子ｑ
１を一緒に形成し、この出力端子ｑ１が加算器２１へ接
続される。入力端子１ｌ−＝ｉ５で利用できる信号の論
理値に依存して、“０”と５１との間の値を有する電流
が出力端子ｑ。

で加算装置２２により発生され、ここで■は単一の制御
された源により発生され得る電流である。

第４図に示した電流源２４は、５Ｉの値を有する電流、
従って加算装置２２からの制御された源により発生され
る電流の値と同じ値の５倍の値を有する電流を発生する
。電流源２４の出力端子ｑ２はスイッチ２５によって加
算器２１へ結合されている。

加算装置２２と電流源２４との両方が、各自の出力端子
ｑ１とｑ２とを通して電流の形で信号を発生し、加算器
２１は抵抗のような単純な方法で実現され得る。この抵
抗の一方側はこのとき基準電位へ接続され、他方側は加
算装置２２と電流源２４との出力端子へ接続される。そ
れらにより発生される電流は抵抗の両端に電圧を生じさ
せ、その電圧が低域フィルター２６を通して電圧制御発
振器２７へ供給される。

【図面の簡単な説明】

第１図は本発明によるディジタル位相ロックループに使
用するのに適したパルス発生器と遅延線とのブロック線
図を示し、 第２図は本発明によるディジタル位相ロックループに使
用するのに適した処理回路と、低域フィルター、及び電
圧制御発振器のブロック線図を示し、 第３図は処理回路からの加算装置を示し、第４図は処理
回路からの電流源を示している。 １・・・パルス発生器 ２〜６・・・遅延素子 ７・・・パルス発生器の入力端子 ８・・・排他的論理和素子 ９・・・遅延線 ｌＯ〜１６・・・遅延素子 ２０・・・処理回路 ２２、２３・・・加算装置 ２４・・・電流源 ２５・・・スイッチ ２６・・・低域フィルター ２７・・・電圧制御発振器 ２８、２９．３１．３２．３３・・・ＡＮＤゲート３０
・・・ＯＲゲート ａ０〜ａ６＋　ａｏ’％＋ａａ・・・タップ九・・・電
圧制御発振器の出力端子 Ｉ・・・電流 ｌ　Ｉ”　Ｉ　ｓ・・・加算装置の入力端子Ｍ・・・記
憶装置 ｑ＋・・・加算装置の出力端子 ｑ２・・・電流源の出力端子

Claims (1)

1. 【特許請求の範囲】 １、電圧制御発振器とタップを有する遅延線を含んでい
   る位相計とを具えたディジタル位相ロックループにおい
   て、 前記位相計がこの位相ロックループが同期化されるべき
   信号のレベル変化に応答してパルスを発生するためのパ
   ルス発生器を具えていて、該パルス発生器の出力端子は
   前記遅延線の入力端子へ接続されており、 前記位相計は更に、遅延線内のパルスの位置を決定する
   ため及びこの決定された位置に応答して前記電圧制御発
   振器に対する制御信号を発生するために、前記タップと
   前記電圧制御発振器の信号出力端子とへ接続された処理
   回路を含んでおり、 且つ、前記処理回路の制御出力端子が前記電圧制御発振
   器の制御入力端子へ結合されていることを特徴とするデ
   ィジタル位相ロックループ。 ２、入力端子と出力端子とがタップを形成する直列接続
   された遅延素子によって前記遅延線が形成されている請
   求項１記載のディジタル位相ロックループにおいて、 前記パルス発生器が直列に接続された遅延素子により形
   成され、該遅延素子の最後が排他的論理和素子の第１入
   力端子へ接続され、その遅延素子の最初が前記排他的論
   理和素子の第２入力端子へ接続され、この第２入力端子
   がこのパルス発生器への信号入力端子を形成しており、 前記排他的論理和素子の出力端子がこのパルス発生器の
   出力端子をも構成しており、 且つ、前記直列に接続された遅延素子が前記遅延線の遅
   延素子と同じ種類の遅延素子であることを特徴とするデ
   ィジタル位相ロックループ。 ３、全部の遅延素子が、Ａ＿IIIが元素の周期表の第３
   欄からの元素であり、Ｂ＿Ｖが元素の周期表の第５欄か
   らの元素である、Ａ＿IIIＢ＿Ｖ技術で製造されたこと
   を特徴とする請求項２記載のディジタル位相ロックルー
   プ。 ４、前記処理回路が、第１及び第２入力端子が前記遅延
   線の端部に置かれたタップへ接続され、第３入力端子が
   前記遅延線の中央に置かれたタップへ接続され、且つ出
   力端子が前記電圧制御発振器をその公称周波数に設定す
   る制御信号を発生するための信号源へ接続されている、
   ＡＮＤ機能を有するゲート回路を具えたことを特徴とす
   る請求項１、２または３記載のディジタル位相ロックル
   ープ。