JPH0330877B2

JPH0330877B2 -

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Publication number: JPH0330877B2
Application number: JP57154519A
Authority: JP
Inventors: Atsumi Kato
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1982-09-07
Filing date: 1982-09-07
Publication date: 1991-05-01
Also published as: JPS5944097A

Description

【発明の詳細な説明】この発明は楽音発生装置に関する。

デイジタルフイルタによつて実現される振幅周
波数特性は、そのフイルタ型式及び係数の与え方
もさることながら、段数（次数）によつても大き
な影響を受ける。一般に、段数が多いほど、多く
の極（及に零点）を実現することができ、複雑な
振幅周波数特性制御が可能となる。従つて、電子
楽器の音色回路としてデイジタルフイルタを使用
する場合、豊かな音色制御を可能にするために
は、デイジタルフイルタの段数を出来るだけ多く
するのが好ましい。反面、フイルタ段数を多くす
ることは、コストを増大させると共に回路構成規
模の拡大を余儀なくさせるという不利をもたら
す。

この発明は上述の点に鑑みてなされたもので、
移動フオルマント型の音色、固定フオルマント型
の音色、移動フオルマント型の音色と固定フオル
マント型の音色を混合した音色、等の各種の音色
を持つ楽音信号を、極めて簡単な構成で、かつ容
易に発生することができるようにした楽音発生装
置を提供しようとするものである。

この発明に係る楽音発生装置は、発生すべき楽
音の音色を選択する音色選択手段と、複数系列の
デイジタル楽音信号を移動フオルマント型の音色
特性で発生する楽音信号発生手段と、所定数のフ
イルタ演算段を含むデイジタルフイルタ基礎回
路、及び各サンプル点のデイジタル楽音信号を前
記基礎回路において所定回繰返し巡回させ、この
巡回に対応して、前記基礎回路の各演算段に対し
て複数のフイルタ係数を時分割的に供給し、これ
により前記基礎回路を前記演算段の数よりも多段
のデイジタルフイルタとして時分割動作させる制
御手段を有し、固定フオルマント型の音色形成を
行なうデイジタルフイルタ装置と、前記楽音信号
発生手段から発生された複数系列のデイジタル楽
音信号の一部または全部を前記デイジタルフイル
タ装置を介して送出するかまたは該デイジタルフ
イルタ装置を介さないで送出するかを選択する選
択手段と、前記音色選択手段で選択された音色に
対応して、前記楽音信号発生手段から発生される
各系列毎のデイジタル楽音信号の特性をそれぞれ
設定するためのパラメータ情報、前記デイジタル
フイルタ装置における各演算段に供給するフイル
タ係数を指定するためのパラメータ情報および前
記選択手段の選択動作を設定するためのパラメー
タ情報を、前記楽音信号発生手段、前記制御手段
および前記選択手段にそれぞれ供給するパラメー
タ情報発生手段と、前記選択手段で前記デイジタ
ルフイルタ装置を介さないで送出することが選択
されたデイジタル楽音信号および前記デイジタル
フイルタ装置でフイルタ処理されたデイジタル楽
音信号を混合する混合手段とを具備することを特
徴とする。

選択された音色に対応して前記パラメータ情報
が発生され、これに応じて、楽音信号発生手段
から発生される各系列毎のデイジタル楽音信号の
特性、デイジタルフイルタ装置における各演算
段に供給するフイルタ係数、選択手段の選択動
作、が夫々設定若しくは指定される。楽音信号発
生手段から発生される各系列毎のデイジタル楽音
信号の特性を設定することにより、各系列毎に任
意の音色を持つ楽音信号が移動フオルマント型の
音色特性で発生される。また、デイジタルフイル
タにおいては、各演算段のフイルタ係数が所望音
色に応じて指定されることにより、固定フオルマ
ント型の音色制御がなされる。また、複数系列の
デイジタル楽音信号の一部または全部について所
望の選択動作を行なうよう選択手段の選択動作を
設定することにより、デイジタルフイルタを通し
た一部または全部の系列の楽音信号について固定
フオルマント型の音色が付与され、デイジタルフ
イルタを通さない一部または全部の系列の楽音信
号について固定フオルマント型の音色が付与され
ないようにすることができる。

こうして、例えば音色選択手段により選択され
た音色が必要な複数系列で発生された楽音信号を
混合することにより完成する場合、必要な複数系
列全部の楽音信号をデイジタルフイルタに通さな
い場合は最終的に移動フオルマント型の音色特性
の楽音が得られ、また、必要な複数系列全部の楽
音信号をデイジタルフイルタに通した場合は最終
的に固定フオルマント型の音色特性の楽音が得ら
れ、また、必要な複数系列の一部の楽音信号をデ
イジタルフイルタに通し、他の系列の楽音信号を
デイジタルフイルタに通さずに両者を混合した場
合は、最終的に移動フオルマント型の音色特性と
固定フオルマント型の音色特性を混合した特性の
楽音が得られる。

このように、選択された音色に応じた上記パラ
メータ情報による設定・制御により、移動フオル
マント型の音色特性、固定フオルマント型の音色
特性、移動フオルマント型の音色特性と固定フオ
ルマント型の音色特性を混合した音色特性、等の
各種の音色特性を持つ楽音信号を、極めて簡単な
構成で、かつ容易に発生することができるように
なる。

デイジタルフイルタ装置の制御手段の実施例と
して、前記基礎回路を時分割動作させるための所
定の演算タイミングに対応して、前記基礎回路の
各演算段に対して複数のフイルタ係数を時分割的
に供給する係数供給手段と、入力楽音信号及び前
記基礎回路の出力楽音信号の一方を該基礎回路に
おける前記演算タイミングに対応して選択的に該
基礎回路に入力する入力選択手段と、前記基礎回
路の出力楽音信号を所定のタイミングでサンプリ
ングして出力するゲート手段とを具え、各サンプ
ル点の楽音信号を入力選択手段を介して基礎回路
で繰返し巡回させることにより各フイルタ係数と
の時分割演算を行ない、例えば或るサンプル点の
楽音信号に関して全フイルタ係数との演算が終了
したときその楽音信号をゲート手段を介してサン
プリングして出力する。各サンプル点に対応する
入力楽音信号は、基礎回路の出力楽音信号の巡回
を可能にするために、間欠的に与えられる。

以下添付図面を参照してこの発明の一実施例を
詳細に説明しよう。

第１図において、鍵盤部１０は例えば上鍵盤、
下鍵盤及びペダル鍵盤を含んでいる。楽音信号発
生部１１は鍵盤部１０で押圧された鍵に対応する
楽音信号を発生するもので、鍵盤種類及び音色等
に応じて楽音信号を発生し得るものである。音色
選択装置１２は各鍵盤毎の音色及び各種効果等を
選択するための多数のスイツチを含んでいる。音
色選択装置１２の出力のうち所定の出力が楽音信
号発生部１１に与えられており、該発生部１１に
おける楽音信号発生動作を制御する。楽音信号発
生部１１は鍵盤種類及び音色等に応じた複数系列
の楽音信号を各系列毎に並列的にかつデイジタル
形式で出力する。勿論、各系列の楽音信号は音色
選択装置１２における音色選択に応じて楽音信号
発生部１１で所定の音色が付与されるが、系列に
よつては音色付与が完了していないものもあり、
それらは後段のデイジタルフイルタ部１４で音色
制御が施される。例えば、音高にかかわりなく常
に同じスペクトル分布をもつ音色（いわば移動フ
オルマント型の音色）は楽音信号発生部１１で付
与し、固定フオルマント型の音色はデイジタルフ
イルタ部１４で付与する。尚、移動フオルマント
型の音色にあつても、例えばプラス系の低域特性
やストリング系の複雑な特製など、固定フオルマ
ント型のフイルタ制御を更に施すことによつてス
ペクトル補正を行なうのが好ましいものがあり、
これらの音色に関してもデイジタルフイルタ部１
４が利用される。

楽音信号発生部１１から出力されたデイジタル
楽音信号は、楽音信号振分け及び累算及びシリア
ル変換制御回路１３に与えられる。この制御回路
１３には音色選択装置１２の出力のうち所定の出
力が与えられている。制御回路１３は、音色選択
装置１２から与えられる音色選択情報に応じて、
デイジタルフイルタ部１４を通すべきものとそう
でないものとを振分け、フイルタ部１４に通さな
いものはそれらの楽音信号を累算（ミツクス）し
てライン１５に出力し、デイジタルフイルタ部１
４を通すべきものはその並列デイジタル楽音信号
を夫々シリアル化し更にそのシリアルデイジタル
楽音信号を１本の信号ライン１６に出力する。デ
イジタル楽音信号をシリアル化した上でデイジタ
ルフイルタ部１４に与えることは、該フイルタ部
１４内部の演算回路をシリアル演算回路とするこ
とができ、該フイルタ部１４の構成縮小に寄与す
る。

ライン１５の楽音信号は混合回路１７に与えら
れ、ライン１６のシリアル楽音信号はデイジタル
フイルタ部１４を経由して混合回路１７に与えら
れる。混合回路１７はデイジタルフイルタ部１４
でフイルタ制御された楽音信号とフイルタ制御さ
れなかつたライン１５の楽音信号とをミキシング
（デイジタル加算）するためのもので、フイルタ
制御された楽音信号はシリアル化されているた
め、これらのシリアル楽音信号を各系列毎にパラ
レル化した後上記ミキシングを行なうようになつ
ている。尚、制御回路１３における「振分け」及
び「累算」及び「シリアル変換」の動作、並びに
混合回路１７における「シリアル／パラレル変
換」の動作は、公知のデイジタル技術によつて容
易に実施し得るので、その詳細説明は省略する。
混合回路１７から出力されたデイジタル楽音信号
はデイジタル／アナログ変換器１８でアナログ信
号に変換され、サウンドシステム１９に与えられ
る。

尚、制御回路１３は、ライン１６に対する楽音
信号のシリアル送出の基準タイミングに対応して
同期パルスSYNCを出力するようになつている。
この同期パルスSYNCは、デイジタルフイルタ部
１４に与えられ、シリアル演算タイミングの同期
制御のため、に利用される。

デイジタルフイルタ部１４の一例を第２図に示
す。デイジタルフイルタ部１４は、デイジタルフ
イルタ基礎回路２０と、この基礎回路２０にフイ
ルタ係数Ｋを供給するための係数供給回路２１
と、このデイジタルフイルタ部１４における演算
その他動作を制御するためのタイミング信号を発
生するタイミング信号発生回路２２と、デイジタ
ルフイルタ基礎回路２０の入出力側に設けられた
セレクタ２３及びゲート２４とを含んでいる。基
礎回路２０は、比較的少ない段数のデイジタルフ
イルタ回路から成るものであり、ライン１６を介
してこのデイジタルフイルタ部１４に入力された
デイジタル楽音信号がセレクタ２３を介して該回
路２０に入力される。また、基礎回路２０の出力
信号がセレクタ２３を介して入力側に戻されるよ
うになつている。タイミング信号発生回路２２か
ら発生された選択制御信号SELによつてセレクタ
２３の２つの入力のどちらか一方が所定の時間関
係で選択される。或るサンプル点のデイジタル楽
音信号を処理する場合、初め、セレクタ２３はラ
イン１６を介して入力される該サンプル点のデイ
ジタル楽音信号を選択してデイジタルフイルタ基
礎回路２０に入力し、次に、この入力楽音信号に
対応する基礎回路２０の出力信号をセレクタ２３
で選択して基礎回路２０の入力側に戻す。こうし
てライン１６を介して入力されたデイジタル楽音
信号（それに対応する信号）をデイジタルフイル
タ基礎回路２０で何度か巡回させ、これにより基
礎回路２０に実際に設けられているフイルタ段数
の何倍かの段数をもつデイジタルフイルタ回路で
処理したのと同等の機能を実現させる。

或るサンプル点に対応するデイジタル楽音信号
に関して定数回数の巡回を終了すると、ゲート制
御信号GEがタイミング信号発生回路２２からゲ
ート２４に与えられ、フイルタ処理が完了した該
楽音信号を該ケート２４で選択して出力する。

タイミング信号発生回路２２は、更に、係数供
給回路２１における各係数の供給タイミングを制
御するための真相Ｋ・SYNCと、デイジタルフイ
ルタ基礎回路２０における各段への係数分配を制
御するための信号KL及びLDとを発生する。この
タイミング信号発生回路２２における各信号の発
生タイミングは、同期パルスSYNCにもとづき、
ライン１６のデイジタル楽音信号の供給タイミン
グに同期して制御される。

上述の通り、デイジタルフイルタ基礎回路２０
は実際に設けられているフイルタ段数の何倍かの
段数をもつデイジタルフイルタとして実質的に機
能するが、これは言い換えれば、基礎回路２０に
おける各段の機能が時間的に切換わることを意味
する。係数供給回路２１では、時間的な機能切換
わりに応じて夫々の機能上のフイルタ段に対応す
る係数を基礎回路２０に供給する。例えば、基礎
回路２０の１段目が１段目として機能している時
間では１段目に対応するフイルタ係数を供給し、
ｎ段目として機能している時間ではｎ段目に対応
するフイルタ係数を供給する。このように、係数
供給回路２１は、機能上の各フイルタ段に対応す
る１組の係数における各係数を所定の時間関係で
出力する。尚、音色選択装置１２（第１図）から
与えられた音色選択情報が係数供給回路２１に加
えられており、選択された音色に対応する１組の
係数が該回路２１から出力されるようになつてい
る。

デイジタルフイルタ基礎回路２０として用いる
デイジタルフイルタの型式は如何なるものでもよ
い。デイジタルフイルタの基本型式を大別する
と、有限インパルス応答フイルタ（以下FIRフイ
ルタという）と無限インパルス応答フイルタ（以
下IIRフイルタという）が有るが、中でもIIRフ
イルタの一種であるラテイス型フイルタは音声合
成に適したフイルタであることが知られている。
しかも、このラテイス型フイルタは、他の型式に
比べて乗算器の数が少なくて済み、ハードウエア
を小型化できるという利点があると共に、フイル
タ係数のビツト数が少なくて済み、かつ望みのフ
イルタ特性に対して係数の設定の仕方が確立され
ているという利点がある。そこで、この実施例で
は好ましい一例として、デイジタルフイルタ基礎
回路２０にラテイス型フイルタを使用するものと
する。

ラテイス型フイルタの基本型式は第３図ａに示
すようであり、同図ｂ，ｃはその基本型式を等価
的に変換した型式を夫々示すものである。同図に
おいて、符号２８乃至３４は加算器または引算器
であり、３５乃至４１は乗算器であり、４２乃至
４７は遅延回路である。図では１つのフイルタユ
ニツトが示されており、これらのユニツトを適宜
個数縦続接続してフイルタ回路を構成する。K_o，
−K_o，１−K_o，１＋K_oは各乗算器で乗算される
べきフイルタ係数であり、添字ｎはｎ段目のフイ
ルタユニツトの係数であることを示す。尚、出力
側に設けられた遅延回路４３，４５，４７は最終
段のフイルタユニツトの出力とその逆向入力との
間に楽音信号の１サンプリング時間に相当する時
間遅れを設定するものである。各フイルタユニツ
ト内の遅延回路４２，４４，４６も１サンプリン
グ時間に相当する時間遅れを設定するものであ
る。この遅延回路４２，４４，４６は、１サンプ
リング時間前の信号を前段のフイルタユニツトに
フイードバツクするためのものであるので、実際
回路においては１サンプリング時間から演算回路
における時間遅れ分を引いた時間がその遅延時間
として設定されることになる。第３図に示すラテ
イス型フイルタにおいて、ｃに示す型式が乗算器
の数が最も少なくて済む。

第２図のフイルタ基礎回路２０を第３図ｃに示
す型式によつて２段ラテイス型フイルタとして構
成した一例を第４図に示す。以下述べる実施例で
は、この２段ラテイス型フイルタから成るデイジ
タルフイルタ基礎回路２０が、２段ラテイス型フ
イルタを４個縦続接続したのと同等の機能を果た
すようになつている。つまり、ライン１６からセ
レクタ２３を介して取入れられた入力信号に対応
する信号が基礎回路２０を４巡することによりフ
イルタ処理が完了するようになつている。

第４図において、デイジタルフイルタ基礎回路
２０は第１のラテイス型フイルタユニツトＬ１と
第２のラテイス型フイルタユニツトＬ２とを縦続
に接続して成るもので、第１のユニツトＬ１の順
向入力端子FI₁にはセレクタ２３の出力が与えら
れ、第２のユニツトＬ２の順向出力端子FO₂がゲ
ート２４に接続されている。各ユニツトＬ１，Ｌ
２では夫々１段分のフイルタ演算を行なう。第１
のユニツトＬ１において、加算器４８（機能とし
ては引算器）は、順向入力端子FI₁から入力され
た楽音信号を、逆向入力端子BI₁及び遅延回路５
６を介して次段のユニツトＬ２から戻された楽音
信号から引算する。この加算器４８の出力が乗算
器５３に入力され、フイルタ係数Kiが乗算され
る。係数Kiの添字ｉはｉ段目（ｉ次）の係数で
あることを示す。乗算器５３の出力は加算器４９
に与えられ、入力端子FI₁から入力された楽音信
号を遅延回路５５で所定時間遅延したものと加算
される。この遅延回路５５に相当するものは第３
図ｃには示されていないが、これは乗算器４１に
演算時間遅れが存在しないと仮定したためであ
る。実際回路においてはデイジタル乗算器に演算
時間遅れが存在するため、第４図では乗算器５３
の時間遅れに合わせるために遅延回路５５が設け
られている。第２のユニツトＬ２の遅延回路５７
も同じ理由による。

遅延回路５５〜６０のブロツク内に記された数
字は遅延時間を示すもので、「３２Ｄ」は32タイ
ムスロツト遅延、「５６Ｄ」は56タイムスロツト
遅延、「８Ｄ」は８タイムスロツト遅延を夫々示
す。一例として、乗算器５３，５４の演算時間遅
れが32タイムスロツトとなるように設計されてお
り、この遅れに合わせるために遅延回路５５，５
７では32タイムスロツト分の遅延を行なうのであ
る。尚、１タイムスロツトはデイジタルデータの
最小時間単位である。

加算器４９の出力は順向出力端子FO₁を介して
第２のフイルタユニツトＬ２の順向入力端子FI₂
に加わる。第２のユニツトＬ２は、前述の４８，
４９，５３，５５と同様に接続された加算器５
０，５１、乗算器５４、遅延回路５７を含んでい
る。乗算器５４に加わる係数Ki＋１の添字ｉ＋
１はｉ＋１段目（ｉ＋１次）の係数であることを
示す。加算器５１の出力は順向出力端子FO₂を介
してゲート２４に入力されると共に遅延回路６０
を介して自らの逆向入力端子BI₂に入力される。
逆向入力端子BI₂に与えられた信号は遅延回路５
８を介して加算器５０に入力されると共に更に遅
延回路５９を介して加算器５２に入力される。加
算器５２の他の入力には乗算器５４の出力が与え
られる。加算器５２の出力は逆向出力端子BO₂を
介して第１のユニツトＬ１の逆向入力端子BI₁に
与えられ、それから遅延回路５６を介して加算器
４８に与えられる。

この実施例では、ライン１６を介して入力され
るデイジタル楽音信号（これをFSで示す）の１
サンプリング時間が96タイムスロツトであるとし
ており、それ故に、逆向信号を遅延する各遅延回
路５６，５８，５９，６０の遅延時間が図示のよ
うに設定されている。すなわち第１のユニツトＬ
１の加算器４８に対して次段のユニツトＬ２から
逆向端子BO₂，BI₁及び遅延回路５６を介してフ
イードバツクされる信号は、順向入力端子FI₁か
ら与えられる信号に対して１サンプリング時間の
遅れがなければならないわけであるが、この目的
のため遅延回路５６の遅延時間が32タイムスロツ
トに設定されている。加算器４８の出力が乗算器
５３，５４、加算器４９，５０，５２、遅延回路
５６を経由する間に、乗算器５３，５４で夫々32
タイムスロツト遅延され、遅延回路５６で32タイ
ムスロツト遅延されて合計96タイムスロツトすな
わち１サンプリング時間の遅延が得られる。第２
のユニツトＬ２の加算器５０には遅延回路６０，
５８を介して自己の順向出力端子FO₂の出力信号
が与えられる。このループで１サンプリング時間
の遅延を確保するために、遅延回路６０と５８で
合計64タイムスロツトの遅延が設定されており、
乗算器５４の時間遅れ分32タイムスロツトと合わ
せて96タイムスロツト（１サンプリング時間）の
遅延が得られる。

加算器５２は乗算器５４の出力と遅延回路５
８，５９を介して逆向入力端子BI₂から与えられ
る逆向入力信号とを加算し、その出力を逆向出力
端子BO₂に与えるためのものである。遅延回路５
８の出力に対応する乗算器５４の出力は遅延回路
５８の出力タイミングよりも32タイムスロツト遅
れている。この遅れに見合つた時間遅れを設定す
るために遅延回路５９が設けられている。

デイジタルフイルタ基礎回路２０の出力すなわ
ち第２のユニツトＬ２の順向出力端子FO₂の出力
を巡回させるためのルートに遅延回路６０が挿入
されており、ここで８タイムスロツト遅延される
ようになつている。これは巡回タイミングの同期
をとるために設けられたものである。この遅延回
路６０の出力信号（これをBSで示す）がセレク
タ２３の入力Ｂに与えられる。セレクタ２３の入
力Ａにはライン１６から入力楽音信号FSが与え
られる。

詳しい動作説明の前に、デイジタル楽音信号
FSのデータ形式について説明する。一例として、
１サンプル点の楽音信号は24ビツトのデイジタル
データから成る。ライン１６のシリアル楽音信号
FSにおいては、この24ビツトのデータが24タイ
ムスロツトを使用してシリアル化されており、か
つ１サンプリング時間が96タイムスロツトとなつ
ている。この１サンプリング時間内の順次タイム
スロツトに１乃至96の番号を付けて図示したもの
が第５図ａであり、同図ｂに示すようにライン１
６のシリアル楽音信号FSは第１乃至第24タイム
スロツトにおいて供給される。シリアル楽音信号
FSの供給タイムスロツトにおいて最初のタイム
スロツト（第１タイムスロツト）には最下位ビツ
トLSBが割当てられており、以下遅いタイムス
ロツトになるほど重みが増し、第23タイムスロツ
トに最上位ビツトMSBが割当てられ、第24タイ
ムスロツトにはサインビツトSBが割当てられる。

タイムスケールを縮小してシリアル楽音信号
FSのタイミングを示すと第６図ａのようになる。
選択制御信号SELは同図ｂに示すようにライン１
６に楽音信号FSが現われるタイミングに一致し
て、つまり第１乃至第24タイムスロツト毎に、信
号“１”となり、それ以外の第25乃至第96タイム
スロツトでは“０”である。ゲート制御信号GE
は同図ｃに示すように、或るサンプリング時間の
第89タイムスロツトから次のサンプリング時間の
第16タイムスロツトまでの24タイムスロツト間
“１”となり、それ以外の第17乃至第88タイムス
ロツトでは“０”である。尚、第６図において信
号波形の上側に記入した数字は、信号の立上りま
たは立下りのタイミングに対応するタイムスロツ
トの番号を示すものである。

次に第６図を参照して第４図の動作につき説明
する。第６図ｄには、第１のフイルタユニツトＬ
１の順向出力端子FO₁から出力される信号のタイ
ミングが示されており、同図ｅには第２のフイル
タユニツトＬ２の順向出力端子FO₂から出力され
る信号のタイミングが示されている。同図ｆには
第２のフイルタユニツトＬ２の順向出力信号を遅
延回路６０で８タイムスロツト遅延した信号、つ
まりセレクタ２３の入力Ｂに加わる信号BS、の
タイミングが示されている。第１サンプリング時
間において初めて楽音信号FSが入力されたと仮
定して第６図が描かれている。第６図ａの信号発
生タイミング内に記入された丸印で囲んだ数字
、、、……は、夫々、第１サンプル点、
第２サンプル点、第３サンプル点、第４サンプル
点……の楽音信号FSが与えられるタイミングで
あることを示している。第６図ｄ，ｅ，ｆの信号
発生タイミング内に記入された丸印で囲んだ数字
とそれにハイフオンで結ばれた数字は、前記各サ
ンプル点の楽音信号に対して何段目の機能上のフ
イルタ段の処理が施されたかを示すものである。
丸印で囲んだ数字がサンプル点を特定するもの
で、第６図ａに記入されたものに対応しており、
ハイフオンで結ばれた数字が機能上のフイルタ段
を示す。例えば「−３」は、第１サンプル点の
楽音信号FSに対して３段目の機能上のフイルタ
段の処理が施されたことを示す。

選択制御信号SELはセレクタ２３のＡ選択制御
入力SAに入力され、これをインバータ６１で反
転した信号がＢ選択制御入力SBに入力される。
従つて、ライン１６に新しいサンプル点のシリア
ル楽音信号FSが与えられる毎にセレクタ２３は
入力Ａを選択し、この楽音信号FSを第１のフイ
ルタユニツトＬ１に入力する。それ以外のとき、
セレクタ２３は入力Ｂを選択し、デイジタルフイ
ルタ基礎回路２０の出力信号BSを巡回させる。

第１サンプル点の楽音信号FSがライン１６
に与えられると、この信号FSは信号SELによつ
てセレクタ２３で選択され、第１のフイルタユニ
ツトＬ１に入力される。ユニツトＬ１ではこの入
力信号を32タイムスロツトの時間をかけて処理す
るので、信号FSのタイミングの32タイムスロツ
ト後の第33乃至第56タイムスロツト区間において
第１サンプル点に関する１段目のフイルタ処理を
終えた信号がユニツトＬ１の順向出力端子FO₁か
ら出力される（第６図ｄの−１参照）。第２の
フイルタユニツトＬ２は第１のユニツトＬ１の出
力信号を32タイムスロツトの時間をかけて処理す
るので、第65乃至第88タイムスロツト区間におい
て第１サンプル点に関する２段目のフイルタ処理
を終えた信号がユニツトＬ２の順向出力端子FO₂
から出力される（第６図ｅの−２参照）。この
第２のユニツトＬ２の出力信号を遅延回路６０で
８タイムスロツト遅延したものが信号BSとして
セレクタ２３に戻される。従つて、第１サンプル
点に関する２段目のフイルタ処理を終えた信号が
信号BSとしてセレクタ２３に入力されるのは第
73乃至第96タイムスロツト区間においてである
（第６図ｆの−２参照）。この−２に相当する
信号BSがセレクタ２３に入力されるとき、選択
制御信号SELは“０”であるので、該信号BSが
セレクタ２３で選択され、第１のフイルタユニツ
トＬ１に与えられる。

−２に相当する信号BSをセレクタ２３で選
択した直後の第２サンプリング時間の第１乃至第
24タイムスロツトにおいて選択制御信号SELが
“１”となり、ライン１６に与えられた第２サン
プル点の楽音信号FSをセレクタ２３で選択す
る。こうして、第１のユニツトＬ１には、第１サ
ンプリング時間の第73乃至第96タイムスロツト区
間と第２サンプリング時間の第１乃至第24タイム
スロツトにおいて、第１サンプル点の２段目のフ
イルタ処理を終えた信号BSとまだ何のフイルタ
処理もしていない信号FSとが相次いで入力され
る。第１のフイルタユニツトＬ１は、前者の信号
BSを処理しているときは３段目のフイルタ段と
して機能し、後者の信号FSを処理しているとき
は１段目のフイルタ段として機能する。後者の信
号FSが第１のユニツトＬ１の加算器４８に入力
されるとき（第１乃至第２タイムスロツト）、第
６図ｅの−２と同じタイミングで第２のユニツ
トＬ２の乗算器５４から出力された第１サンプル
点に関する信号が、加算器５２及び遅延回路５６
を介して３２タイムスロツト遅延されて丁度同じ
第１乃至第24タイムスロツトで該加算器４８に入
力される。従つて、第２サンプル点の楽音信号と
その１サンプリング時間前の第１サンプル点に対
応する信号とが加算器４８で確実に演算される。
入力タイミングから32タイムスロツト後の第２サ
ンプリング時間の第９乃至第32及び第33乃至第56
タイムスロツトにおいて、第１サンプル点に関す
る３段目のフイルタ処理を終えた信号及び第２サ
ンプル点に関する１段目のフイルタ処理を終えた
信号が相次いで第１のユニツトＬ１から出力され
（第６図ｄの−３及び−１参照）、第２のユニ
ツトＬ２に入力される。

第２のユニツトＬ２は、−３に相当する信号
を入力してこれを処理しているときは４段目のフ
イルタ段として機能し、−１に相当する信号を
入力してこれを処理しているときは２段目のフイ
ルタ段として機能する。後者の信号−１が加算
器５０に入力されるとき（第33乃至第56タイムス
ロツト）、第６図ｅの−２のタイミングで第２
のユニツトＬ２から出力された第１サンプル点に
関する信号が、遅延回路６０及び５８を介して64
タイムスロツト遅延されて丁度同じ第33乃至第56
タイムスロツトで該加算器５０に入力される。従
つて、第２サンプル点に対応する楽音信号とその
１サンプリング時間前の第１サンプル点に対応す
る楽音信号とが加算器５０で確実に演算される。
第２サンプリング時間の第41乃至第64及び第65乃
至第88タイムスロツトにおいて、第１サンプル点
に関する４段目のフイルタ処理を終えた信号と第
２サンプル点に関する２段目のフイルタ処理を終
えた信号が相次いで第２のユニツトＬ２から出力
され（第６図ｅの−４及び−２参照）、その
８タイムスロツト後に信号BSとしてセレクタ２
３に入力される（第６図ｆの−４，−２参
照）。

第２サンプリング時間の第49乃至第72及び第73
乃至第96タイムスロツトにおいて、−４に相当
する信号BSと−２に相当する信号BSとが相次
いでセレクタ２３で選択され、第１のユニツトＬ
１に入力される。その直後の第３サンプリング時
間の第１乃至第24タイムスロツトにおいて新たな
第３サンプル点の信号FSがセレクタ２３で選
択されて第１のユニツトＬ１に入力される。これ
らの相次ぐ信号入力にもとづき、第１のフイルタ
ユニツトＬ１は、第１サンプル点に関しては５段
目、第２サンプル点に関しては３段目、第３サン
プル点に関しては１段目のフイルタ段として夫々
時分割的に機能を切換えて機能する。しかして、
各々の入力タイミングから32タイムスロツト後
に、第１サンプル点に関する５段目の処理を終え
た信号及び第２サンプル点に関する３段目の処理
を終えた信号及び第３サンプル点に関する１段目
の処理を終えた信号が第１のユニツトＬ１から順
次出力され（第６図ｄの−５，−３，−１
参照）、第２のユニツトＬ２に入力される。勿論、
加算器４８において夫々の１サンプリング時間前
のサンプル点の信号との演算が確実に行なわれる
のは前述から明らかである。

第２のユニツトＬ２では、−５，−３，
−１に相当する信号の相次ぐ入力に応答して、第
１サンプル点に関しては６段目、第２サンプル点
に関しては４段目、第３サンプル点に関しては２
段目のフイルタ段として時分割に機能する。しか
して、各々の入力タイミングから32タイムスロツ
ト後に、第１サンプル点に関する６段目の処理を
終えた信号、第２サンプル点に関する４段目の処
理を終えた信号、第３サンプル点に関する２段目
の処理を終えた信号が第２のユニツトＬ２から順
次出力され（第６図ｅの−６，−４，−２
参照）、その８タイムスロツト後に信号BSとして
セレクタ２３に入力される（第６図ｆの−６，
−４，−２参照）。

第３サンプリング時間の第25乃至第48、第49乃
至第72及び第73乃至第96タイムスロツトにおい
て、−６，−４，−２に相当する信号BS
が相次いでセレクタ２３で選択されて第１のユニ
ツトＬ１に入力される。その直後の第４サンプリ
ング時間の第１乃至第24タイムスロツトにおいて
新たな第４サンプル点の信号FSがセレクタ２
３で選択されて第１のユニツトＬ１に入力され
る。これらの相次ぐ信号入力にもとづき、第１の
ユニツトＬ１は、第１サンプル点に関しては７段
目、第２サンプル点に関しては５段目、第３サン
プル点に関しては３段目、第４サンプル点に関し
ては１段目のフイルタ段として時分割的に機能す
る。しかして、各々の入力タイミングから32タイ
ムスロツト後に、第１サンプル点に関する７段目
の処理を終えた信号、第２サンプル点に関する５
段目の処理を終えた信号、第３サンプル点に関す
る３段目の処理を終えた信号、第４サンプルに関
する１段目の処理を終えた信号が第１のユニツト
Ｌ１から順次出力され（第６図ｄの−７，−
５，−３，−１参照）、第２のユニツトＬ２
に入力される。

第２のユニツトＬ２では、−７，−５，
−３，−１に相当する信号の相次ぐ入力に応じ
て、第１サンプル点に関しては８段目、第２サン
プル点に関しては６段目、第３サンプル点に関し
ては４段目、第４サンプル点に関しては２段目の
フイルタ段として時分割的に機能する。しかし
て、各々の入力タイミングから32タイムスロツト
後に、第１サンプル点に関する８段目の処理を終
えた信号、第２サンプル点に関する６段目の処理
を終えた信号、第３サンプル点に関する４段目の
処理を終えた信号、第４サンプル点に関する２段
目の処理を終えた信号、が第２のユニツトＬ２か
ら順次出力される（第６図ｅの−８，−６，
−４，−２参照）。

第１サンプル点に関する８段目の処理を終えた
信号が第２のユニツトＬ２から出力される第89乃
至第16タイムスロツトにおいて、第６図ｃのよう
にゲート制御信号GEが“１”となり、ゲート２
４が開放される。これにより、８段目の処理を終
えた信号（−８参照）がゲート２４を通過し、
デイジタルフイルタ部１４の出力信号として出力
される。他方、８段目の処理を終えた信号（−
８参照）が遅延回路６０を介して信号BSとして
セレクタ２３に入力されるのは丁度第１乃至第24
タイムスロツトであり、セレクタ２３は入力Ｂを
禁止して入力Ａに加わる新たなサンプル点の信号
FSを選択する。従つて、ゲート２４を介して出
力される最終段の出力信号はセレクタ２３で阻止
され、巡回が終了する。

以下同様に、時分割的なフイルタ処理が繰返さ
れ、８段目の処理を終えた各サンプル点の信号
が、そのサンプリング順序に従つて、所定のサン
プリング周期（96タイムスロツト）毎につまり第
89乃至第16タイムスロツト区間毎に、ゲート２４
を介して順次出力される。各段の時分割的な演算
処理の繰返しにおいて、各段の演算タイミングは
次のように割当てられていることが上述及び第６
図から理解されよう。すなわち、第１のフイルタ
ユニツトＬ１においては、第33乃至第56タイムス
ロツトにおいて最も新しいサンプル点に関する１
段目の演算出力が生じ、その直前の第９乃至第32
タイムスロツトにおいて２番目に新しいサンプル
点に関する３段目の演算出力が生じ、その直前の
第81乃至第８タイムスロツトにおいて３番目に新
しいサンプル点に関する５段目の演算出力が生
じ、その直前の第57乃至第80タイムスロツトにお
いては４番目に新しいつまり最も古いサンプル点
に関する７段目の演算出力が生じるように、演算
タイミングが割当てられている。また、第２のフ
イルタユニツトＬ２においては、第65乃至第88タ
イムスロツトにおいて最も新しいサンプル点に関
する２段目の演算出力が生じ、その直前の第41乃
至第64タイムスロツトにおいて２番目に新ししサ
ンプル点に関する４段目の演算出力が生じ、その
直前の第17乃至第40タイムスロツトにおいて３番
目に新しいサンプル点に関する６番目の演算出力
が生じ、その直前の第89乃至第16タイムスロツト
において４番目に新しいつまり最も古いサンプル
点に関する８段目の演算出力が生じるように、演
算タイミングが割当てられている。

係数供給回路２１（第２図）は、各フイルタユ
ニツトＬ１，Ｌ２における上述のような各演算段
の時分割的な割当てに対応して、各段のためのフ
イルタ係数Ｋを所定のタイミングで出力し、ユニ
ツトＬ１，Ｌ２の乗算器５３，５４に供給する。
奇数段のフイルタ係数Kiが所定のタイミングで
ユニツトＬ１の乗算器５３に供給され、偶数段の
フイルタ係数Ki＋１が所定のタイミングでユニ
ツトＬ２の乗算器５４に供給されねばならないこ
とは上述から明らかであろう。第４図では、フイ
ルタ係数Ki，Ki＋１が予めパラレル化された状
態で乗算器５３，５４に供給されるようになつて
いるかのように示されている。しかし、各段（１
段目から８段目まで）に対応するフイルタ係数Ｋ
を係数供給回路２１からシリアル形式で出力し、
各ユニツトＬ１，Ｌ２の乗算器５３，５４に付属
して設けた係数分配回路によつてパラレル形態
Ki，Ki＋１に変換するようにしてもよい。第７
図には、そのような係数分配回路２５を具えた第
１のフイルタユニツトＬ１の詳細例が示されてい
る。タイミング信号発生回路２２（第２図）から
発生されたタイミング信号KL，LDはシリアルフ
イルタ係数Ｋのパラレル変換を制御するために係
数分配回路２５で利用される。

第７図において、第４図の加算器４８，４９及
び遅延回路５５，５６に相当する回路は同一符号
が付してある。また、乗算器５３に相当する回路
部分も同一符号を用いて包括的に示してある。係
数分配回路２５は、８個の１タイムスロツト遅延
回路を縦続接続した遅延回路列６２（すなわち８
ステージの直列シフトレジスタ）と、この遅延回
路列６２の各遅延回路出力を夫々入力した８個の
１ビツトラツチ回路から成るラツチ回路６３と、
８個の１タイムスロツト遅延回路から成る遅延回
路列６４と、８個のラツチ回路から成る係数記憶
回路６５とを含んでいる。尚、図において１タイ
ムスロツトの遅延を行なう遅延回路は「Ｄ」なる
記号を記入したブロツクによつて表示するものと
し、特に説明を要する場合を除き個々の１タイム
スロツト遅延回路の参照番号は省略する。また、
ラツチ回路の出力タイミングは入力をロードした
タイミングから１タイムスロツト遅れるものとす
る。

遅延回路列６２にはシリアルフイルタ係数Ｋが
入力され、１タイムスロツトずつ順次シフトされ
る。ラツチ回路６３の各ロード制御入力Ｌにはタ
イミング信号KLが共通に与えられる。遅延回路
列６４にはタイミング信号LDが入力され、１タ
イムスロツトずつ順次シフトされる。１つのフイ
ルタ係数Ｋ（ｉ段目の係数Ki）は、一例として８
ビツトのデイジタルデータであり、８タイムスロ
ツトを使用してシリアル化されている。第８図ａ
に拡大して示すように、一例として、１つのシリ
アル係数Ｋの８タイムスロツトにおいて最初のタ
イムスロツトにはサインビツトSBが割当てられ、
次のタイムスロツトには最上位ビツトMSBが割
当てられ、以下順次下位ビツトが割当てられ、８
番目のタイムスロツトに最下位ビツトLSBが割
当てられている。１音色に対応する１組のフイル
タ係数は８個の（８段分の）係数から成り、各段
の係数K₁〜K₈が第８図ｂに示すようなタイミン
グでシリアル化されている。タイミング信号KL，
LDのパルス発生タイミングは第８図ｂのようで
ある。これらの信号KL，LD及びシリアルフイル
タ係数Ｋは各サンプリング時間毎に第８図ｂと同
じタイムスロツトで繰返し供給される。第８図に
おいて、信号波形の上側に記入した数字は、第６
図と同様に、信号の立上りまた立下りのタイミン
グに対応するタイムスロツト番号を示すものであ
る。

第８図ｂを参照すると、シリアルフイルタ係数
Ｋにおいては奇数段の係数K₁，K₇，K₅，K₃と偶
数段の係数K₄，K₂，K₈，K₆が交互に供給される
ようになつている。タイミング信号KLは奇数段
の係数K₁，K₇，K₅，K₃の直後のタイムスロツト
に同期して24タイムスロツト周期でパルス発生す
る。タイミング信号LDはタイミング信号KLの１
タイムスロツト後に同じく24タイムスロツト周期
でパルス発生する。第15乃至第22タイムスロツト
において１段目の係数K₁の各ビツトがシリアル
送出されるので、その直後の第23タイムスロツト
でタイミング信号KLが発生したとき、該係数K₁
の各ビツトが遅延回路列６２の各遅延回路から丁
度出力されている。従つて、信号KLによつて１
段目の係数K₁の各ビツトをラツチ回路６３に同
時にラツチすることができる。こうしてラツチ回
路６３にラツチされた１段目の係数K₁の並列デ
ータは、次に信号KLが発生するときまで保持さ
れる。第８図ｂから明らかなように、タイミング
信号KLが第47タイムスロツトで発生したときは
７段目のシリアル係数K₇がパラレル変換されて
ラツチ回路６３にラツチされ、該信号KLが第72
タイムスロツトで発生したときは５段目のシリア
ル係数K₅がパラレル変換されてラツチされ、第
95タイムスロツトで発生したときは３段目のシリ
アル係数K₃がパラレル変換されてラツチされる。
従つて、ラツチ回路６３からパラレル出力される
係数の状態は第８図ｂのKDの欄のようになる。

ラツチ回路６３からパラレル出力された８ビツ
トの係数は、係数記憶回路６５を構成する各ラツ
チ回路６５−１乃至６５−８のデータ入力KDiに
夫々加えられる。このラツチ回路６５−１のロー
ド制御入力Ｌにはタイミング信号LDが加わり、
ラツチ回路６５−２乃至６５−８のロード制御入
力Ｌには該信号LDを遅延回路列６４で順次遅延
した信号が夫々加えられる。係数記憶回路６５
（ラツチ回路６５−１乃至６５−８）は、乗算器
５３におけるシリアル演算のタイミングに同期さ
せるために、係数の各ビツトを順次時間的にずら
して記憶するためのものである。ラツチ回路６５
−１が係数の最下位ビツトLSBに対応し、６５
−７が最上位ビツトMSBに対応し、６５−８が
サインビツトSBに対応する。尚、８ビツトの係
数データはサイン・マグニチユード形式で表わさ
れているものとし、下位７ビツトで係数の絶対値
を表わし、その上位のサインビツトSBで係数の
正負符号（“０”のとき正、“１”のとき負）を表
わす。尚、係数の最上位ビツトMSBすなわちラ
ツチ回路６５−７に対応するビツトの重みが10進
数の0.5であるとする。

最下位ビツトLSBに対応するラツチ回路６５
−１には、ラツチ回路６３にラツチしたデータ
（第８図のKD参照）の最下位ビツトが信号LDの
タイミングで取り込まれる。従つて、ラツチ回路
６５−１から出力される係数の状態は第８図ｂの
６５−１に示すようになる。他のラツチ回路６５
−２乃至６５−８は信号LDを順次１タイムスロ
ツトづつ遅延した信号によつて制御される。従つ
て、各ラツチ回路６５−２乃至６５−８の出力の
状態の変化パターンは第８図ｂの６５−１と同じ
であるが、その変化のタイミングが順次１タイム
スロツトづつずれたものとなる。但し、ラツチ回
路６５−５と６５−６との間には余分の遅延回路
６６が設けられているのでラツチ回路６５−６の
変化タイミングは６５−５のそれよりも２タイム
スロツト遅れる。

さて、順向入力端子FI₁から入力されたシリア
ル楽音信号FSまたはBSはインバータ８６で反転
されて、加算器４８のＢ入力に与えられる。第６
図の第３サンプリング時間を例にとると、セレク
タ２３では、第１乃至第24タイムスロツトで新た
な第３サンプル点のシリアル楽音信号FSを選
択し、第25乃至第96タイムスロツトではシリアル
楽音信号BSとして第１サンプル点に関する６段
目の処理を終えたもの（−６）及び第２サンプ
ル点に関する４段目の処理を終えたもの（−
４）及び第３サンプル点に関する２段目の処理を
終えたもの（−２）を順次選択する（第６図
ａ，ｆ参照）。従つて、一例として第６図の第３
サンプリング時間においてセレクタ２３から順向
入力端子FI₁を介して加算器４８に入力される信
号FSまたはBSの状態を示すと、第８図ｂのFS
（BS）の欄に示すようになる。つまり、第１乃至
第24タイムスロツトではまだ何の処理もしていな
い信号FSが与えられ、第25乃至第48タイムスロ
ツトでは６段目の処理を終えた信号が与えられ、
第49乃至第72タイムスロツトでは４段目の処理を
終えた信号が与えられ、第73乃至第96タイムスロ
ツトでは２段目の処理を終えた信号が与えられ
る。各信号のサンプル点番号は順次変わるにして
も、上述の24タイムスロツトから成る各タイムス
ロツト区間において順向入力端子FI₁に与えられ
るシリアル楽音信号が何段目のフイルタ処理を終
えた信号であるのか、という点はどのサンプリン
グ時間においても不変である。

加算器４８のＡ入力には、次段のフイルタユニ
ツトＬ２から逆向入力端子BI₁に与えられた信号
が、遅延回路５６を介して入旅される。C₀₊₁はキ
ヤリイアウト出力であり、キヤリイアウト信号が
生じた加算タイミングとこの出力C₀₊₁に信号
“１”が出力されるタイミングとの間には１タイ
ムスロツトの時間遅れがあるものとする。キヤリ
イアウト出力C₀₊₁の出力信号はオア回路８７を介
して加算器４８のCi入力に与えられる。第５図ｂ
に示したようにシリアル楽音信号FSにおいては
上位ビツトのデータほどより遅いタイムスロツト
に割当てられている。従つて、１タイムスロツト
遅れで出力C₀₊₁から出力されたキヤリイアウト信
号をCi入力に加えることにより、キヤリイアウト
信号を１ビツト上位のデータに加算することがで
きる。オア回路８７の他の入力には遅延回路列６
４の１段目の遅延回路６７から出力される信号
SH１が与えられる。この信号SH１は、第８図ｂ
に示すように発生するタイミング信号LDを１タ
イムスロツト遅延させたものであり、第25、第
49、第73及び第１タイムスロツトにおいて“１”
となる信号である。一方、セレクタ２３を介して
順向入力端子FI₁に入力されるシリアル楽音信号
FSまたはBSは第５図ｂ及び第６図ａ，ｆのよう
であるため、シリアル楽音信号の最下位ビツト
（LSB）のタイミングに対応して信号SH１が
“１”となることになり、加算器４８では最下位
ビツト（LSB）のタイミングで繰返し“１”が
加算される。この操作は、入力端子FI₁から加算
器４８のＢ入力に与えられる楽音信号FSまたは
BSを負の値に変換するためのものである。すな
わち、楽音信号FS（BS）をインバータ８６で反
転し、その最下位ビツト（LSB）に１を加算す
ることにより、２の補数形式の負の値に変換する
操作が行なわれている。尚、ライン１６に与えら
れる楽音信号FSも負の値は２の補数形式で表わ
されているものとする。従つて、楽音信号FSま
たはBSが負の値のときは、上記インバータ８６
及び信号SH１による２の補数化操作によつて実
質的に正の値に変換されることになる。こうし
て、加算器４８では、逆向入力端子BI₁及び遅延
回路５６を介してＡ入力に与えられるフイードバ
ツクされた楽音信号の振幅データから順向入力端
子FI₁に与えられた楽音信号の振幅データを減算
する操作が行なわれる。

加算器４８の出力は遅延回路８８に入力される
と共にラツチ回路８９のデータ入力に与えられ
る。逆向入力楽音信号と順向入力楽音信号FS
（BS）との差を示す加算器４８の出力信号は遅延
回路８８で24タイムスロツト遅延され、排他オア
回路９０に与えられる。排他オア回路９０の出力
は加算器９１のＡ入力に与えられる。遅延回路８
８、ラツチ回路８９、排他オア回路９０及び加算
器９１は、２の補数形式で表わされた加算器４８
の出力信号をサイン・マグニチユード（サインビ
ツトと絶対値）形式に変換するためのものであ
る。

ラツチ回路８９のラツチ制御入力Ｌにはタイミ
ング信号LDが入力される。信号LDが発生する第
24タイムスロツトまたは第48、第72、第96タイム
スロツトでは、加算器４８からはサインビツト
SBを表わす信号が出力されている。従つて、サ
インビツトSBの値がラツチ回路８９にラツチさ
れる。このラツチ回路８９の出力は排他オア回路
９０及びアンド回路９２に与えられる。例えば、
第24タイムスロツトでまだ何の処理もしていない
信号（第８図ｂのFS（BS）の）に関するサイ
ンビツトSBをラツチし、ラツチした信号を第25
タイムスロツトから第48タイムスロツトまでの24
タイムスロツトの間該ラツチ回路８９から出力し
ているとき、第１乃至第24タイムスロツトで加算
器４８から出力されまだ何の処理もしていない信
号（）を24タイムスロツト遅延した信号が遅延
回路８８から出力される。従つて、ラツチ回路８
９から出力されるサインビツト信号と遅延回路８
８から出力される信号は対応している。ラツチ回
路８９にラツチされたサインビツト信号が“０”
すなわち正のとき、遅延回路８８の出力信号は排
他オア回路９０をそのまま通過し、加算器９１の
Ａ入力を介してＳ出力からそのまま出力される。
サインビツト信号が“１”すなわち負のとき、遅
延回路８８の出力信号は排他オア回路９０で反転
される。このときラツチ回路８９の出力“１”に
よつてアンド回路９２が可能化され、信号SH１
のタイミングでアンド回路９２から“１”が出力
され、オア回路９３を介して加算器９１のCi入力
“１”が与えられる。この信号SH１はタイミング
信号LDを１タイムスロツト遅延した信号であり、
最下位ビツトに対応している。例えば、まだ何の
処理もしていない信号（）が遅延回路８８から
出力される第25乃至第48タイムスロツトにおいて
は、第25タイムスロツトで信号SH１が“１”と
なり、最下位ビツトに関する排他オア回路９０の
出力信号に対して加算器９１で「１」が加算され
る。加算の結果生じたキヤリイアウト信号は１タ
イムスロツト遅れて出力C₀₊₁から出力され、アン
ド回路９４、オア回路９３を介してCi入力に与え
られる。アンド回路９４の他の入力には信号SH
１をインバータ９５で反転した信号１が与え
られる。最下位ビツトの演算タイミングでは信号
SH１の“０”によつてアンド回路９４が不能化
され、演算タイミングが先行する別のサンプル点
の楽音信号の最上位ビツトからのキヤリイアウト
信号を禁止するようにしている。排他オア回路９
０における反転と最下位ビツトへの１加算とによ
つて、２の補数で表わされた負の値が絶対値に変
換される。

以上の構成によつて、加算器９１の出力Ｓから
は加算器４８の出力信号を絶対値で表わした信号
FS′が出力される。この信号FS′の状態を第８図
ｂのFS（BS）に対応して示すと、第８図のFS′の
ようであり、入力楽音信号FSまたはBSのタイミ
ングよりも24タイムスロツト遅れている。この信
号FS′は第５図ｂに示す信号FSと同様に１サンプ
ル点につき24ビツト（タイムスロツト）のシリア
ルデータであり、最下位ビツトLSBが先行して
いる。

乗算器５３では、加算器９１から出力された24
ビツトのシリアルデータFS′に各ラツチ回路６５
−１乃至６５−８から出力された８ビツトのフイ
ルタ係数を乗算する。24ビツトと８ビツトのシリ
アル乗算では普通32タイムスロツト分の演算時間
が必要であるが、24タイムスロツト毎に各奇数フ
イルタ段の時分割演算を行なわねばならないため
下位８ビツト分の乗算結果を切捨て、サインビツ
トも含めて上位24ビツト分の積を求めるようにし
ている。乗算器５３は、ラツチ回路６５−１乃至
６５−７から並列的に出力されるフイルタ係数の
絶対値部分の各ビツトf₁〜f₇に対応する７個の乗
算器部分Ｍ１乃至Ｍ７を含んでいる。これらの部
分Ｍ１乃至Ｍ７は順に縦続接続されている。部分
Ｍ４，Ｍ５，Ｍ６に関しては詳細図を省略した
が、部分Ｍ２及びＭ３と同一構成である。

第８図ｂを参照すると、加算器９１から乗算器
５３の最下位ビツト対応部分Ｍ１に入力される信
号FS′のタイミングとラツチ回路６５−１から該
部分Ｍ１に力される係数の最下位ビツトf₁のタイ
ミングとが一致していることが判かる。例えば、
第25乃至48タイムスロツトでは、まだ何の処理も
なされていない第３サンプル点の信号が信号
FS′として入力されると共に、１段目のフイルタ
段のための係数K₁が入力される。従つて第３サ
ンプル点の信号に対して１段目フイルタ演算処理
がなされることになる。また、第49乃至第72タイ
ムスロツトでは、６段目の処理を終えた第１サン
プル点の信号−６が信号FS′として入力される
と共に、７段目のフイルタ段のための係数K₇が
入力される。従つてこの区間では第１サンプル点
の信号に対して７段目の演算処理が施されること
になる。第73乃至第96タイムスロツトでは、４段
目の処理を終えた第２サンプル点の信号−４が
信号FS′として入力されると共に、５段目のフイ
ルタ段のための係数K₅が入力される。従つてこ
の区間では第２サンプル点の信号に対して５段目
の演算処理が施される。前後するが、同じ第３サ
ンプリング時間の第１乃至第24タイムスロツトで
は、２段目の処理を終えた第２サンプル点の信号
−２が信号FS′として入力されると共に、３段
目のフイルタ段のための係数K₃が入力される。
従つてこの区間では第２サンプル点の信号に対し
て３段目の演算処理が行なわれる。

最下位ビツトの演算器部分Ｍ１における各段の
時分割演算タイミングは上述の通りであるが、追
つて明らかになるように、他の部分Ｍ２〜Ｍ７に
おける演算タイミングは順次１タイムスロツトず
つ遅れ、全ビツトのシリアル乗算が終了するには
シリアル信号FS′のタイムスロツト数24に遅れタ
イムスロツト数８をプラスした時間すなわち32タ
イムスロツトを要する。この点を考慮して、第８
図ｂには乗算器５３全体の時分割演算タイミング
が示されている。すなわち、第１乃至第32タイム
スロツト、第25乃至第56タイムスロツト、第49乃
至第80タイムスロツト、第73乃至第８タイムスロ
ツト、が第１のフイルタユニツトＬ１における
夫々３段目、１段目、７段目、５段目の時分割演
算タイミングであり、各区間において下位ビツト
ほど先に演算が行なわれる。各演算区間の最初の
８タイムスロツトは、演算タイミングが先行する
演算区間の終わりの８タイムスロツトと重なつて
いる。そこで前者を切捨て（図で斜線を施して示
す）、後者を優先することにより、下位８ビツト
の乗算結果を切捨て、サインビツトも含めて上記
24ビツト分の積を出力するようにしている。従つ
て、第３サンプリング時間において第１のフイル
タユニツトＬ１から出力される信号の状態は第８
図ｂのＬ１出力の欄のようになり、これは第６図
ｄの第３サンプリング時間に示されたものと同じ
であることが理解されよう。

第７図を参照し、乗算器５３の詳細説明に戻る
と、各部分Ｍ１乃至Ｍ７は部分積を求めるための
アンド回路９６，９７，９８，……９９を夫々含
んでおり、各アンド回路９６乃至９９に各ラツチ
回路６５−１乃至６５−７から出力されるフイル
タ係数の絶対値部分の各ビツトf₁，f₂……f₇が
夫々入力される。また、部分Ｍ１乃至Ｍ６は縦続
接続された遅延回路１００，１０１，１０２……
を夫々含んでおり、加算器９１の出力信号FS′を
これらの遅延回路１００，１０１，１０２……で
１タイムスロツトずつ順次遅延し、各々の遅延出
力を上記アンド回路９７，９８……９９に夫々印
加する。部分Ｍ１のアンド回路９６には遅延され
ていない信号FS′が引火される。部分Ｍ２乃至Ｍ
７は加算器１０３，１０４，……１０５を夫々含
んでおり、各アンド回路９６乃至９９で求めた部
分積をこれらの加算器１０３乃至１０５で加算す
る。信号FS′が各遅延回路１００，１０１，１０
２で順次遅延されるので、個々のタイムスロツト
毎の各アンド回路９６乃至９９の出力の重みは一
致しており、従つて加算器１０３乃至１０５では
同じ重み同士の部分積を加算することができる。

加算器１０３乃至１０５において、個々のビツ
トの部分積すなわちアンド回路９７乃至９９の出
力はＡ入力に夫々印加される。Ｂ入力には部分積
もしくは部分積の和がアンド回路１０６，１０
７，１０８……を介して入力される。アンド回路
１０６にはアンド回路９６の出力及びインバータ
９５の出力信号１が入力される。アンド回路
１０７，１０８……には加算器１０３，１０４…
…の出力Ｓ及び上記信号１を遅延回路１０９，
１１０，１１１……で順次遅延した信号が加わ
る。これらのアンド回路１０６，１０７，１０８
……は下位の部分積を切捨てるためのものであ
る。各加算器１０３，１０４，……１０５のキヤ
リイアウト出力C₀₊₁はアンド回路１１３，１１４
…１１５を介してキヤリイイン入力Ciに入力され
る。アンド回路１１３，１１４，……１１５の他
の入力には信号１を遅延回路１０９，１１０，
１１１……で順次遅延した信号が加わる。アンド
回路１１３，１１４……１１５は同じフイルタ段
に関するキヤリイアウト信号の加算を可能にする
一方で、演算タイミングが先行する別のフイルタ
段に関する最上位ビツト演算によつて生じたキヤ
リイアウト信号がその次のタイミングのフイルタ
段に関する最下位ビツト演算で加算されないよう
にするためのものである。

部分Ｍ５とＭ６の間に設けられた遅延回路１１
６，１１７，１１８は、部分Ｍ１乃至Ｍ５におけ
るアンド回路１０６，１０７，１０８……及び加
算器１０３，１０４……の動作遅れを補償するた
めのものである。これらの部分Ｍ１乃至Ｍ５にお
ける演算動作遅れ時間の合計（これは１タイムス
ロツトに満たないものである）を遅演回路１１７
でタイムスロツトの変化に同期されて１タイムス
ロツトの遅れとし、かつ、これに合わせるために
遅延回路１００，１０１，１０２の経路に遅延回
路１１６を挿入し、遅延回路１０９，１１０，１
１１……の経路に遅延回路１１８を挿入してあ
る。また、この遅れに合わせるため、遅延回路列
６４に余分の遅延回路６６が挿入されている。

こうして、信号FS′とフイルタ係数の絶対値部
分（ビツトf₁〜f₇）との積に相当するシリアルデ
ータが部分Ｍ７の加算器１０５から出力される。
この加算器１０５の出力は排他オア回路１１９を
介して加算器１２０のＡ入力に加わる。排他オア
回路１１９及び加算器１２０は信号FS′とフイル
タ係数のサインビツト同士の乗算結果に応じて積
を２の補数形式に変換するためのものである。フ
イルタ係数のサインビツト（SB）を示すデータ
f₈はラツチ回路６５−８から排他オア回路１２１
に入力される。信号FS′のサインビツトはラツチ
回路８９にラツチされている。このラツチ回路８
９の出力信号をラツチ回路６５−８の出力に同期
させるためにラツチ回路１２２が設けられてお
り、ラツチ回路８９の出力を遅延回路列６４の８
段目の遅延回路１２３の出力が“１”となるタイ
ミングでラツチする。このラツチ回路１２２の出
力が排他オア回路１２１の他の入力に与えられ
る。ラツチ回路６５−８と１２２のラツチタイミ
ングが同じであるため、或るフイルタ段のための
フイルタ係数のサインビツトデータとそのフイル
タ段に関する演算を行なうべき信号FS′のサイン
ビツトデータとが同期して排他オア回路１２１に
入力されることになる。排他オア回路１２１は両
者のサインビツトが不一致のとき不を示す“１”
を出力し、一致しているとき正を示す“０”を出
力する。この排他オア回路１２１の出力が“０”
のときつまり積のサインが正のときは、加算器１
０５の出力は排他オア回路１１９及び加算器１２
０をそのまま通過し、アンド回路１２４に与えら
れる。排他オア回路１２１の出力が“１”のとき
つまり積のサインが負のときは、加算器１０５の
出力は排他オア回路１１９で反転され、加算器１
２０のＡ入力に加わる。加算器１２０のCi入力に
は、排他オア回路１２１の出力が“１”のとき後
述のように最下位ビツトのタイミングでアンド回
路１２５からオア回路１２６を介して“１”が与
えられるようになつている。こうして、負の値の
積は２の補数形式に変換される。

２の補数形式で表わされた積は加算器１２０か
らアンド回路１２４及びオア回路１２７を介して
加算器４９のＡ入力に与えられる。尚、加算器１
２０及び４９のキヤリイアウト出力C₀₊₁のキヤリ
イイン入力Ciへの供給を制御するアンド回路１２
８及び１２９は前記アンド回路１１３，１１４，
……１１５と同じ目的で設けられたものである。

加算器１０５の出力を入力したオア回路１３
０、アンド回路１３１、遅延回路１３２から成る
ループは積が全ビツト“０”であるか否かを検出
するためのものである。信号１を７タイムス
ロツト遅延した信号８がアンド回路１３１に
加えられており、このループの記憶内容がこの信
号８によつてリセツトされる。加算器１０５
の出力が１度でも“１”になると、このループ１
３０，１３１，１３２に“１”が記憶される。加
算器１０５の出力が１度も“１”にならなかつた
とき、すなわち積がオール“０”のときこのルー
プ１３０，１３１，１３２には“１”が記憶され
ず、“０”のままである。遅延回路１３２及び排
他オア回路１２１の出力がアンド回路１３３に入
力されている。積がオール“０”でなければ、排
他オア回路１２１の出力すなわちサインビツトの
積がそのままアンド回路１３３を通過する。積が
オール“０”ならば、アンド回路１３３が不能化
され、排他オア回路１２１の出力の如何にかかわ
らず該アンド回路１３３の出力は“０”（つまり
正のサインを示す）となる。アンド回路１３３の
出力はアンド回路１３４及びオア回路１２７を介
して加算器４９のＡ入力に与えられる。アンド回
路１３４は信号８をインバータ１３５で反転
した信号によつてサインビツトのタイミングでだ
け可能化されるようになつている。従つて、アン
ド回路１３３の出力が積のサインビツトを示すも
のとなり、積がオール“０”のときはサインビツ
トは強制的に“０”つまり正とされる。

オア回路１２７から加算器４９の入力Ａに与え
られる乗算出力のタイミングは、第８図ｂの時分
割演算タイミングの欄に示した通りである。これ
を一例として第３サンプル点の１段目の乗算に
関して詳しく検討して見る。係数の最上位ビツト
f₇と信号FS′の最上位ビツト（24ビツト目）との
乗算について見ると、信号FS′の最上位ビツトが
第48タイムスロツトのとき加算器９１から出力さ
れ、これを遅演回路列１００，１０１，１０２，
……で７タイムスロツト遅延することにより、第
55タイムスロツトにおいて部分Ｍ７でこの最上位
ビツト同士の乗算が行なわれる。この最上位ビツ
ト同士の乗算結果は、遅延されることなく、第55
タイムスロツトにおいて加算器４９の入力Ａに与
えられる。従つて、第33から第55タイムスロツト
までの23タイムスロツト区間において乗算結果の
上位23ビツトが加算器４９に入力されることは明
らかである。サインビツトをゲートするための信
号８は信号LDの反転信号を８タイムスロツト
遅延したものである。従つて、第48タイムスロツ
トで発生した信号LDに応じて第56タイムスロツ
トで信号８が“０”となり、アンド回路１３
４が可能化されて、サインビツトを示すデータが
オア回路１２７を介して加算器４９の入力Ａに与
えられる。こうして第33乃至第56タイムスロツト
の区間で、第３サンプル点の楽音信号FSと１段
目の係数K₁との乗算結果（24ビツトデータ）が
加算器４９の入力Ａに入力される。

加算器４９の入力Ｂには、順向入力端子FI₁に
与られた信号FSまたはBSを遅延回路５５で32タ
イムスロツト遅延した信号dFSが加わる。第１乃
至第24タイムスロツトにおいて端子FI₁に与えら
れた第３サンプル点の信号FSは、第33乃至第56
タイムスロツトにおいて加算器４９に加わる。そ
のとき、上述の通り、加算器４９には第３サンプ
ル点に関する乗算結果が入力されているので、同
じサンプル点同士の加算が確実に行なわれる。

第２のフイルタユニツトＬ２の詳細例は第９図
に示されている。第９図において、第４図の加算
器５０，５１，５２、乗算器５４及び遅延回路５
７，５８，５９に相当する回路は同一符号が付し
てある。乗算器５４は、第７図に示された乗算器
５３と同一の詳細構成であるため、内部の詳細は
省略し、１つのブロツクで表わしてある。つま
り、この乗算器５４のブロツク内には第７図の乗
算器５３における遅延回路８８及びラツチ回路８
９からオア回路１２７に至る回路と同じ詳細回路
が入つている。係数分配回路２６も第７図の係数
分配回路２５と同様に、遅延回路列１６２，１６
４、ラツチ回路１６３、係数記憶回路１６５を含
んでいる。係数記憶回路１６５は第７図の記憶回
路６５と同様に８個のラツチ回路１６５−１乃至
１６５−８を含んでいる。加算器５１及び５２に
関連して設けられたアンド回路１９０及び１９１
は第７図のアンド回路１２９と同様に信号９
によつてキヤリイアウト信号がキヤリイ入力Ciに
入力されることを禁止するためのものである。

遅延回路列１６２には係数供給回路２１（第２
図）から与えられたシリアルフイルタ係数Ｋが入
力される。第７図の遅延回路１９２でタイミング
信号KLを８タイムスロツト遅延した信号KL＊が
第９図のラツチ回路１６３のロード制御入力Ｌに
与えられ、第７図の遅延回路列６４でタイミング
信号LDを８タイムスロツト遅延した信号LD＊が
第９図の遅延回路列１６４に与えられると共にラ
ツチ回路１６５−１及び８９のロード制御入力Ｌ
に与えられる。ラツチ回路１６３を制御するため
のタイミング信号KL＊及びラツチ回路１６５−
１乃至１６５−８を順次制御するためのタイミン
グ信号LD＊は第８図ｃに示すように夫々パルス
発生する。一方、シリアルフイルタ係数Ｋは第８
図ｂに示す通りである。従つて、ラツチ回路１６
３にパラレルにラツチされるフイルタ係数の状態
は第８図ｃのKD＊の欄のようになる。すなわ
ち、第２のフイルタユニツトＬ２では、偶数段
（２、４、６、８段目）のためのフイルタ係数
K₂，K₄，K₆，K₈がラツチされ、乗算器５４で利
用される。

係数の最下位ビツトLSBに対応するラツチ回
路１６５−１にはラツチ回路１６３にラツチした
データ（第８図ｃのKD＊参照）が信号LD＊の
タイミングで取り込まれる。従つて、ラツチ回路
１６５−１から出力される係数の状態は第８図ｃ
の１６５−１欄に示すようになる。他のラツチ回
路１６５−２乃至１６５−８における係数K₂，
K₄，K₆，K₈の変化タイミングが１６５−１より
１タイムスロツトづつ（但し、１６５−５と１６
５−６の間では２タイムスロツト）遅れるのは前
述と同様である。

第１のユニツトＬ１の順向出力端子FO₁から出
力されて第２のユニツトＬ２の順向入力端子FI₂
に入力されるシリアル楽音信号の状態が第８図ｂ
のＬ１出力の欄のようであるとすると、これに対
応する加算器５０の出力信号を24タイムスロツト
遅延した遅延回路８８の出力信号FS＊の状態は
第８図ｃのようになる。従つて、５段目、３段
目、１段目、７段目のフイルタ演算結果（−
５，−３，−１，−７）に対して６段目、
４段目、２段目、８段目の係数K₆，K₄，K₂，K₈
を夫々乗算することができ、この第２のユニツト
Ｌ２が偶数のフイルタ段として時分割的に機能す
る。

乗算器５４の出力は加算器５１及び５２の入力
Ａに夫々与えられる。加算器５１の入力Ｂには順
向入力端子FI₂に与えられた信号が遅延回路５７
を経由して与えられる。この加算器５１の出力Ｓ
から順向出力端子FO₂に与えられる楽音信号の状
態は第８図ｃのＬ２出力の欄に示すようである。
すなわち、第17乃至第40タイムスロツトで６段目
の演算結果が、第41乃至64タイムスロツトで４段
目の演算結果が、第65乃至88タイムスロツトで２
段目の演算結果が、第89乃至第16タイムスロツト
で８段目の演算結果が、夫々出力される。

第４図乃至第９図の実施例では、第１のフイル
タユニツトＬ１が逆向出力端子を持たず、従つ
て、Ｌ１及びＬ２から成る２段ラテイス型フイル
タを４個縦続接続した構成を時分割的に実現する
ことにより８段のデイジタルフイルタとしてい
る。他方、真のラテイス型フイルタは、第３図を
参照して説明したように、各フイルタ段の順向入
力並びに逆向入力と逆向出力が順次接続されるも
のである。そこで、デイジタルフイルタ基礎回路
２０によつて真の８段ラテイス型フイルタを実現
し得るようにするには、第４図を第１０図のよう
に変更すればよい。

第１０図において、第４図と同一機能の回路に
は同一符号か付してあり、これらの説明は省略す
る。第４図との相違について説明すると、第１の
フイルタユニツトＬ１は、遅延回路５６の出力信
号を更に32タイムスロツト遅延する遅延回路１９
２と、この遅延回路１９２の出力信号と乗算器５
３の出力信号とを加算する加算器１９３と、この
加算器１９３の出力が与えられる逆向出力端子
BO₁とを更に具えている。また、第４図では第２
のフイルタユニツトＬ２内の遅延回路５８の遅延
時間は56タイムスロツトであつたが、第１０図で
はこの遅延回路５８に対応する遅延回路５８ａの
遅延時間は24タイムスロツトであり、外部に設け
られた遅延回路５８ｂの遅延時間（32タイムスロ
ツト）との組合せによつて56タイムスロツトの遅
延が確保できるようになつている。

第１のユニツトＬ１の逆向出力端子BO₁はセレ
クタ１９４の入力Ｂに接続されている。また、第
２のユニツトＬ２の順向出力端子FO₂が遅延回路
６０及び５８ｂを介してセレクタ１９４の入力Ａ
に接続されている。セレクタ１９４の出力は第２
のユニツトＬ２の逆向入力端子BI₂を介して遅延
回路５８ａに与えられる。選択制御信号SCがＢ
選択制御入力SBに与えられ、この信号SCを反転
した信号がＡ選択制御入力SAに与えられる。選
択制御信号SCは、第１のユニツトＬ１が３段目、
５段目及び７段目の演算機能を果すタイミングに
同期して“１”となり、セレクタ１９４の入力Ｂ
を選択して第１のユニツトＬ１の逆向出力端子
BO₁を第２のユニツトＬ２の逆向入力端子BI₂に
接続する。第１のユニツトＬ１が１段目の機能を
果したとき、つまり８段目として機能した第２の
ユニツトＬ２の出力信号が遅延回路６０及び５８
ｂを介してセレクタ１９４の入力Ａに与えられる
とき、制御信号SCが“０”となり、セレクタ１
９４の入力Ａを選択して遅延回路５８ｂを第２の
ユニツトＬ２の逆向入力端子BI₂に接続する。

第１０図の各フイルタユニツトＬ１，Ｌ２の詳
細は第７図及び第９図に準じて構成することがで
きる。また、第６図及び第８図に示した動作例と
全く同じタイミングで動作する。第１１図のＬ１
出力及びＬ２出力の欄には、第６図に示された第
１のユニツトＬ１及び第２のユニツトＬ２の出力
状態と全く同じものが第３サンプリング時間及び
第４サンプリング時間に関して示されている。ま
た、上述の選択制御信号SCの発生例が第１１図
に示されている。この信号SCは、第33から第56
タイムスロツトまでの24タイムスロツト区間で
“０”であり、それ以外のタイムスロツトで“１”
である。また、第１１図の５８ａの欄には、セレ
クタ１９４の出力信号を24タイムスロツト遅らせ
た遅延回路５８ａの出力の状態がＬ１出力及びＬ
２出力に対応する表示形式で示されている。

信号SCが“１”となる区間は、第１のユニツ
トＬ１の逆向出力端子BO₁から７段目、５段目及
び３段目のフイルタ演算に対応する信号が出力さ
れるときである。例えば、第３サンプリング時間
の第９乃至第32タイムスロツトにおいて、第２サ
ンプル点の楽音信号に３段目の係数を乗算した乗
算結果（−３に対応するもの）が乗算器５３か
ら出力され、この乗算出力信号に対応する加算器
１９３の出力信号が逆向出力端子BO₁を介してセ
レクタ１９４の入力Ｂに与えられる。このとき信
号SCは“１”であり、入力Ｂに与えられた信号
がセレクタ１９４で選択されて第２のユニツトＬ
２の逆向入力端子BI₂に与えられる。この端子
BI₂に与えられた信号が24タイムスロツト遅延さ
れて遅延回路５８ａから出力されるので、第３サ
ンプリング時間の第33乃至第56タイムスロツトで
は第２サンプル点に関する３段目のフイルタ段の
逆向出力信号（−３）が遅延回路５８ａから出
力される。この遅延回路５８ａの出力信号は加算
器５０のプラス入力に与えられる。このとき、加
算器５０のマイナス入力には第１のユニツトＬ１
から出力された第３サンプル点に関する１段目の
順向出力信号（−１）が与えられる。従つて、
第２のフイルタユニツトＬ２が２段目のフイルタ
段として機能するとき、順向入力端子FI₂に加え
られた或るサンプル点の１段目の順向出力信号と
その１サンプル点前のサンプル点に関する３段目
の逆向出力信号とを演算することができ、完全な
ラテイス型フイルタとして動作する。７段目及び
５段目に関する逆向信号に関しても同様に完全な
ラテイス型フイルタとして動作することが第１１
図から明らかであろう。また、第89乃至第16タイ
ムスロツトにおいて第２のユニツトＬ２から８段
目の演算結果が出力されるが（例えば−８）、
これが遅延回路６０，５８ｂで40タイムスロツト
遅延されて第33乃至第56タイムスロツト区間でセ
レクタ１９４の入力Ａに与えられるとき、信号
SCが“０”となり、この入力Ａの信号を選択す
る。従つて、その24タイムスロツト後の第57乃至
第80タイムスロツト区間で、８段目の出力信号
（例えば−８）が遅延回路５８ａから出力され、
第１のユニツトＬ１から出力された１サンプル点
後の７段目の出力信号（例えば−７）と演算さ
れる。

上記実施例ではデイジタルフイルタ部１４にお
いて１チヤンネル分の楽音信号のみを処理するよ
うにしているが、複数チヤンネルの楽音信号を時
分割処理し得るように構成することも可能であ
る。また、上記実施例ではライン１６を介してデ
イジタルフイルタ部１４に与えられる楽音信号は
シリアル形式であるが、これはパラレル形式であ
つてもよい。また、デイジタルフイルタ基礎回路
２０に採用するフイルタ型式はラテイス型に限ら
ず如如なる形式でもよい。第１２図には有限イン
パルス応答フイルタ（FIRフイルタ）の基本型式
が示されており、第１３図には無限インパルス応
答フイルタ（IIRフイルタ）の基本型式が示され
ている。また、第１４図及び第１５図にはFIRフ
イルタとIIRフイルタを組合せたデイジタルフイ
ルタの構成例が示されている。第１２図乃至第１
５図において、参照番号１３８〜１４１と同一の
図示法で描かれているものは１サンプリング時間
の遅延（単位遅延）を設定するための遅延回路、
参照番号１４２〜１４５と同一の図示法で描かれ
ているものは係数K₁〜K_o，−K₁′〜−K_o′，K₀₁〜
K_0oK₁₁，K_1o，K₂₁〜K_2o，−K₁₁′〜−K′_1o，−K′₂₁
〜−K′_2oを乗算するための乗算器、参照番号１４
６〜１４９と同一の図示法で描かれているものは
加算器、である。第１２図乃至第１５図に示すよ
うなデイジタルフイルタの１段あるいは少数段だ
けを用いてデイジタルフイルタ基礎回路２０を構
成し、その入出力側の選択回路（セレクタ２３、
ゲート２４）を相応の構成とすると共に選択制御
用のタイミング信号及びフイルタ係数及び楽音信
号の与え方を相応のものとして該基礎回路２０を
時分割動作させることにより、同図に示すものと
同一のまたはそれに類似した多段のデイジタルフ
イルタとして実質的に機能させることができる。

デイジタルフイルタ基礎回路２０を第１２図に
示すようなFIRフイルタによつて構成した例を第
１６図及び第１７図に示す。入力楽音信号FSの
データフオーマツトは第５図に示すように24タイ
ムスロツトから成るシリアルデータであるとし、
１サンプリング時間は96タイムスロツトであると
する。第１８図は入力楽音信号FSと選択制御信
号SE₁及びゲート制御信号GE₁のタイミングを示
したもので、第１６図及び第１７図に共通であ
る。第１６図は、第４図と同じ考え方にもとづき
構成されたもので、２段のFIRフイルタから成る
基礎回路２０内で楽音信号を４回巡回させること
により、２段のFIRフイルタを４個縦続接続した
ものと同等の効果を得るものである。第１７図
は、第１０図と同じ考え方にもとづき構成された
もので、２段のFIRフイルタから成る基礎回路２
０を真の８段FIRフイルタとして時分割動作させ
るようにしたものである。前述と同様に、乗算器
２０２，２０３では32タイムスロツトの演算遅れ
が存在するものとする。そのため、１段目の遅延
回路２００の遅延時間は64タイムスロツトとなつ
ており、２段目の遅延回路２０１の遅延時間は96
タイムスロツトとなつている。乗算器２０２から
１段目の加算器２０４に入力される信号は遅延回
路２００と乗算器２０２によつて96タイムスロツ
ト（１サンプリング時間）の遅れが設定されてお
り、乗算器２０３から２段目の加算器２０５に入
力される信号は遅延回路２００，２０１と乗算器
２０３によつて192タイムスロツト（２サンプリ
ング時間）の遅れが設定されている。基礎回路２
０の出力信号の帰還経路に設けられた24タイムス
ロツトの遅延回路２０６，２０７，２０８は、該
出力信号の帰還タイミングを入力楽音信号FSの
タイミングからずらすためのものである。その結
果、或るサンプル点の楽音信号の基礎回路２０内
での巡回タイミングを順次ずらすことができ、時
分割演算動作が可能となる。第１７図では入力側
に２個のセレクタ２３Ａ，２３Ｂが設けられてお
り、基礎回路２０の２つの出力信号が巡回するよ
うになつている。遅延回路２０９は遅延回路２０
１の出力信号を巡回させる際に、乗算器２０３に
よる時間遅れ（32タイムスロツト）に同期させる
ためのものである。第１３図乃至第１５図のフイ
ルタ型式に関しても、第１６図及び第１７図と同
様の考え方でデイジタルフイルタ基礎回路２０及
びその周辺の選択回路及びゲート回路を適宜構成
できることは明らかであろう。

尚、上記各実施例において、ゲート２４は必ら
ずしも最終の演算段（８段目）の出力タイミング
で開く必要はなく、任意の演算段の出力タイミン
グで開くことも可能である。また、上記各実施例
では基礎回路２０を２段としているが、これは何
段であつてもよい。更に、楽音信号を基礎回路２
０で４巡回させて８段のデイジタルフイルタとし
て時分割動作させているが、これも何巡回であつ
てもよい。

以上説明したようにこの発明によれば、選択さ
れた音色に応じて、楽音信号発生手段から発生
される各系列ごとのデイジタル楽音信号の移動フ
オルマント型の音色特性、デイジタルフイルタ
装置における各演算段に供給するフイルタ係数、
楽音信号発生手段から発生された複数系列のデ
イジタル楽音信号の一部または全部についてデイ
ジタルフイルタ装置を介して送出するかまたは該
デイジタルフイルタ装置を介さないで送出するか
を選択する選択手段の選択動作、を夫々設定若し
くは指定するようにしたので、楽音信号発生手段
で付与される移動フオルマント型の音色特性とデ
イジタルフイルタで付与される固定フオルマント
型の音色特性の系列毎の選択・混合により、移動
フオルマント型の音色特性、固定フオルマント型
の音色特性、あるいは移動フオルマント型の音色
特性と固定フオルマント型の音色特性を混合した
音色特性、等の各種の音色特性を持つ楽音信号
を、極めて簡単な構成で、かつ容易に発生するこ
とができるようになるという優れた効果を奏す
る。

また、少ない段数のデイジタルフイルタ回路を
用いてそれよりもはるかに多い段数のデイジタル
フイルタと同等の機能を実現することができ、コ
スト及び回路規模を縮小することができるという
優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の楽音発生装置を実施した電
子楽器の全体構成例を示すブロツク図、第２図は
デイジタルフイルタ装置の一実施例を示すブロツ
ク図で、第１図のデイジタルフイルタ部の内部を
示すもの、第３図ａはラテイス型フイルタの基本
構成を示すブロツク図、同図ｂ，ｃはａの基本構
成を等価的に変換したラテイス型フイルタの別の
構成例を示すブロツク図、第４図は第２図におけ
るデイジタルフイルタ基礎回路を２段のラテイス
型フイルタによつて構成した一例を示すブロツク
図、第５図はデイジタルフイルタ部に入力するシ
リアルなデイジタル楽音信号のデータ形式の一例
を示すタイミングチヤート、第６図は第４図の回
路における時分割的な多段フイルタ演算動作を説
明するためのタイミングチヤート、第７図は第４
図における第１のフイルタユニツトの詳細例を示
す回路図、第８図は第７図及び第９図の動作例を
示すタイミングチヤート、第９図は第４図におけ
る第２のフイルタユニツトの詳細例を示す回路
図、第１０図は第４図の変更例を示すブロツク
図、第１１図は第１０図の動作例を示すタイミン
グチヤート、第１２図乃至第１５図は第２図のデ
イジタルフイルタ基礎回路を時分割動作させるこ
とにより実現可能な様々なデイジタルフイルタの
構成例を示すブロツク図、第１６図及び第１７図
は第１２図の型式のデイジタルフイルタを用いて
第２図のデイジタルフイルタ基礎回路を構成した
例を夫々示すブロツク図、第１８図は第１６図及
び第１７図における各種信号の発生例を示すタイ
ミングチヤート、である。１４……デイジタルフイルタ部、２０……デイ
ジタルフイルタ基礎回路、２１……係数供給回
路、２２……タイミング信号発生回路、２３，１
９４……セレクタ、２４……ゲート、Ｌ１，Ｌ２
……ラテイス型のフイルタユニツト、５３，５４
……乗算器、４８〜５２……加算器、５５〜６０
……遅延回路。

Claims

【特許請求の範囲】１発生すべき楽音の音色を選択する音色選択手
段と、複数系列のデイジタル楽音信号を移動フオルマ
ント型の音色特性で発生する楽音信号発生手段
と、所定数のフイルタ演算段を含むデイジタルフイ
ルタ基礎回路、及び各サンプル点のデイジタル楽
音信号を前記基礎回路において所定回繰返し巡回
させ、この巡回に対応して、前記基礎回路の各演
算段に対して複数のフイルタ係数を時分割的に供
給し、これにより前記基礎回路を前記演算段の数
よりも多段のデイジタルフイルタとして時分割動
作させる制御手段を有し、固定フオルマント型の
音色形成を行なうデイジタルフイルタ装置と、前記楽音信号発生手段から発生された複数系列
のデイジタル楽音信号の一部または全部を前記デ
イジタルフイルタ装置を介して送出するかまたは
該デイジタルフイルタ装置を介さないで送出する
かを選択する選択手段と、前記音色選択手段で選択された音色に対応し
て、前記楽音信号発生手段から発生される各系列
毎のデイジタル楽音信号の特性をそれぞれ設定す
るためのパラメータ情報、前記デイジタルフイル
タ装置における各演算段に供給するフイルタ係数
を指定するためのパラメータ情報および前記選択
手段の選択動作を設定するためのパラメータ情報
を、前記楽音信号発生手段、前記制御手段および
前記選択手段にそれぞれ供給するパラメータ情報
発生手段と、前記選択手段で前記デイジタルフイルタ装置を
介さないで送出することが選択されたデイジタル
楽音信号および前記デイジタルフイルタ装置でフ
イルタ処理されたデイジタル楽音信号を混合する
混合手段とを具備することを特徴とする楽音発生装置。２前記制御手段が、前記基礎回路を時分割動作
させるための所定の演算タイミングに対応して、
前記基礎回路の各演算段に対して複数のフイルタ
係数を時分割的に供給する係数供給手段と、入力
楽音信号及び前記基礎回路の出力楽音信号の一方
を該基礎回路における前記演算タイミングに対応
して選択的に該基礎回路に入力する入力選択手段
と、前記基礎回路の出力楽音信号を所定のタイミ
ングでサンプリングして出力するゲート手段とを
含むものである特許請求の範囲第１項記載の楽音
発生装置。３前記入力楽音信号として各サンプル点のデイ
ジタル楽音信号を間欠的に与え、前記入力選択手
段では、該入力楽音信号が与えられたとき該入力
楽音信号を選択して前記基礎回路に入力し、該入
力楽音信号が途切れている間に前記基礎回路の出
力楽音信号を該基礎回路に入力するようにした特
許請求の範囲第２項記載の楽音発生装置。４前記基礎回路の出力楽音信号を前記入力選択
手段を介して該基礎回路の入力側に戻すための経
路において、前記入力楽音信号が途切れている期
間における所定の演算タイミングに同期して前記
出力楽音信号が前記基礎回路に入力されるように
するために、所定の遅延を設定する遅延回路が設
けられていることを特徴とする特許請求の範囲第
３項記載の楽音発生装置。５すべての前記フイルタ係数との演算を終了し
た楽音信号が前記基礎回路から出力されるとき前
記ゲート手段で該楽音信号をサンプリングして出
力し、前記入力選択手段では演算終了した前記出
力楽音信号を選択しないようにした特許請求の範
囲第２項記載の楽音発生装置。６前記デイジタルフイルタ基礎回路が、ラテイ
ス型フイルタから成るものである特許請求の範囲
第１項乃至第５項のいずれかに記載の楽音発生装
置。７前記デイジタルフイルタ基礎回路が、有限イ
ンパルス応答フイルタから成るものである特許請
求の範囲第１項乃至第５項のいずれかに記載の楽
音発生装置。８前記デイジタルフイルタ基礎回路が、無限イ
ンパルス応答フイルタから成るものである特許請
求の範囲第１項乃至第５項のいずれかに記載の楽
音発生装置。９前記デイジタルフイルタ基礎回路が、順向入
力及び順向出力及び逆向入力及び逆向出力を有す
るラテイス型フイルタから成るものであり、前記
制御手段が、前記基礎回路を時分割動作させるた
めの所定の演算タイミングに対応して、前記基礎
回路の各演算段に対して複数のフイルタ係数を時
分割的に供給する係数供給手段と、入力楽音信号
及び前記基礎回路の順向出力信号の一方を該基礎
回路における前記演算タイミングに対応して選択
的に該基礎回路の順向入力に入力する第１の選択
手段と、前記基礎回路の順向出力信号及び逆向出
力信号の一方を前記演算タイミングに対応して選
択的に該基礎回路の逆向入力に入力する第２の選
択手段と、前記基礎回路の順向出力信号を所定の
タイミングでサンプリングして出力するゲート手
段とを含むものである特許請求の範囲第１項記載
の楽音発生装置。