JPH0332078B2 - - Google Patents
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- JPH0332078B2 JPH0332078B2 JP60271659A JP27165985A JPH0332078B2 JP H0332078 B2 JPH0332078 B2 JP H0332078B2 JP 60271659 A JP60271659 A JP 60271659A JP 27165985 A JP27165985 A JP 27165985A JP H0332078 B2 JPH0332078 B2 JP H0332078B2
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Description
〔産業上の利用分野〕
この発明は、時分割処理方式によつて複数チヤ
ンネルでデイジタル楽音信号を発生する電子楽器
に関し、特に、発生したデイジタル楽音信号をデ
イジタルフイルタで制御し、更にピツチに同期し
てサンプリングし直すようにしたものに関する。 〔従来の技術〕 デイジタル的に楽音信号を発生する電子楽器に
おいては、サンプリング周波数が必ずしも楽音の
ピツチに調和するとは限らないため、折返しノイ
スの問題が生ずる。折返しノイズの問題を除去す
るには、サンプリング周波数を楽音のピツチに調
和させるピツチ同期技術が用いられる。このよう
なピツチ同期技術の従来例として、ピツチに同期
していないサンプリング周期で発生されたデイジ
タル楽音信号をピツチに同期したサンプリング周
期でサンプリングし直すようにすることが行われ
ている（特開昭55−144296号）。 一方、電子楽器の音色回路にデイジタルフイル
タを用いることは、例えば特開昭59−44096号公
報において示されている。しかし、音色回路にデ
イジタルフイルタを用いた場合においてピツチ同
期を如何にして行うかについては、従来は考えら
れていなかつた。 〔発明が解決しようとする問題点〕 ピツチ同期型の電子楽器においてデイジタルフ
イルタを単純に適用すると第２８図のようなにな
る。すなわち、楽音発生回路１２０から時分割的
に発生した複数チヤンネル（ｎ）のデイジタル楽
音信号を各チヤンネルに対応するタイミング信号
CH１〜CHnによつてチヤンネル別の第１のラツ
チ回路１２１１〜１２１ｎにラツチして時分割状
態を解除し、次いで各チヤンネルに割当てた楽音
のピツチに同期したピツチ同期パルスPSP１〜
PSPnによつて第１のラツチ回路１２１１〜１２
１ｎの出力を第２のラツチ回路１２２１〜１２２
ｎにラツチすることによりピツチに同期した再サ
ンプリングを行う。デイジタルフイルタDF１〜
DFnはチヤンネル別に独立にフイルタリングを行
うために各チヤンネル毎に並列的に設けられ、第
２のラツチ回路１２２１〜１２２ｎから出力され
るピツチ同期された状態のデイジタル楽音信号が
夫々入力される。このようなものにおいて、各回
路における動作速度について一例を挙げて検討し
てみると、楽音発生回路１２０における楽音信号
のサンプリング周波数が50kHz程度の固定レート
であるとすると、ピツチ同期パルスPSP１〜
PSPnのパルス発生タイミングの分解能はサンプ
リング周波数50kHzと楽音の各音高との公倍数で
あるから例えば400kHz程度の高いレートとなる。
そうすると、デイジタルフイルタDF１〜DFnの
動作レートは、第２のラツチ回路１２２１〜１２
２ｎのサンプリングレートの分解能400kHzに合
わせたレートを持つ必要があり、ここでデイジタ
ルフイルタDF１〜DFnの内部で各フイルタ次数
の演算を時分割で行うとすると更に400kHzの次
数倍の高速レートでフイルタ演算を行わねばなら
なくなる。 このように、デイジタルフイルタとピツチ同期
技術とを組合せる場合、フイルタの演算速度にか
なりの高速が要求されるおそれがあり、また、チ
ヤンネル別にフイルタ回路を設けねばならないお
それがあつた。そのため、コスト及び回路規模の
増大化を余儀なくするという不都合があつた。 この発明は上述の点に鑑みてなされたもので、
デイジタルフイルタの演算速度に過大な負担を課
すことなく、楽音信号のピツチ同期を行うように
した電子楽器を提供することを目的とする。 〔問題点を解決するための手段〕 第１図はこの発明の概要を図示したもので、こ
の発明に係る電子楽器は、複数のチヤンネルでデ
イジタル楽音信号を時分割的に発生する楽音発生
手段１１０と、この楽音発生手段１１０から発生
される複数チヤンネルのデイジタル楽音信号を入
力し、各チヤンネル別に時分割的にフイルタ演算
を実行するデイジタルフイルタ回路１１１と、各
チヤンネルの楽音信号のピツチに同期したピツチ
同期信号を夫々発生するピツチ同期信号発生手段
１１２と、前記デイジタルフイルタ回路１１１か
ら出力される各チヤンネルの楽音信号をそのチヤ
ンネルに対応して発生された前記ピツチ同期信号
に従つてサンプリングし、出力するピツチ同期出
力手段１１３とを具え、更に、前記ピツチ同期信
号に従つて前記デイジタルフイルタ回路のフイル
タ演算を行なうかは、楽音信号のピツチに無関係
の所定周期の信号に従つて前記デイジタルフイル
タ回路のフイルタ演算を行なうかを各チヤンネル
毎に制御するフイルタ演算モード制御手段を具え
たことを特徴としている。 〔作用及び発明の効果〕 ピツチ同期出力手段１１３はデイジタルフイル
タ回路１１１の出力側に設けられており、ピツチ
同期処理つまりピツチ同期信号による再サンプリ
ング処理はフイルタ出力信号に対して行われる。
従つて、デイジタルフイルタ回路１１１における
演算レートは楽音発生手段１１０から発生される
楽音信号の時分割レートに対応していればよく、
ピツチ同期信号の分解能に対応している必要はな
い。これにより、デイジタルフイルタ回路１１１
の演算速度にはそれほどの高速性が要求されず、
回路の負担が軽減される。例えば、楽音発生手段
１１０から発生される楽音信号のサンプリング周
波数が50kHzであるとすると、デイジタルフイル
タ回路１１１の演算周期も50kHzの１周期を単位
とするものであればよい。 従つてこの発明によれば、ピツチ同期処理によ
つて楽音信号のサンプリング周波数をそのピツチ
に調和させることにより折返しノイズを除去する
ことができると共に、デイジタルフイルタ回路の
演算速度にはピツチ同期信号の分解能ほどの高速
性が要求されないものとすることができるので、
回路の負担を軽減し、回路規模の小型化、低コス
ト化を図ることができる。また、デイジタルフイ
ルタ回路は複数チヤンネル時分割処理とすること
ができるので、この点でも回路規模の小型化、低
コスト化が図れる。因みに第２８図のような構成
ではデイジタルフイルタ回路に高速動作が要求さ
れるのでこれを更に複数チヤンネルで時分割動作
させるのは困難であり、どうしても図示のような
並列型となつてしまうという欠点がある。更に、
ピツチ同期回路の前段にデイジタルフイルタ回路
を設けた構成であるため、デイジタルフイルタ回
路におけるフイルタ演算の単位時間を、固定する
ことも、また、個別の入力楽音信号のピツチに対
応して変化させることもできる。従つて、フイル
タ演算モード制御手段を設け、ピツチ同期信号に
従つて前記デイジタルフイルタ回路のフイルタ演
算を行なうか、楽音信号のピツチに無関係の所定
周期の信号に従つて前記デイジタルフイルタ回路
のフイルタ演算を行なうかの制御を、各チヤンネ
ル毎に行なうことが可能となる。つまり、フイル
タ演算のためのサンプリング周波数をピツチ同
期／非同期に切換えることが各チヤンネル別に行
なえるようになる。その結果、ピツチ同期信号に
従つてデイジタルフイルタ回路のフイルタ演算を
行なう場合は、移動フオネマント特性のフイルタ
リングつまり音色合成を行うことができる。ま
た、楽音信号のピツチに無関係の所定周期の信号
に従つてデイジタルフイルタ回路のフイルタ演算
を行なう場合は、固定フオネマント特性のフイル
タリングつまり音色合成を行うことができる。 このように、この発明によれば、移動フオネマ
ント型のフイルタ演算と固定フオルマント型のフ
イルタ演算の自由な切換えも可能であるという効
果を奏する。 〔実施例〕 以下、添付図面を参照してこの発明の実施例を
詳細に説明しよう。 ＜一実施例の全体構成説明＞ 第２図において、鍵盤１０は発生すべき楽音の
音高を指定するための複数の鍵を具備している。
鍵タツチ検出器１１は、鍵盤１０で押圧された鍵
に加えられたタツチを検出するものであり、イニ
シヤルタツチあるいはアフタータツチのどちらを
検出するものであつてもよい。音色選択装置１２
は発生すべき楽音の音色を選択する操作子群から
成るものである。ピツチベンド操作子１３は、発
生すべき楽音のピツチをその操作量に応じて連続
的に変調するためのものであり、例えば、ダイヤ
ル式の操作子から成る。マイクロコンピユータ１
４は、CPU（中央処理ユニツト）１５、プログラ
ム及びその他データを記憶しているROM（リー
ドオンリメモリ）１６、ワーキング及びデータ記
憶用のRAM（ランダムアクセスメモリ）１７を
含んでおり、データ及びアドレスバス２８を介し
て電子楽器内の各回路との間のデータの授受を行
い、鍵盤１０における押鍵検出処理及び複数の発
音チヤンネルに対する押圧鍵の発音割当て処理、
音色選択装置１２における音色選択操作の検出処
理、ピツチベント操作子１３における操作量の検
出処理、その他種々の処理を実行する。 トーンジエネレータ１８は複数の発音チヤンネ
ルで夫々独立にデイジタル楽音信号を発生するこ
とが可能なものであり、各チヤンネルに割当てた
鍵を示すキーコードKC及び該鍵のオン・オフを
示すキーオン信号KONその他必要なデータをマ
イクロコンピユータ１４からバス２８を介して受
け取り、これに基づき各チヤンネルでデイジタル
楽音信号を発生する。トーンジエネレータ１８の
内部にはピツチ同期信号発生回路１９を含んでお
り、各チヤンネルで発生する楽音信号のピツチに
同期するピツチ同期信号を各チヤンネル毎に発生
する。 この実施例の仕様においては、トーンジエネレ
ータ１８は第１乃至第16チヤンネル（Ch１〜Ch
１６）の合計16チヤンネルで時分割的にデイジタ
ル楽音信号を発生する。トーンジエネレータ１８
から時分割多重的に出力されるデイジタル楽音波
形サンプル値データをTDXで示す。マスタクロ
ツク発生器２０から発生されるマスタクロツクパ
ルスφは、トーンジエネレータ１８の基本的な動
作時間を制御するものである。デイジタル楽音波
形サンプル値データTDXの時分割多重化の１サ
イクルはマスタクロツクパルスφの64周期であ
り、この１サイクル64周期における各周期毎のタ
イムスロツトを１〜64の番号を付して示すと第３
図のようである。同図には、多重化されたデイジ
タル楽音波形サンプル値データTDXのチヤンネ
ルタイミング１〜16の仕様も示されている。例え
ば、第１チヤンネルのデータTDXはタイムスロ
ツト３３〜３６の４スロツトに割当てられてい
る。 この実施例の仕様においては、楽音波形サンプ
ル値データTDXは16チヤンネル分のデータが上
述のように共通に多重化されて出力されるが、各
チヤンネルのピツチ同期信号PS１，PS２は２系
統に分けて８チヤンネル毎に時分割多重化されて
出力される。一方のピツチ同期信号PS１は第１
〜第８（Ch１〜Ch８）のピツチ同期信号を時分割
多重化したもので、そのチヤンネルタイミングは
第３図のようである。他方のピツチ同期信号PS
２は第９〜第16（Ch９〜Ch１６）のピツチ同期信
号を時分割多重化したもので、そのチヤンネルタ
イミングは第３図のようである。図から明らかな
ように、各チヤンネルのピツチ同期信号PS１〜
PS２は１タイムスロツトの幅で発生し、その時
分割多重化の１サイクルは８タイムスロツトであ
る。 ２系統のアダプテイブデイジタルフイルタ装置
（以下ADFと略称することがある）２１，２２
は、楽音信号のフイルタリングに適するように構
成されたデイジタルフイルタ装置であつて、この
実施例の仕様では夫々８チヤンネル分の楽音信号
のフイルタリングが可能であり、一方のADF２
１は第１〜第８チヤンネルの楽音信号のフイルタ
リングを行い、他方のADF２１は第９〜第16チ
ヤンネルの楽音信号のフイルタリングを行う。こ
のADF２１，２２の内部には、所定の型式のデ
イジタルフイルタ回路、フイルタパラメータメモ
リ、フイルタパラメータの供給を制御する各種回
路、フイルタを施すべき楽音信号のピツチに同期
してフイルタ演算動作を行わせる制御回路、フイ
ルタを施した楽音信号をそのピツチに同期して出
力するピツチ同期出力回路、など各種機能の回路
が含まれており、楽音信号のフイルタリングに適
した構成となつている。 トーンジエネレータ１８から出力されたデイジ
タル楽音波形のサンプル値データTDXはADF２
１及び２２に入力される。また、第１〜第８チヤ
ンネルのピツチ同期信号PS１はADF２１に入力
され、第９〜第16チヤンネルのピツチ同期信号
PS２はADF２２に入力される。ADF２１及び２
２では、ピツチ同期信号PS１，PS２が発生した
（信号“１”となつた）タイムスロツトに対応す
るチヤンネルのデータTDXを内部に取り込み、
そのチヤンネルの１サンプル値データに関してフ
イルタ演算を実行する。従つて、一方のADF２
１では、ピツチ同期信号PS１に応じて第１〜第
８チヤンネルの楽音信号のフイルタ演算を行い、
他方のADF２２では、ピツチ同期信号PS２に応
じて第９〜第16チヤンネルの楽音信号のフイルタ
演算を行う。こうして、ADF２１及び２２にお
けるフイルタ演算の単位時間（サンプリング周期
に同期した信号遅延時間）がフイルタを施すべき
楽音信号のピツチに同期したものとなり、ピツチ
に応じてフイルタ演算単位時間が変動することに
より移動フオルマント特性のフイルタリングが実
現される。なお、回路の基本的な動作タイミング
を制御するためのマスタクロツクパルスφとシス
テムシンクロパルスSYNCがADF２１及び２２
に与えられる。システムシンクロパルスSYNCは
第３図に示すように64タイムスロツト周期で発生
するパルスであり、デイジタル楽音信号の時分割
多重化の１サイクルに同期している。また、
ADF２１及び２２には、フイルタ動作を制御す
るための各種のデータがバス２８を介してマイク
ロコンピユータ１４の制御の下で与えられる。 また、このADF２１及び２２では、実際のフ
イルタ演算動作がフイルタを施すべき楽音信号の
ピツチに同期して行われるのみならず、フイルタ
済みの楽音波形サンプル値データをそのピツチに
同期してサンプリングし直し、完全にピツチ同期
させた状態で出力するようになつている。このフ
イルタ済みデータをピツチに同期して再サンプリ
ングするためにもピツチ同期信号PS１，PS２が
利用される。 ADF２１及び２２出力された各チヤンネルの
デイジタル楽音信号サンプル値データをアキユム
レータ２３で合計し、16チヤンネル分のサンプル
値データを合計した楽音波形サンプル値データを
求める。アキユムレータ２３の出力データをデイ
ジタル／アナログ変換器２４でアナログの楽音信
号に変換し、サウンドシステム２５を介して発音
する。 この実施例の仕様において、フイルタ係数の供
給は２つのモードで制御され、１つは「スタテイ
ツクモード」であり、これは楽音の発音期間中は
フイルタ係数を変更しないモードである。もう１
つは「ダイナミツクモード」であり、これは楽音
の発音期間中はフイルタ係数を時間的に変化させ
るモードであり、フイルタリングによる音色の時
間的変化が得られる。スタテイツクモードのため
のフイルタ係数は、ADF２１及び２２の内部の
フイルタパラメータメモリ内に記憶されている。
ダイナミツクモードのためのフイルタ係数は、ダ
イナミツク制御用パラメータメモリ２６に記憶さ
れており、これはマイクロコンピユータ１４の制
御の下で時間的に切替えて読み出され、バス２８
を介してADF２１及び２２に与えられる。ダイ
ナミツク／スタテイツク選択スイツチ２７は、フ
イルタ係数の供給をどちらのモードで制御するか
を選択するためのスイツチである。 なお、クロツク周波数について一例を示すと、
マスタクロツクパルスφは約3.2MHzであり、ピ
ツチ同期信号PS１，PS２の時分割１サイクル
（８タイムスロツト）の繰返し周波数は400kHzで
あり、デイジタル楽音波形サンプル値データ
TDXの時分割１サイクル（フイルタにおける１
演算サイクル）（64タイムスロツト）の繰返し周
波数は50kHzである。 次に、第２図における各回路の詳細例について
説明する。 ＜ピツチ同期信号の発生について＞ 第４図はピツチ同期信号発生回路１９の一例を
示すもので、これは一方の系統（第１〜第８チヤ
ンネル）のピツチ同期信号PS１を発生する。も
う一方のピツチ同期信号PS２も第４図と同一の
構成によつて発生される。 ピツチ同期信号PS１は、Ｐナンバメモリ２９
から読み出したＰンバをカウンタ３０で各チヤン
ネル毎に時分割的にカウントすることに基づき発
生される。Ｐナンバとは、或る基準オクターブに
おける各音名Ｃ〜Ｂに対応する周波数を持つ楽音
波形の１周期中のサンプル点数を示す数である。
ピツチ同期信号PS１を第３図に示すように８チ
ヤンネル時分割で発生するようにする場合、その
基本的なサンプリング周波数（換言すればピツチ
同期信号PS１の分解能）はマスタクロツクパル
スφの1/8の周波数（例えば400kHz）であり、こ
れはどの音名でも共通である。他方、基本的なサ
ンプリング周波数が共通であるため、各音名のＰ
ナンバは、その音名周波数に対応して夫々異なる
値を示す。基準オクターブにおける或る音名の周
波数をfnとし、上述の共通のサンプリング周波数
（400kHz）をfcとすると、その音名に対応するＰ
ナンバは次のようにして定まる。 Ｐナンバ＝fc÷fn …(1) ここで、共通サンプリング周波数fcがfc＝400k
Hz、音名Ａの周波数fnがfn＝440Hz（つまりA4
音）であるとすると、音名ＡのＰナンバは、上記
式から、 音名ＡのＰナンバ＝400000÷440＝909 となる。 一方、トーンジエネレータ１８内で発生可能な
楽音波形１周期当りの異なるサンプル点振幅値の
サンプル点数が64であるとすると、周波数fnの実
効サンプリング周波数feは、 fe＝fn×64 …(2) となり、fn＝440Hzの場合は、 fe＝440×64＝28160Hz となる。 同様にして、或る基準オクターブにおける各音
名のＰナンバと実効サンプリング周波数feを下記
表のように決定することができる。この場合、基
準オクターブはG4音からＦ＃５音までの１オク
ターブである。
ンネルでデイジタル楽音信号を発生する電子楽器
に関し、特に、発生したデイジタル楽音信号をデ
イジタルフイルタで制御し、更にピツチに同期し
てサンプリングし直すようにしたものに関する。 〔従来の技術〕 デイジタル的に楽音信号を発生する電子楽器に
おいては、サンプリング周波数が必ずしも楽音の
ピツチに調和するとは限らないため、折返しノイ
スの問題が生ずる。折返しノイズの問題を除去す
るには、サンプリング周波数を楽音のピツチに調
和させるピツチ同期技術が用いられる。このよう
なピツチ同期技術の従来例として、ピツチに同期
していないサンプリング周期で発生されたデイジ
タル楽音信号をピツチに同期したサンプリング周
期でサンプリングし直すようにすることが行われ
ている（特開昭55−144296号）。 一方、電子楽器の音色回路にデイジタルフイル
タを用いることは、例えば特開昭59−44096号公
報において示されている。しかし、音色回路にデ
イジタルフイルタを用いた場合においてピツチ同
期を如何にして行うかについては、従来は考えら
れていなかつた。 〔発明が解決しようとする問題点〕 ピツチ同期型の電子楽器においてデイジタルフ
イルタを単純に適用すると第２８図のようなにな
る。すなわち、楽音発生回路１２０から時分割的
に発生した複数チヤンネル（ｎ）のデイジタル楽
音信号を各チヤンネルに対応するタイミング信号
CH１〜CHnによつてチヤンネル別の第１のラツ
チ回路１２１１〜１２１ｎにラツチして時分割状
態を解除し、次いで各チヤンネルに割当てた楽音
のピツチに同期したピツチ同期パルスPSP１〜
PSPnによつて第１のラツチ回路１２１１〜１２
１ｎの出力を第２のラツチ回路１２２１〜１２２
ｎにラツチすることによりピツチに同期した再サ
ンプリングを行う。デイジタルフイルタDF１〜
DFnはチヤンネル別に独立にフイルタリングを行
うために各チヤンネル毎に並列的に設けられ、第
２のラツチ回路１２２１〜１２２ｎから出力され
るピツチ同期された状態のデイジタル楽音信号が
夫々入力される。このようなものにおいて、各回
路における動作速度について一例を挙げて検討し
てみると、楽音発生回路１２０における楽音信号
のサンプリング周波数が50kHz程度の固定レート
であるとすると、ピツチ同期パルスPSP１〜
PSPnのパルス発生タイミングの分解能はサンプ
リング周波数50kHzと楽音の各音高との公倍数で
あるから例えば400kHz程度の高いレートとなる。
そうすると、デイジタルフイルタDF１〜DFnの
動作レートは、第２のラツチ回路１２２１〜１２
２ｎのサンプリングレートの分解能400kHzに合
わせたレートを持つ必要があり、ここでデイジタ
ルフイルタDF１〜DFnの内部で各フイルタ次数
の演算を時分割で行うとすると更に400kHzの次
数倍の高速レートでフイルタ演算を行わねばなら
なくなる。 このように、デイジタルフイルタとピツチ同期
技術とを組合せる場合、フイルタの演算速度にか
なりの高速が要求されるおそれがあり、また、チ
ヤンネル別にフイルタ回路を設けねばならないお
それがあつた。そのため、コスト及び回路規模の
増大化を余儀なくするという不都合があつた。 この発明は上述の点に鑑みてなされたもので、
デイジタルフイルタの演算速度に過大な負担を課
すことなく、楽音信号のピツチ同期を行うように
した電子楽器を提供することを目的とする。 〔問題点を解決するための手段〕 第１図はこの発明の概要を図示したもので、こ
の発明に係る電子楽器は、複数のチヤンネルでデ
イジタル楽音信号を時分割的に発生する楽音発生
手段１１０と、この楽音発生手段１１０から発生
される複数チヤンネルのデイジタル楽音信号を入
力し、各チヤンネル別に時分割的にフイルタ演算
を実行するデイジタルフイルタ回路１１１と、各
チヤンネルの楽音信号のピツチに同期したピツチ
同期信号を夫々発生するピツチ同期信号発生手段
１１２と、前記デイジタルフイルタ回路１１１か
ら出力される各チヤンネルの楽音信号をそのチヤ
ンネルに対応して発生された前記ピツチ同期信号
に従つてサンプリングし、出力するピツチ同期出
力手段１１３とを具え、更に、前記ピツチ同期信
号に従つて前記デイジタルフイルタ回路のフイル
タ演算を行なうかは、楽音信号のピツチに無関係
の所定周期の信号に従つて前記デイジタルフイル
タ回路のフイルタ演算を行なうかを各チヤンネル
毎に制御するフイルタ演算モード制御手段を具え
たことを特徴としている。 〔作用及び発明の効果〕 ピツチ同期出力手段１１３はデイジタルフイル
タ回路１１１の出力側に設けられており、ピツチ
同期処理つまりピツチ同期信号による再サンプリ
ング処理はフイルタ出力信号に対して行われる。
従つて、デイジタルフイルタ回路１１１における
演算レートは楽音発生手段１１０から発生される
楽音信号の時分割レートに対応していればよく、
ピツチ同期信号の分解能に対応している必要はな
い。これにより、デイジタルフイルタ回路１１１
の演算速度にはそれほどの高速性が要求されず、
回路の負担が軽減される。例えば、楽音発生手段
１１０から発生される楽音信号のサンプリング周
波数が50kHzであるとすると、デイジタルフイル
タ回路１１１の演算周期も50kHzの１周期を単位
とするものであればよい。 従つてこの発明によれば、ピツチ同期処理によ
つて楽音信号のサンプリング周波数をそのピツチ
に調和させることにより折返しノイズを除去する
ことができると共に、デイジタルフイルタ回路の
演算速度にはピツチ同期信号の分解能ほどの高速
性が要求されないものとすることができるので、
回路の負担を軽減し、回路規模の小型化、低コス
ト化を図ることができる。また、デイジタルフイ
ルタ回路は複数チヤンネル時分割処理とすること
ができるので、この点でも回路規模の小型化、低
コスト化が図れる。因みに第２８図のような構成
ではデイジタルフイルタ回路に高速動作が要求さ
れるのでこれを更に複数チヤンネルで時分割動作
させるのは困難であり、どうしても図示のような
並列型となつてしまうという欠点がある。更に、
ピツチ同期回路の前段にデイジタルフイルタ回路
を設けた構成であるため、デイジタルフイルタ回
路におけるフイルタ演算の単位時間を、固定する
ことも、また、個別の入力楽音信号のピツチに対
応して変化させることもできる。従つて、フイル
タ演算モード制御手段を設け、ピツチ同期信号に
従つて前記デイジタルフイルタ回路のフイルタ演
算を行なうか、楽音信号のピツチに無関係の所定
周期の信号に従つて前記デイジタルフイルタ回路
のフイルタ演算を行なうかの制御を、各チヤンネ
ル毎に行なうことが可能となる。つまり、フイル
タ演算のためのサンプリング周波数をピツチ同
期／非同期に切換えることが各チヤンネル別に行
なえるようになる。その結果、ピツチ同期信号に
従つてデイジタルフイルタ回路のフイルタ演算を
行なう場合は、移動フオネマント特性のフイルタ
リングつまり音色合成を行うことができる。ま
た、楽音信号のピツチに無関係の所定周期の信号
に従つてデイジタルフイルタ回路のフイルタ演算
を行なう場合は、固定フオネマント特性のフイル
タリングつまり音色合成を行うことができる。 このように、この発明によれば、移動フオネマ
ント型のフイルタ演算と固定フオルマント型のフ
イルタ演算の自由な切換えも可能であるという効
果を奏する。 〔実施例〕 以下、添付図面を参照してこの発明の実施例を
詳細に説明しよう。 ＜一実施例の全体構成説明＞ 第２図において、鍵盤１０は発生すべき楽音の
音高を指定するための複数の鍵を具備している。
鍵タツチ検出器１１は、鍵盤１０で押圧された鍵
に加えられたタツチを検出するものであり、イニ
シヤルタツチあるいはアフタータツチのどちらを
検出するものであつてもよい。音色選択装置１２
は発生すべき楽音の音色を選択する操作子群から
成るものである。ピツチベンド操作子１３は、発
生すべき楽音のピツチをその操作量に応じて連続
的に変調するためのものであり、例えば、ダイヤ
ル式の操作子から成る。マイクロコンピユータ１
４は、CPU（中央処理ユニツト）１５、プログラ
ム及びその他データを記憶しているROM（リー
ドオンリメモリ）１６、ワーキング及びデータ記
憶用のRAM（ランダムアクセスメモリ）１７を
含んでおり、データ及びアドレスバス２８を介し
て電子楽器内の各回路との間のデータの授受を行
い、鍵盤１０における押鍵検出処理及び複数の発
音チヤンネルに対する押圧鍵の発音割当て処理、
音色選択装置１２における音色選択操作の検出処
理、ピツチベント操作子１３における操作量の検
出処理、その他種々の処理を実行する。 トーンジエネレータ１８は複数の発音チヤンネ
ルで夫々独立にデイジタル楽音信号を発生するこ
とが可能なものであり、各チヤンネルに割当てた
鍵を示すキーコードKC及び該鍵のオン・オフを
示すキーオン信号KONその他必要なデータをマ
イクロコンピユータ１４からバス２８を介して受
け取り、これに基づき各チヤンネルでデイジタル
楽音信号を発生する。トーンジエネレータ１８の
内部にはピツチ同期信号発生回路１９を含んでお
り、各チヤンネルで発生する楽音信号のピツチに
同期するピツチ同期信号を各チヤンネル毎に発生
する。 この実施例の仕様においては、トーンジエネレ
ータ１８は第１乃至第16チヤンネル（Ch１〜Ch
１６）の合計16チヤンネルで時分割的にデイジタ
ル楽音信号を発生する。トーンジエネレータ１８
から時分割多重的に出力されるデイジタル楽音波
形サンプル値データをTDXで示す。マスタクロ
ツク発生器２０から発生されるマスタクロツクパ
ルスφは、トーンジエネレータ１８の基本的な動
作時間を制御するものである。デイジタル楽音波
形サンプル値データTDXの時分割多重化の１サ
イクルはマスタクロツクパルスφの64周期であ
り、この１サイクル64周期における各周期毎のタ
イムスロツトを１〜64の番号を付して示すと第３
図のようである。同図には、多重化されたデイジ
タル楽音波形サンプル値データTDXのチヤンネ
ルタイミング１〜16の仕様も示されている。例え
ば、第１チヤンネルのデータTDXはタイムスロ
ツト３３〜３６の４スロツトに割当てられてい
る。 この実施例の仕様においては、楽音波形サンプ
ル値データTDXは16チヤンネル分のデータが上
述のように共通に多重化されて出力されるが、各
チヤンネルのピツチ同期信号PS１，PS２は２系
統に分けて８チヤンネル毎に時分割多重化されて
出力される。一方のピツチ同期信号PS１は第１
〜第８（Ch１〜Ch８）のピツチ同期信号を時分割
多重化したもので、そのチヤンネルタイミングは
第３図のようである。他方のピツチ同期信号PS
２は第９〜第16（Ch９〜Ch１６）のピツチ同期信
号を時分割多重化したもので、そのチヤンネルタ
イミングは第３図のようである。図から明らかな
ように、各チヤンネルのピツチ同期信号PS１〜
PS２は１タイムスロツトの幅で発生し、その時
分割多重化の１サイクルは８タイムスロツトであ
る。 ２系統のアダプテイブデイジタルフイルタ装置
（以下ADFと略称することがある）２１，２２
は、楽音信号のフイルタリングに適するように構
成されたデイジタルフイルタ装置であつて、この
実施例の仕様では夫々８チヤンネル分の楽音信号
のフイルタリングが可能であり、一方のADF２
１は第１〜第８チヤンネルの楽音信号のフイルタ
リングを行い、他方のADF２１は第９〜第16チ
ヤンネルの楽音信号のフイルタリングを行う。こ
のADF２１，２２の内部には、所定の型式のデ
イジタルフイルタ回路、フイルタパラメータメモ
リ、フイルタパラメータの供給を制御する各種回
路、フイルタを施すべき楽音信号のピツチに同期
してフイルタ演算動作を行わせる制御回路、フイ
ルタを施した楽音信号をそのピツチに同期して出
力するピツチ同期出力回路、など各種機能の回路
が含まれており、楽音信号のフイルタリングに適
した構成となつている。 トーンジエネレータ１８から出力されたデイジ
タル楽音波形のサンプル値データTDXはADF２
１及び２２に入力される。また、第１〜第８チヤ
ンネルのピツチ同期信号PS１はADF２１に入力
され、第９〜第16チヤンネルのピツチ同期信号
PS２はADF２２に入力される。ADF２１及び２
２では、ピツチ同期信号PS１，PS２が発生した
（信号“１”となつた）タイムスロツトに対応す
るチヤンネルのデータTDXを内部に取り込み、
そのチヤンネルの１サンプル値データに関してフ
イルタ演算を実行する。従つて、一方のADF２
１では、ピツチ同期信号PS１に応じて第１〜第
８チヤンネルの楽音信号のフイルタ演算を行い、
他方のADF２２では、ピツチ同期信号PS２に応
じて第９〜第16チヤンネルの楽音信号のフイルタ
演算を行う。こうして、ADF２１及び２２にお
けるフイルタ演算の単位時間（サンプリング周期
に同期した信号遅延時間）がフイルタを施すべき
楽音信号のピツチに同期したものとなり、ピツチ
に応じてフイルタ演算単位時間が変動することに
より移動フオルマント特性のフイルタリングが実
現される。なお、回路の基本的な動作タイミング
を制御するためのマスタクロツクパルスφとシス
テムシンクロパルスSYNCがADF２１及び２２
に与えられる。システムシンクロパルスSYNCは
第３図に示すように64タイムスロツト周期で発生
するパルスであり、デイジタル楽音信号の時分割
多重化の１サイクルに同期している。また、
ADF２１及び２２には、フイルタ動作を制御す
るための各種のデータがバス２８を介してマイク
ロコンピユータ１４の制御の下で与えられる。 また、このADF２１及び２２では、実際のフ
イルタ演算動作がフイルタを施すべき楽音信号の
ピツチに同期して行われるのみならず、フイルタ
済みの楽音波形サンプル値データをそのピツチに
同期してサンプリングし直し、完全にピツチ同期
させた状態で出力するようになつている。このフ
イルタ済みデータをピツチに同期して再サンプリ
ングするためにもピツチ同期信号PS１，PS２が
利用される。 ADF２１及び２２出力された各チヤンネルの
デイジタル楽音信号サンプル値データをアキユム
レータ２３で合計し、16チヤンネル分のサンプル
値データを合計した楽音波形サンプル値データを
求める。アキユムレータ２３の出力データをデイ
ジタル／アナログ変換器２４でアナログの楽音信
号に変換し、サウンドシステム２５を介して発音
する。 この実施例の仕様において、フイルタ係数の供
給は２つのモードで制御され、１つは「スタテイ
ツクモード」であり、これは楽音の発音期間中は
フイルタ係数を変更しないモードである。もう１
つは「ダイナミツクモード」であり、これは楽音
の発音期間中はフイルタ係数を時間的に変化させ
るモードであり、フイルタリングによる音色の時
間的変化が得られる。スタテイツクモードのため
のフイルタ係数は、ADF２１及び２２の内部の
フイルタパラメータメモリ内に記憶されている。
ダイナミツクモードのためのフイルタ係数は、ダ
イナミツク制御用パラメータメモリ２６に記憶さ
れており、これはマイクロコンピユータ１４の制
御の下で時間的に切替えて読み出され、バス２８
を介してADF２１及び２２に与えられる。ダイ
ナミツク／スタテイツク選択スイツチ２７は、フ
イルタ係数の供給をどちらのモードで制御するか
を選択するためのスイツチである。 なお、クロツク周波数について一例を示すと、
マスタクロツクパルスφは約3.2MHzであり、ピ
ツチ同期信号PS１，PS２の時分割１サイクル
（８タイムスロツト）の繰返し周波数は400kHzで
あり、デイジタル楽音波形サンプル値データ
TDXの時分割１サイクル（フイルタにおける１
演算サイクル）（64タイムスロツト）の繰返し周
波数は50kHzである。 次に、第２図における各回路の詳細例について
説明する。 ＜ピツチ同期信号の発生について＞ 第４図はピツチ同期信号発生回路１９の一例を
示すもので、これは一方の系統（第１〜第８チヤ
ンネル）のピツチ同期信号PS１を発生する。も
う一方のピツチ同期信号PS２も第４図と同一の
構成によつて発生される。 ピツチ同期信号PS１は、Ｐナンバメモリ２９
から読み出したＰンバをカウンタ３０で各チヤン
ネル毎に時分割的にカウントすることに基づき発
生される。Ｐナンバとは、或る基準オクターブに
おける各音名Ｃ〜Ｂに対応する周波数を持つ楽音
波形の１周期中のサンプル点数を示す数である。
ピツチ同期信号PS１を第３図に示すように８チ
ヤンネル時分割で発生するようにする場合、その
基本的なサンプリング周波数（換言すればピツチ
同期信号PS１の分解能）はマスタクロツクパル
スφの1/8の周波数（例えば400kHz）であり、こ
れはどの音名でも共通である。他方、基本的なサ
ンプリング周波数が共通であるため、各音名のＰ
ナンバは、その音名周波数に対応して夫々異なる
値を示す。基準オクターブにおける或る音名の周
波数をfnとし、上述の共通のサンプリング周波数
（400kHz）をfcとすると、その音名に対応するＰ
ナンバは次のようにして定まる。 Ｐナンバ＝fc÷fn …(1) ここで、共通サンプリング周波数fcがfc＝400k
Hz、音名Ａの周波数fnがfn＝440Hz（つまりA4
音）であるとすると、音名ＡのＰナンバは、上記
式から、 音名ＡのＰナンバ＝400000÷440＝909 となる。 一方、トーンジエネレータ１８内で発生可能な
楽音波形１周期当りの異なるサンプル点振幅値の
サンプル点数が64であるとすると、周波数fnの実
効サンプリング周波数feは、 fe＝fn×64 …(2) となり、fn＝440Hzの場合は、 fe＝440×64＝28160Hz となる。 同様にして、或る基準オクターブにおける各音
名のＰナンバと実効サンプリング周波数feを下記
表のように決定することができる。この場合、基
準オクターブはG4音からＦ＃５音までの１オク
ターブである。
【表】
第４図のカウンタ３０において、ピツチ同期信
号PS１は、マスタクロツクパルスφに基づき確
立される共通サンプリング周波数fcをＰナンバに
応じて分周することにより得られる。前述から明
らかなように、Ｐナンバは１周期波形中の共通サ
ンプリング周波数fcの周波数つまりサンプル点数
であり、一方、トーンジエネレータ１８で発生可
能な楽音波形１周期当りの実効的なサンプル点数
は前述の通り64である。従つて、共通サンプリン
グ周波数fcを分周する分周数を 分周数＝Ｐナンバ÷64 …(3) とすれば、その分周出力として楽音１周期当り64
個のパルスを得ることができ、これにより64個の
実効的なサンプル点をすべて確立することができ
る。このようにして定まる分周数によつて共通サ
ンプリング周波数fcを分周すると、前記(1)，(2)，
(3)式より、 fc÷分周数＝（fn×Ｐナンバ）÷（Ｐナンバ÷64） ＝fn×64＝fe …(4) となり、この分周出力によつてサンプル点アドレ
スを変化させることにより実効サンプリング周波
数feを確立することができる。このようにして確
立される実効サンプリング周波数feは、音名周波
数fnに調和しており、ピツチ同期が実現される。
カウンタ３０から発生される各チヤンネルのピツ
チ同期信号PS１はそのチヤンネルに割当てられ
た鍵の音名に対応して上記(4)式で示されるような
分周出力信号すなわち実効サンプリング周波数fe
を持つ信号である。 ところで上記(3)式で定まる分周数は整数になる
とは限らず、小数を含むことが多い。例えば、音
名Ａの場合、 分周数＝909÷64≒14.20 である。そこで、カウンタ３０における分周動作
は、後述のように、(3)式で定まる分周数に近い２
つの整数で適宜分周し、その平均的な結果として
(3)式で定まる分周数で分周したのと同じ結果が得
られるようにしている。 第４図において、Ｐナンバメモリ２９は、前記
第１表に示すような基準オクターブにおける各音
名のＰナンバを予め記憶している。各チヤンネル
に割当てられた鍵のキーコードKCがバス２８を
介してトーンジエネレータ１８に与えられ、該ト
ーンジエネレータ１８の内部において第１〜第８
チヤンネルのキーコードKCが第３図のPS１のチ
ヤンネルタイミングに示すようなタイミングで時
分割多重化され、第９〜第16チヤンネルのキーコ
ードKCが第３図のPS２のチヤンネルタイミング
に示すようなタイミングで時分割多重化される。
こうして時分割多重化された第１〜第８チヤンネ
ルのキーコードKCがＰナンバメモリ２９に入力
される。Ｐナンバメモリ２９は入力された第１〜
第８チヤンネルのキーコードKCの音名に対応し
てＰナンバを時分割的に読み出す。 カウンタ３０は、Ｐナンバメモリ２９から読み
出されたＰナンバを入力する加算器３１と、この
加算器３１の出力を「０」入力に入力したセレク
タ３２と、このセレクタ３２の出力を入力した８
ステージのシフトレジスタ３３と、シフトレジス
タ３３の出力の下位ビツト（小数部）をゲートし
て加算器３１の他の入力に与えるゲート３４と、
シフトレジスタ３３の出力の上位ビツト（整数
部）を入力して全ビツトが“１”の７ビツトから
成るオール“１”信号と加算する加算器３５とを
含んでいる。Ｐナンバそれ自体は12ビツトの２進
コード化信号であるが、加算器３１の出力は桁上
がり信号のビツトとして１ビツト余分に含む13ビ
ツトの信号から成る。 反転キーオンパルスと加算器３５のキ
ヤリアウト出力COから出力された信号がアンド
回路３６に入力されており、このアンド回路３６
の出力がセレクタ３２の選択制御入力に加わる。
アンド回路３６の出力信号が“０”のときは加算
器３１からセレクタ３２の「０」入力に与えられ
た信号が選択され、“１”のときは「１」入力に
与えられた信号が選択される。セレクタ３２の
「１」入力には、シフトレジスタ３３の出力の下
位ビツト（小数部）と加算器３５の出力７ビツト
（整数部）とから成る13ビツトの信号が与えられ
る。キーオンパルスKONPは鍵の押し始めで一
度だけ“１”となる信号であり、第１〜第８チヤ
ンネルに対応するものが時分割多重化されてい
る。反転キーオンパルスはこのキーオン
パルスKONPを反転した信号である。 セレクタ３２、シフトレジスタ３３、加算器３
５の部分は、Ｐナンバに応じて前記(3)式に示すよ
うな分周数を確立し、この分周数の整数部に応じ
て共通サンプリング周波数fcの分周を行うための
回路である。加算器３１は、上記分周数の小数部
に応じて前記整数部の値を調整するためのもので
ある。 前記(3)式において除数64は26であるため、分周
数を求めるために格別の割算を行うことなく、単
にＰナンバの下位６ビツトを小数部として取扱う
だけで該Ｐナンバに対応する分周数を確立するこ
とができる。従つて、加算器３１、セレクタ３２
及びシフトレジスタ３３の出力信号13ビツトのう
ち下位６ビツトが小数部の重みであり、上位７ビ
ツトが整数部の重みである。 加算器３５においてオール“１”信号を加算す
ることは１減算することに等しい。従つて、加算
器３５では、事実上、シフトレジスタ３３の出力
の整数値から１減算することを行う。この加算器
３５の減算結果は演算されなかつた小数部の６ビ
ツトデータと共にセレクタ３２の「１」入力に戻
され、シフトレジスタ３３を経由して再び加算器
３５に入力される。シフトレジスタ３３はマスタ
クロツクパルスφによつてシフト制御されるた
め、同じチヤンネルの信号がシフトレジスタ３３
から出力される周期はマスタクロツクパルスφの
８倍の周期つまり共通サンプリング周波数fcの周
期である。 鍵の押し始めにおいて、その鍵が割当てられた
チヤンネルタイミングで反転キーオンパルス
KONPが一度だけ“０”となり、このとき、セ
レクタ３２の「０」入力を介して該鍵のＰナンバ
が選択される。このＰナンバの整数部がシフトレ
ジスタ３３から加算器３５に与えられ、共通サン
プリング周波数fcの周期で該整数部から１が繰返
し減算される。整数部の減算結果が１以上の値の
とき、加算器３５のキヤリイアウト出力COから
は絶えずキヤリイアウト信号“１”が出力され、
アンド回路３６の条件が成立するので、セレクタ
３２は「１」入力を選択し続ける。減算の繰返し
によつてやがて加算器３５の出力が“０”になつ
たときつまりＰナンバの整数部の数と同数のfcの
周期が経過したとき、加算器３５のキヤリイアウ
ト信号は出力されず、アンド回路３６の条件は成
立しない。そのとき、セレクタ３２は「０」入力
を選択し、Ｐナンバとシフトレジスタ３３の出力
の下位６ビツト（小数部データ）とを加算した加
算器３１の出力を選択する。こうして、小数部の
加算によつて幾分変更された値のＰナンバがシフ
トレジスタ３３に与えられ、今度は変更されたＰ
ナンバの整数値から１減算することが繰返され
る。なお、ゲート３４は反転キーオンパルス
KONPによつて鍵の押し始めでだけ不能化され、
それ以外のときは常時小数部データを加算器３１
に与える。加算器３１におけるＰナンバに対する
小数部データの加算によつて実際に分周に使用す
る分周数の整数値はＰナンバから求まる分周数の
繕数値よりも１大きくなることがある。例えば、
音名ＡのＰナンバは909であり、その分周数は
14.20であるが、最初はその整数値14に従つて分
周を行うが、次は14.20＋0.20＝14.40となり、や
がて15.00となりその整数値15に従つて分周を行
うことになる。こうして、Ｐナンバによつて求ま
る分周数の整数値と同じか、それよりも１大きい
数に従つて、共通サンプリング周波数fcの分周が
行われ、平均的な結果としてＰナンバによつて求
まる分周数に従う分周動作が達成される。加算器
３５のキヤリイアウト出力COの信号がその分周
出力に相当するものであり、これをインバータ３
７で反転した信号がピツチ同期信号PS１として
出力される。 理解を深めるために、音名Ａを例にして、セレ
クタ３２の出力の変化の一例を示す。変化タイミ
ングは共通サンプリング周波数fcの周期である。
最初はＰナンバ909に対応する分周数14.20であ
り、次にその整数値が１減つた13.20であり、以
下、12.20，11.20，10.20，…2.20，1.20とその整
数値が順次１づつ減少する。fcの14周期目にセレ
クタ３２の「１」入力に加わる数値が0.20とな
り、このときキヤリイアウト信号が“０”とな
り、ピツチ同期信号PS１が“１”となり、セレ
クタ３２では「０」入力を選択する。セレクタ３
２の「０」入力にはＰナンバ909に対応する分周
数14.20にシフトレジスタ３３から与えられる小
数値0.20を加算した値14.40が与えられている。
従つて、14.40がセレクタ３２から出力される。
その後セレクタ３２の出力は13.40，12.40，
11.40，…2.40，1.40と順次１づつ減少してゆき、
fcの14周期目にセレクタ３２の「１」入力に加わ
る数値が0.40となると共に、加算器３５のキヤリ
イアウト信号が“０”となり、ピツチ同期信号
PS１が発生される。このとき加算器３１の出力
は14.20＋0.40＝14.60であり、これがセレクタ３
２の「０」入力を介してシフトレジスタ３３に与
えられる。こうして、音名Ａの場合は14又は15を
分周数として分周が行われ、共通サンプリング周
波数fc（例えば400kHz）の14又は15サイクル毎に
ピツチ同期信号PS１が“１”となる。 もう一方の第９〜第16チヤンネルに対応するピ
ツチ同期信号PS２も上述と同様にして発生され
る。 ＜トーンジエネレータの説明＞ トーンジエネレータ１８においては上述のよう
にして発生した各チヤンネルのピツチ同期信号
PS１，PS２を利用して、発生すべき楽音のピツ
チに同期したサンプリングタイミングに従つて該
楽音信号を発生するようにすることができる。勿
論、これに限らず、ピツチに同期していないサン
プリングタイミングに従つて楽音信号を発生する
ようにすることも可能である。 発生すべき楽音のサンプル点アドレス（瞬時位
相角）を指定するアドレスデータは、各チヤンネ
ルのピツチ同期信号PS１，PS２をチヤンネル別
に夫々独立にカウントすることにより発生するこ
とができる。ただし、ピツチ同期信号PS１，PS
２は前述の基準オクターブ（G4〜Ｆ＃５音）の
ピツチに対応しているので、上記アドレスデータ
を発生する場合は、発生すべき楽音のオクターブ
音域に応じて上記ピツチ同期信号PS１，PS２の
カウントの際のカウントレートを切換える必要が
ある。例えば、G3〜Ｆ＃４のオクターブの楽音
を発生する場合は、ピツチ同期信号PS１，PS２
が発生する毎に0.5をカウントし、G4〜Ｆ＃５の
オクターブの楽音を発生する場合は、ピツチ同期
信号PS１，PS２が発生する毎に１をカウント
し、G5〜Ｆ＃６のオクターブの楽音を発生する
場合は、ピツチ同期信号PS１，PS２が発生する
毎に２をカウントする。こうして、発生すべき楽
音のピツチ及びオクターブに同期して変化するア
ドレスデータを各チヤンネル毎に発生し、このア
ドレスデータに基づきデイジタル楽音信号を発生
する。 トーンジエネレータ１８における楽音信号発生
方式はどのようなものを用いてもよい。例えば、
上記アドレスデータに応じて波形メモリに記憶し
た楽音波形サンプル値データを順次読み出す方式
（メモリ読出し方式）、あるいは上記アドレスデー
タを位相角パラメータデータとして所定の周波数
変調演算を実行して楽音波形サンプル値データを
求める方式（FM方式）、あるいは上記アドレス
データを位相角パラメータデータとして所定の振
幅変調演算を実行して楽音波形サンプル値データ
を求める方式（AM方式）、など公知のどのよう
な方式を用いてもよい。また、メモリ読出し方式
を採用する場合、波形メモリに記憶する楽音波形
は１周期波形のみであつてもよいが、複数周期波
形である方が音質の向上が図れるので好ましい。
複数周期波形を波形メモリに記憶しこれを読み出
す方式は、例えば特開昭52−121313号に示された
ように発音開始から終了までの全波形を記憶しこ
れを１回読み出す方式、あるいは特開昭58−
142396号に示されたようにアタツク部の複数周期
波形と持続部の１又は複数周期波形を記憶し、ア
タツク部の波形を１回読み出した後持続部の波形
を繰返し読み出す方式、あるいは特開昭60−
147793号に示されたように離散的にサンプリング
した複数の波形を記憶し、読み出すべき波形を時
間的に順次切換えて指定し、指定された波形を繰
返し読み出す方式、など種々の方式が公知であ
り、これらを適宜採用してよい。 ＜アダプテイブデイジタルフイルタの予備的説明
＞ デイジタルフイルタの演算型式としては、基本
的には有限インパルス応答（FIR）フイルタと無
限インパルス応答（IIR）フイルタとがあるが、
この実施例のアダプテイブデイジタルフイルタ装
置２１，２２においてはFIRフイルタを採用して
いる。まずFIRフイルタに関連する一般的説明を
行う。 (a) FIRフイルタの基本回路構成 第５図はFIRフイルタの基本回路構成図であ
り、ｘ（ｎ）は任意のｎ番目のサンプル点のデイ
ジタル楽音波形サンプル値データであり、該FIR
フイルタの入力信号である。z-1は単位時間遅れ
要素であり、１サンプリング周期の時間遅れを設
定するものである。従つて、ｘ（ｎ−１）はｎ−
１番目のサンプル点のデイジタル楽音波形サンプ
ル値データであり、ｘ（ｎ−Ｎ＋１）はｎ−Ｎ＋
１番目のサンプル点のデイジタル楽音波形サンプ
ル値データである。Ｎはインパルス応答の持続時
間であり、該FIRフイルタの次数に相当する。ｈ
（０）〜ｈ（Ｎ−１）はＮ次のフイルタ係数であ
る。このフイルタ係数が入力された三角形のブロ
ツクは乗算要素であり、遅延要素で遅延された各
サンプル点のデータｘ（ｎ）〜ｘ（ｎ−Ｎ＋１）に
対して夫々対応するフイルタ係数ｈ（０）〜ｈ（Ｎ
−１）を乗算する。乗算出力が入力された＋記号
を付したブロツクは加算要素であり、各乗算出力
を加算合計し、出力信号ｙ（ｎ）を得る。 このようなFIRフイルタのインパルス応答｛ｈ
（ｎ）｝のｚ変換すなわち伝達関数は、 （ｚ）＝N-1 〓n=0 （ｎ）z1-n ＝ｈ（０）＋ｈ(1)z-1＋…ｈ（Ｎ−１）z-(N-1) ……(5) と表わされる。 (b) FIRフイルタの直線位相特性 このようなFIRフイルタの１つの特徴は、位相
特性の直線位相とすることができることである。
直線位相とすると、フイルタの入出力波形間にお
いてその位相が完全に直線特性で対応し、出力波
形に歪みが生じない。従つて、楽音、音声、オー
デイオ等の信号のフイルタ処理に好適である。直
線位相のFIRフイルタにおいては、位相特性が角
周波数ωの関数として θ（ω）＝−αω …(6) となることが要求される。ここでαは位相遅れと
いわれる定数である。また、上記のような直線位
相特性をもつFIRフイルタの必要十分条件は、下
記(8)式のようにそのインパルス応答が対称性をも
ち、下記(7)式のように位相遅れαが持続時間（フ
イルタの次数）Ｎによつて一意的に規定されるこ
とである。 α＝（Ｎ−１）／２ …(7) ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） …(8) ただし０≦ｎ≦Ｎ−１ (c) フイルタ係数の対称性 上記(8)式のようにインパルス応答が対称性をも
つということは、フイルタ係数ｈ（０）〜ｈ（Ｎ−
１）が対称性を持つことを意味する。すなわち、
フイルタ係数を対称特性で設定することにより、
前述の直線位相特性を実現することができるので
ある。 インパルス応答が対称性の一例を図示すると、
次数Ｎが奇数の場合は第６図のようであり、Ｎが
偶数の場合は第７図のようである。図から明らか
なように、ｎ＝（Ｎ−１）／２を中心とする対称
特性を示す。Ｎが奇数の場合は、（Ｎ−１）／２
次が中心となり、その両側のインバルス応答が対
称となる。Ｎが偶数の場合は、（Ｎ−２）／２次
とＮ／２の中間が中心となり、その両側のインパ
ルス応答が対称となる。対称位置にある次数同士
はフイルタ係数が同じ値であるため、全ての次数
Ｎのフイルタ係数を準備する必要はなく、その半
分でよい。詳しくは、Ｎが奇数の場合は、０次か
ら（Ｎ−１）／２次までの｛（Ｎ−１）／２｝＋１
個のフイルタ係数を準備すればよく、｛（Ｎ−
１）／２｝＋１次からＮ−１次までのフイルタ係
数は０次から｛（Ｎ−１）／２｝−１次までの対称
位置にあるフイルタ係数を利用すればよい。すな
わち０次とＮ−１次とでは同じフイルタ係数を使
用し、１次とＮ−２次とでも同じフイルタ係数を
使用する。また、Ｎが偶数の場合は、０次から
（Ｎ−２）／２次までのＮ／２個のフイルタ係数
を準備すればよく、Ｎ／２次からＮ−１次までの
フイルタ係数は０次から（Ｎ−２）／２次までの
対称位置にあるフイルタ係数を利用すればよい。 (d) 直線位相FIRフイルタの周波数応答 第６図、第７図のようにインパルス応答が対称
性を示す直線位相FIRフイルタの周波数応答H*
（ej〓）の特性を例示すると第８図、第９図のよう
である。Ｎが奇数の場合は第８図のようにω＝π
（ここでπはサンプリング周波数fsの1/2に対応し
ている）のときのレベルが０に固定されず、任意
に設定できる。Ｎが偶数の場合は第９図のように
ω＝πのときのレベルが必らず０になる。ここか
ら明らかなように、次数Ｎが奇数の場合は、フイ
ルタ係数の設定によつてハイパスフイルタ特性を
実現することが可能であるが、Ｎが偶数の場合は
ハイパスフイルタ特性を実現することが不可能で
ある。しかし、Ｎが偶数の方がフイルタ設計がし
易く、ローパスフイルタやバンドパスフイルタの
設計には適している。 そこで、実現しようとするフイルタ特性に応じ
てフイルタの次数Ｎの偶奇を切替えるようにする
ことが好ましく、この実施例のアダプテイブデイ
ジタルフイルタ装置２１，２２においてはそのよ
うな次数Ｎの偶奇切替えを行うことができるよう
な仕様となつている。すなわちバンドパスフイル
タやローパスフイルタの特性のフイルタリングを
行う場合は次数Ｎを偶数に設定し、ハイパスフイ
ルタ特性のフイルタリングを行う場合は次数Ｎを
奇数に設定する。 (e) FIRフイルタのその他の特徴 FIRフイルタのその他の特徴としては、フイー
ドバツクループがないため、安定性がよいという
特徴がある。 すなわち、IIRフイルタのようにフイードバツ
クループがある場合は発振等の問題が起るが、
FIRフイルタでは発振等の問題が生じず、設計も
容易である。 また、フイルタ特性を時間的に変化させる場合
においてもFIRフイルタは有利である。この場
合、通常は、時間的に異なるフイルタ特性の各々
に対応してフイルタ係数の組を夫々準備しなけれ
ばならないが、そうするとフイルタ特性の時変動
を細かくするには多数のフイルタ係数の組が必要
とされる。この問題点を解決するために、時間的
にある程度離れた２組のフイルタ係数を準備し、
その２組のフイルタ係数の間で補間を行うことに
よりその間の時間経過に伴つてフイルタ係数の組
を密に発生させ、こうして補間によつて発生した
フイルタ係数によつて時間的に変動するフイルタ
特性を設定することが考えられる。このようにフ
イルタ係数の補間を実時間で行いながら時変動フ
イルタ特性を実現する場合、FIRフイルタのよう
に安定性のよいものは、不安性定を考慮してフイ
ルタ係数を工夫する必要がないので、非常に有利
である。 また、デイジタルフイルタにおける信号の語長
は有限であるため、制限された語長内に信号デー
タを必然的に丸めなければない。このような丸め
がノイズとなるのであるが、FIRフイルタではフ
イードバツクループがないため、丸めによる誤差
が累積されることがないので、ノイズ対策上有利
である。 なお、上述したようなFIRフイルタの諸特性に
ついては、例えば書籍「Theory and Applicati
on of Digital Signal Processing」（著名：Lawrence，R.Rabiner；
Bernard，Gold，発行社：Prentice−Hell Inc）
に詳しく記載されている。 次に、この実施例におけるアダプテイブデイジ
タルフイルタ装置２１及び２２におけるいくつか
の特徴について予め簡単に説明する。 (f) フイルタ係数の求め方 フイルタ係数は実際の楽音を分析することによ
り求められる。フイルタ係数を求めるための手順
の一例を第１０図を参照して説明すると、まず、
異なる音色を示す２種類の楽音波形（原楽音波
形）を自然楽器音からサンプリングすることによ
り準備する。例えば、原楽音波形１は強い鍵タツ
チで演奏されたピアノ音の波形であり、原楽音波
形２は弱い鍵タツチで演奏されたピアノ音の波形
である。次に、高速フーリエ変換を行い、原楽音
波形１，２のフーリエ成分を分析し、これに基づ
き両波形１，２のスペクトル特性を求める。次
に、波形１，２のスペクトル特性の差を求める。
次に、差のスペクトル特性を量子化し、これに基
づきフイルタ係数を求める処理を行う。最後に求
めたフイルタ係数をメモリに記憶する。 フイルタ特性の時変動を実現するフイルタ係数
はダイナミツク制御用パラメータメモリ２６（第
２図）に記憶し、時間的に変化しない定常的なフ
イルタ特性を実現するフイルタ係数はADF２２
及び２２（第２図）内にパラメータメモリに記憶
する。 なお、上述で２波形の差のスペクトル特性に基
づきフイルタ係数を求める理由は、トーンジエネ
レータ１８（第２図）で一方の原楽音波形（例え
ば強い鍵タツチに対応する波形）に相当する楽音
信号を発生し、これに対して差のスペクトル特性
に従うフイルタリングを施すことにより他方の原
楽音波形（例えば弱いタツチに対応する波形）に
相当する楽音信号を得るようにするためである。
鍵タツチに応じたフイルタリングを行う場合、全
ての鍵タツチ強度の段階に対応してフイルタ係数
の組を準備しておかずに、いくつかの段階に対応
するフイルタ係数の組だけを準備しておき、準備
されていない鍵タツチ強度に対応するフイルタ係
数は上述と同様の補間によつて求めるようにして
もよい。 勿論、鍵タツチに対応するフイルタ係数のみな
らず、音高（又は音域）あるいは音色種類あるい
はその他種々のフアクタに対応するフイルタ係数
を上述と同様の手法によつて準備する。 (g) ピツチに同期したフイルタ演算 ADF２１及び２２（第２図）における各サン
プル点毎のフイルタ演算タイミングはピツチ同期
信号PS１及びPS２によつて設定される。このこ
とは、フイルタ演算における単位時間遅れ（第５
図のz-1）がピツチ同期信号PS１，PS２によつて
設定されることを意味する。すなわち、フイルタ
演算におけるサンプリング周波数fsはピツチ同期
信号PS１，PS２によつて設定される。具体的に
は各音名Ｇ〜Ｆ＃に対応するピツチ同期信号PS
１，PS２の周波数は前出の第１表に示した実効
サンプリング周波数feと同じであるから、ADF
２１及び２２におけるフイルタ演算のサンプリン
グ周波数fsは、入力された楽音信号の音名に応じ
て同表に示すように異なるものとなる。フイルタ
演算におけるサンプリング周波数fsは、第８図及
び第９図に示すような周波数応答特性におけるω
＝2πに該当する。ここから明らかなように、音
名に応じてサンプリング周波数fsが変化すると、
周波数応答特性におけるω＝2πに対応する周波
数もそれに応じて変化することになり、得られる
フイルタ特性は移動フオルマント特性となる。こ
のような移動フオルマント特性は楽音信号の音色
制御に非常に適したものである。 これに対してフイルタ演算におけるサンプリン
グ周波数が入力信号のピツチに無関係に一定であ
る場合は、得られるフイルタ特性は固定フオルマ
ントとなる。 (h) ピツチ同期／非同期の切替 上述のように移動フオルマントのフイルタは楽
音の音色制御に適しているが、得ようとする音色
又は効果によつて固定フオルマントのフイルタの
方が望ましい場合がある。また、ピツチベント操
作子１３（第２図）を操作して発生音のピツチを
大きくスライドさせる場合も固定フオルマントの
フイルタの方が好ましい。そのために、この実施
例のADF２１及び２２では、フイルタ演算をピ
ツチ同期で行うか非同期で行うかの切替えができ
るような仕様となつている。また、このようなピ
ツチ同期／非同期の切替えは全チヤンネル一様で
はなく、各チヤンネル別に独立にピツチ同期又は
非同期の指定を行うことができるようになつてい
る。 因みに、ピツチベント操作時には固定フオルマ
ントのフイルタの方が好ましい理由は、次の通り
である。ピツチベント操作子１３によるピツチ制
御は、僅かなピツチずれ制御のみならず、数音程
にわたる大きなピツチスライド制御も可能であ
り、その場合前出の第１表に示す音名Ｇ〜Ｆ＃の
オクターブの境界を横切つてピツチ制御が施され
ることがある。そのとき、ピツチに同期したフイ
ルタ演算を行つているサンプリング周波数fsが急
激に変動し、それに伴ないカツトオフ周波数も急
激に変動し（移動フオルマントであるため）、不
自然な音色変化をもたらす。例えば、ピツチベン
ト操作によつて発音中の楽音がＦ＃５音からG5
音にスライドしたとすると、サンプリング周波数
が47.359kHzから25.088kHzに急激に変動し（前記
第１表参照）移動フオルマントの場合は、その差
と同じ分だけカツト周波数も急激に変動する。こ
のような不都合を防ぐには、ピツチベント操作時
は移動フオルマント（ピツチに同期したフイルタ
演算）とせずに、固定フオルマント（ピツチに非
同期のフイルタ演算）とするのがよい。ピツチ非
同期のフイルタ演算の場合、ADF２１及び２２
におけるフイルタ演算のサンプリング周波数は第
３図の例では50kHzである。 (i) ダイナミツク／スタテイツクに応じたフイル
タ次数の切替 前述の通り、ダイナミツクモードにおいては、
楽音時に実時間で、マイクロコンピユータ１４の
制御の下でダイナミツク制御用パラメータメモリ
２６（第２図）からダイナミツク制御用パラメー
タデータを読み出し、これをADF２１，２２の
内部に転送しなければならない。そのため、デー
タ転送時間に制御があり、フイルタ係数の次数が
多いと、制限された時間内に全次数のフイルタ係
数パラメータデータを転送できないおそれがあ
る。従つて、ダイナミツクモードにおけるフイル
タ次数は実時間のデータ転送時間に見合つた制限
された次数としなければならない。 他方、スタテイツクモードの場合は発音中にフ
イルタ係数を変化させる必要がないためそのよう
な問題はない。また、フイルタ次数が多いほど細
かなフイルタ特性を実現することができるので好
ましい。従つて、スタテイツクモードにおいては
フイルタ次数を十分に多くするようにしている。 以上のような理由で、この実施例の仕様では、
ダイナミツクモードかスタテイツクモードかに応
じてフイルタ次数を切換えるようにしている。例
えば、スタテイツクモードのときのフイルタ次数
を32次（但しこれは偶数次特性の場合であつて、
奇数次特性の場合は31次）とし、ダイナミツクモ
ードのときのフイルタ次数をその半分の16次（奇
数次特性の場合は15次）としている。 (j) フイルタ係数の重みづけ制御 １つのフイルタ係数の２進デイジタルデータ形
式は、12ビツトのフイルタ係数データ部と、３ビ
ツトの重みづけデータ部とからなる。３ビツトの
重みづけデータ部は、０，＋１，＋２，＋３，＋４，
及び＋５ビツトの６通りのシフト量のうち１つを
指定するものであり、このシフト量に応じてフイ
ルタ係数データ部がシフトされ、その重みづけが
なされる。12ビツトのフイルタ係数データ部を最
大で５ビツトシフトし得る重みづけ制御を行うこ
とにより、フイルタ係数のダイナミツクレンジが
実質的に17ビツトに拡大される。このような重み
づけ制御によつて、十分なダイナミツクレンジを
確保しつつ、メモリに記憶しておくフイルタ係数
のビツト数は少なくて済むので、フイルタ係数メ
モリの容量の節約に役立つ。 ＜アダプテイブデイジタルフイルタの全体説明＞ 第１１図は第１〜第８チヤンネルに対応するア
ダプテイブデイジタルフイルタ装置（ADF）２
１の内部構造例を略示するブロツク図であり、も
う一方のADF２２も全く同様に構成することが
できる。 入力インターフエース３８はトーンジエネレー
タ１８（第２図）からピツチ同期信号PS１を受
入れて、各チヤンネルのピツチ同期信号PS１を
ADF２１内部の演算タイミングに適合させた状
態に整形するものであり、その詳細例は第１２図
に示されている。 タイミング信号発生回路３９は、ADF２１内
部の各種の動作を制御するタイミング信号を発生
すると共に、入力インターフエース３８から与え
られる各チヤンネルのピツチ同期信号に対応する
信号に基づきフイルタ演算動作に必要な種々の演
算タイミング信号を発生するものであり、そ詳細
例は第１３図に示されている。後述するように、
各チヤンネルのフイルタ演算は時分割的に行われ
るため、このタイミング信号発生回路３９から適
切なタイミングで各チヤンネルのフイルタ演算動
作制御用のタイミング信号を与えてやるようにな
つている。 ステートメモリ４０，４２及び乗算器及びアキ
ユムレータ部４１，４３は、FIRフイルタのフイ
ルタ演算を実行するデイジタルフイルタ回路であ
る。ステートメモリ４０と乗算器及びアキユムレ
ータ部４１からなるデイジタルフイルタ回路（こ
れをＡ系列のデイジタルフイルタ回路という）は
第１乃至第４チヤンネル（Ch１〜Ch４）のフイ
ルタ演算を行うものでステートメモリ４２と乗算
器及びアキユムレータ部４３からなるデイジタル
フイルタ回路（これをＢ系列のデイジタルフイル
タ回路という）は第５乃至第８チヤンネル（Ch
５〜Ch８）のフイルタ演算を行うものである。
各系列Ａ，Ｂのデイジタルフイルタ回路では、
夫々４チヤンネル分のフイルタ演算を時分割的に
行うようになつている。第１〜第８チヤンネルの
フイルタ演算を２系列Ａ，Ｂに分けて行うように
した理由は、回路設計上の理由による。ステート
メモリ４０，４２はトーンジエネレータ１８（第
２図）から与えられたデイジタル楽音信号サンプ
ル値データTDXをピツチ同期信号PS１に同期し
て取込み、所定のフイルタ次数に対応する段数だ
け該ピツチ同期信号PS１に対応するタイミング
で遅延するものであり、第５図のFIRフイルタ基
本回路における単位遅延要素z-1の集合に対応す
る。乗算器及びアキユムレータ部４１，４３は、
ステートメモリ４０，４２で遅延されたデイジタ
ル楽音信号サンプル値データに対してその遅延次
数に対応するフイルタ係数を乗算し、各次数の乗
算結果を累算合計するものであり、第５図のFIR
フイルタ基本回路における乗算要素及び加算要素
に対応する。Ａ系列のステートメモリ４０と乗算
器及びアキユムレータ部４１の詳細例は第１４図
に示されており、Ｂ系列のものもこれと同様に構
成することができる。 マイコンインタフエース４４はマイクロコンピ
ユータ１４（第２図）の制御の下でデータ及びア
ドレスバス２８を介して与えられる各種データを
受入れ、ADF２１内の各回路に供給するもので
ある。このインタフエース４４を介して受入れら
れるデータの種類は次の通りである。 キーコードKC：各チヤンネルに割当てられた
鍵を示す。 キーオンパルスKONP：各チヤンネルに割当て
られた鍵の押し始めで一度だけ信号“１”とな
る。 タツチコードTCH：各チヤンネルに割当てら
れた鍵の押圧時のタツチの強さを示す。 音色コードVN：各チヤンネルに割当てられた
鍵に対して選択されている音色種類（ボイス）を
示す。 上記KC，KONP，TCH，VNは、所定の時分
割タイミングに従つて各チヤンネルのものが時分
割多重化された状態でインタフエース４４から出
力され、パラメータプロセシングユニツト
（PPUということがある）４５に与えられる。 ピツチ同期／非同期指定信号PASY：この
ADF２１におけるデイジタルフイルタ演算をピ
ツチ同期で行うか非同期で行うかの指定を行う信
号である。この信号PASYも各チヤンネル毎に時
分割で与えられるようにすることができ、フイル
タ演算のピツチ同期／非同期制御を各チヤンネル
毎に独立に行うことができる。この信号PASY
は、選択された音色種類、あるいはピツチベント
操作子１３（第２図）の操作内容、あるいは専用
又は適宜の操作子の操作状態、等に応じて発生さ
れ、バス２８を介してインタフエース４４に与え
られる。インタフエース４４から出力されたピツ
チ同期／非同期指定信号PASYは入力インタフエ
ース３８に与えられ、ピツチ同期信号PS１に応
じた信号の発生を該入力インタフエース３８が行
うべきか否かの制御を行うために使用される。 ダイナミツク用フイルタパラメータDPR：マ
イクロコンピユータ１４の制御の下でダイナミツ
ク制御用パラメータメモリ２６（第２図）から読
み出されたフイルタパラメータ（フイルタ係数）
である。前述の通り、このダイナミツクモード用
フイルタパラメータDPRの内容は発音中の時間
経過に伴つて変化する。このダイナミツクモード
用フイルタパラメータDPRのデータ形式も前述
と同様に、12ビツトのフイルタ係数データ部と３
ビツトの重みづけデータ部とから成り、更に、次
数の偶奇を識別するデータを含む。また、前述の
通り、このダイナミツクモード用フイルタパラメ
ータDPRの一組の次数は16次（又は15次）であ
る。更に、前述から明らかなように、直線位相特
性におけるフイルタ係数の対称性により、実際に
準備する一組のダイナミツクモード用フイルタパ
ラメータDPRは８次分だけでよい。 ダイナミツク／スタテイツク選択信号DS：ダ
イナミツク／スタテイツク選択スイツチ２７（第
２図）の操作に応じて発生される信号であり、フ
イルタ演算を前述のダイナミツクモードで行うか
スタテイツクモードで行うかを指示する。 上記DPR，DSはインタフエース４４からパラ
メータセレクタ４６に与えられる。 パラメータメモリ４７は、スタテイツクモード
のためのフイルタパラメータ（フイルタ係数）を
記憶したものである。 パラメータプロセシングユニツト４５は、上記
パラメータメモリ４７からスタテイツクモード用
のフイルタパラメータを読み出す働きをする。す
なわち、キーオンパルスKONPが与えられたと
き、音色コードVN、タツチコードTCH、キー
コードKCの内容に基づき読み出すべきパラメー
タメモリ４７のアドレスを計算し、このアドレス
に記憶されているフイルタパラメータを該メモリ
４７から読み出す。読み出されたスタテイツクモ
ード用フイルタパラメータSPRはパラメータセ
レクタ４６に与えられる。このスタテイツクモー
ド用フイルタパラメータSPRのデータ形式も前
述のDPRと同様である。また、前述の通り、ス
タテイツクモード用フイルタパラメータSPRの
一組の次数は32次（又は31次）である。更に、前
述から明らかなように、直線位相特性におけるフ
イルタ係数の対称性により、実際に準備する一組
のスタテイツクモード用フイルタパラメータ
SPRは16次分だけでよい。 パラメータセレクタ４６は、ダイナミツク／ス
タテイツク選択信号DSの内容に応じてダイナミ
ツクモード用又はスタテイツクモード用のフイル
タパラメータDPR，SPRの一方を選択する。選
択されたパラメータはＡ系列及びＢ系列のパラメ
ータ供給回路４８，４９に入力される。Ａ系列の
パラメータ供給回路４８では第１〜第４チヤンネ
ルのフイルタパラメータDPR又はSPRを受け入
れ、これを記憶し、フイルタ演算タイミングに同
期してステートメモリ４０及び乗算器及びアキユ
ムレータ部４１に供給する。Ｂ系列のパラメータ
供給回路４９では第５〜第８チヤンネルのフイル
タパラメータに関して同様のことを行う。 スタテイツクモード用のフイルタパラメータ
SPRは、鍵押圧当初に一度だけパラメータメモ
リ４７から読み出されて、以後はパラメータ供給
回路４８，４９に記憶される。従つて、スタテイ
ツクモードにおいては発音期間中はフイルタ係数
が変化せず、一定のフイルタ特性を維持する。他
方、ダイナミツクモード用のフイルタパラメータ
DPRは、新しい内容のパラメータがマイコンイ
ンタフエース４４を介して与えられるまでパラメ
ータ供給回路４８，４９で記憶され、その記憶内
容はパラメータDPRの内容が時間的に変化する
毎に書替えられる。 パラメータ供給回路４８，４９から出力される
フイルタパラメータのうち次数の偶奇を識別する
偶奇識別データEOA１〜EOA４，EOB１〜EOB
４はステートメモリ４０，４２に与えられ、フイ
ルタ係数データ部COEA，COEB及び重みづけデ
ータ部WEIA，WEIBは乗算器及びアキユームレ
ータ部４１，４３に与えられる。なお、図中の符
号において末尾のＡ又はＢはＡ系列とＢ系列の区
別を表わす。データEOA１〜EOA４，EOB１〜
EOB４は各チヤンネルのものが並列的に与えら
れるが、データCOEA，COEB，WEIA，WEIB
は各チヤンネルのものが時分割的に与えられる。 パラメータプロセシングユニツト４５、パラメ
ータセレクタ４６、パラメータメモリ４７、パラ
メータ供給回路４８，４９の詳細例は第１５図に
示されている。 ピツチ同期出力回路５０は、乗算器及びアキユ
ームレータ部４１，４３から出力された各チヤン
ネルのフイルタ済みの楽音信号サンプル値データ
を入力し、これらを各々のピツチに同期したタイ
ミングでサンプリングし直す回路である。ここで
サンプリング制御に用いる信号は、入力インタフ
エース３８から与えられる。ピツチ同期信号PS
１Ｄであり、これは各チヤンネルのピツチ同期信
号PS１を所定時間遅延したものである。ピツチ
に同期した再サンプリングのために、遅延したピ
ツチ同期信号PS１Ｄを用いる理由は、前段での
デイジタルフイルタ演算における各チヤンネルの
楽音信号の時間遅れに合わせるためである。この
ようにデイジタルフイルタ出力信号をそのピツチ
に同期して再サンプリングする処理は、サンプリ
ング周波数を楽音ピツチに調和させるので、折返
しノイズの問題を解決する。ピツチに同期してデ
イジタルフイルタ演算を行う場合は、デイジタル
フイルタ出力信号はピツチに同期したサンプリン
グ周期を持つのでピツチ同期出力回路５０を特に
設けなかつたとしてもピツチ同期を実現すること
ができるが、ピツチに非同期でデイジタルフイル
タ演算を行う場合はピツチ同期を実現するために
はピツチ同期出力回路５０が必要である。ピツチ
同期出力回路５０の詳細例は第１６図に示されて
いる。 次にアダプテイブデイジタルフイルタ装置２１
の各部の詳細例について説明する。 なお、各図においてブロツク中に「１Ｄ」，「８
Ｄ」等の数字と文字Ｄが伴記された回路は、遅延
回路若しくはシフトレジスタであり、前の数字は
遅延段数若しくはステージ数を示す。また、この
遅延回路又はシフトレジスタブロツクにおいて、
遅延制御クロツクパルス又はシフト制御クロツク
パルスが入力されることが図示されていないもの
は、マスタクロツクパルスφ（第３図参照）によ
つて遅延又はシフト制御がなされる。 ＜入力インタフエース３８：第１２図＞ 第１２図において、ピツチ同期信号PS１はオ
ア回路５１，５２を介してシフトレジスタ５３に
入力される。第３図に示すようにこのピツチ同期
信号PS１は８タイムスロツトを１サイクルとし
て８チヤンネル分が時分割多重化されており、或
るチヤンネルに割当てられた鍵のピツチに同期す
る周期でそのチヤンネルに対応する１タイムスロ
ツトに信号“１”が生じる。シフトレジスタ５３
の出力はアンド回路５４、オア回路５２を介して
入力側に戻され、８チヤンネル分のピツチ同期信
号PS１が８ステージのシフトレジスタ５３内で
循環保持される。各チヤンネルに対応する８個の
ラツチ回路５５が並列的に設けられており、シフ
トレジスタ５３から出力されるピツチ同期信号が
そのデータ入力Ｄに並列的に入力される。各ラツ
チ回路５５のラツチ制御入力Ｌには各チヤンネル
に対応するラツチタイミング信号φFS１（25），
φFS２（29），…φFS８（56）が夫々入力去れる。
φFSの次に記された数字はチヤンネル番号を示
し、その次のかつこ内の数字は１演算サイクル
（第３図に示す64タイムスロツト）中のタイムス
ロツト番号を示し、そのタイムスロツト番号に対
応するタイムスロツトにおいて該ラツチタイミン
グ信号が信号“１”となる。例えば、信号φFS１
（25）はタイムスロツト２５で信号“１”となり、
これは第１チヤンネルに対応している。第３図を
参照すると明らかなようにタイムスロツト２５は
ピツチ同期信号PS１における第１チヤンネルの
時分割タイミングに対応している。従つて、この
信号φFS１（25）によつてラツチ制御されるラツ
チ回路５５の部分にはチヤンネル１のピツチ同期
信号PS１の内容（ピツチに同期したタイミング
では信号“１”、それ以外のタイミングでは信号
“０”）がラツチされる。他のチヤンネル２〜８も
同様であり、各チヤンネルのピツチ同期信号が所
定のタイミングでラツチ回路５５に夫々並列的に
ラツチされる。 なお、各チヤンネルに対応するラツチタイミン
グ信号φFS１（25）〜φFS８（56）は第１３図も
のデコーダ５６から発生される。デコーダ５６は
カウンタ５７の出力をデコードして様々な種類の
タイミング信号を発生する。カウンタ５７はマス
タクロツクパルスφをカウントするモジユロ６４
のカウンタであり、システムシンクロパルス
SYNC（第３図）によつて定期的にリセツトされ
る。各チヤンネル１〜８に対応するラツチタイミ
ング信号φFS１（25）〜φFS８（56）がどのタイ
ムスロツトで発生するかは第１３図の表示から明
らかであろう。 第１２図に戻り、各タイミング信号φFS１
（25）〜φFS８（56）はノア回路５８で多重化さ
れかつ反転される。ノア回路５８の出力はアンド
回路５４に入力される。これにより、ラツチ回路
５５への取り込みが行われたチヤンネルに関する
シフトレジスタ５３の記憶がクリアされる。 一方、ピツチ同期信号PS１が“１”となつた
チヤンネルに対応してラツチ回路５５にラツチさ
れた信号“１”は、次のサイクルでそれに対応す
るラツチタイミング信号φFS１（25）〜φFS８
（56）が発生するまで保持される。こうして、ラ
ツチ回路５５には、ピツチ同期信号PS１が“１”
となつたチヤンネルに対応して64タイムスロツト
分の時間だけ信号“１”が保持される。各チヤン
ネルに対応するラツチ回路５５の出力はフイルタ
演算要求信号φF１〜φF８として第１３図のタイ
ミング信号発生回路３９に与えられる。後述する
ように、このフイルタ演算要求信号φF１〜φF８
が“１”になつたとき１サンプル点分のフイルタ
演算が実行される。ピツチ同期信号PS１が発生
したときのみフイルタ演算要求信号φF１〜φF８
が“１”となるので、結局、フイルタを施すべき
楽音信号のピツチに同期したデイジタルフイルタ
演算が行われることになる。 例えば、第１７図に示すように、タイムスロツ
ト９のときにピツチ同期信号PS１が“１”とな
つたとすると（この場合この信号“１”はチヤン
ネル１のピツチ同期信号である）、これがシフト
レジスタ５３で循環保持され、タイムスロツト２
５でタイミング信号φFS１（25）が発生したとき
ラツチ回路５５にラツチされ、チヤンネル１に対
応するフイルタ演算要求信号φF１がそのタイム
スロツト２５において“１”に立上る。この信号
φF１は次のサイクルのタイムスロツト２４まで
合計64タイムスロツト分の時間幅だけ信号“１”
を維持する。 ＜タイミング信号発生回路３９：第１３図＞ 第１３図において、タイミング信号発生回路３
９は、前述のデコーダ５６及びカウンタ５７の他
に、第１２図の入力インタフエース３８から与え
られる各チヤンネルのフイルタ演算要求信号φF
１〜φF８に応じてフイルタ演算動作制御用のタ
イミング信号を発生する演算タイミング発生回路
３９１〜３９８（各チヤンネル（Ch１〜Ch８）
毎に具えている。図ではチヤンネル１の回路３９
１のみ詳細を示したが、他のチヤンネル２〜８の
回路３９２〜３９８も同一構成であり、そこに入
力されるタイミング信号Ｔ（33），Ｔ（49），…の時
間関係だけが異なる。タイミング信号Ｔ（33），Ｔ
（49），…はデコーダ５６から発生される。前述と
同様に、タイミング信号を示す符号においてかつ
こ内の数字は、１演算サイクル（第３図に示す６
タイムスロツト）中のタイムスロツト番号を示
し、そのタイムスロツト番号に対応するタイムス
ロツトにおいて該タイミング信号が“１”となる
ことを示す。デコーダ５６から発生される他のタ
イミング信号についても同様であり、かつこ内の
数字を参照することによりそのタイミング信号が
どのタイムスロツトにおいて発生するか（“１”
となるか）が容易に判る。例えば、タイミング信
号Ｔ（33）は第１７図に示すようにタイムスロツ
ト３３において信号“１”となるものであり、信
号Ｔ（３−18）はタイムスロツト３から１８まで
の間で信号“１”となるものである。 チヤンネル１の演算タイミング信号発生回路３
９１について説明すると、フイルタ演算要求信号
φF１とタイミング信号Ｔ（33）がアンド回路５９
に与えられる。従つて、フイルタ演算動作を行う
べきことが要求されたならば、タイムスロツト３
３のタイミングでアンド回路５９の出力が“１”
となる。このアンド回路５９の出力信号と、この
信号を遅延回路６０で１タイムスロツト遅延した
信号とがオア回路６１に与えられる。このオア回
路６１の出力はフイルタデータサンプリングクロ
ツク信号RLA１としてデイジタルフイルタ回路
における単位遅延を制御するために利用される。
この信号RLA１は第１７図に示すようにタイム
スロツト３３と３４のときに“１”となる。 アンド回路６２にはアンド回路５９の出力とチ
ヤンネル１の偶奇識別データEOA１（これは第
１１図のパラメータ供給回路４８から出力された
ものである）をインバータ６３で反転した信号が
与えられる。このデータEOA１は実現しようと
するフイルタ特性の次数が偶数次のとき信号
“１”であり、奇数次のとき信号“０”、である。
アンド回路６２の出力は遅延回路６４で２タイム
スロツト遅延され、インヒビツト信号INHA１と
して出力される。フイルタ次数が奇数のときアン
ド回路６２の出力信号はタイムスロツト３３で
“１”となり、その２タイムスロツト後のタイム
スロツト３５のとき信号INHA１が“１”となる
（第１７図参照）。フイルタ次数が偶数ならば、信
号INHA１は常に“０”である。このインビツト
信号INHA１は、デイジタルフイルタ回路の演算
動作において偶数次の最高次数（32次）の演算を
禁止することにより奇数次のフイルタ特性を実現
するために使用される。 タイミング信号Ｔ（３−18）とＴ（35〜50）がオ
ア回路６５に入力されており、その出力とアンド
回路５９の出力がオア回路６６に入力されてい
る。オア回路６６の出力は遅延回路６７で１タイ
ムスロツト遅延され、第１シフトクロツク信号
φFFA１として出力される（第１７図参照）。ま
た、オア回路６６の出力と遅延回路６４の出力を
インバータ６８で反転した信号がアンド回路６９
に加わつており、その出力を遅延回路７０で１タ
イムスロツト遅延した信号が第２シフトクロツク
信号φFLA１として出力される（第１７図参照）。
信号φFLA１は、フイルタ次数が偶数ならばタイ
ムスロツト３６のとき“１”であるが、奇数なら
ば“０”である。これらのシフトクロツク信号
φFFA１，φFLA１は、デイジタルフイルタ回路
において各次数毎の演算動作を時分割的に行うた
めに、ステートメモリ４０（第１１図）内の各遅
延段階に対応する楽音信号サンプル値データを順
次シフトするために使用される。 タイミング信号Ｔ（35−50）に応じてタイムス
ロツト３５から５０の間で“１”となる乗算タイ
ミング信号PDOA１（第１７図参照）は、デイ
ジタルフイルタ回路において楽音信号サンプル値
データとフイルタ係数との乗算を行うべき期間を
指示するものである。 Ａ系列における他のチヤンネル２〜４に対応す
る演算タイミング信号発生回路３９２〜３９４に
おいて用いられるタイミング信号Ｔ（49），Ｔ（19
−34），Ｔ（51−２），…はチヤンネル１のタイミ
ング信号Ｔ（33），Ｔ（３−18），Ｔ（35−50）のタ
イミングから順に16タイムスロツトづつずれたも
のである。従つて、チヤンネル１の回路３９１か
ら出力される各信号RLA１からPDOA１と同様
の信号RLA２〜PDOA２，…RLA４〜PDOA４
が他のチヤンネル２〜４の回路３９２〜３９４か
ら夫々順次16タイムスロツトづつずれたタイミン
グで発生される。これに基づき、Ａ系列のデイジ
タルフイルタ回路（特に乗算器及びアキユムレー
タ部４１）において、１演算サイクル＝64タイム
スロツトの間で16タイムスロツト毎に時間区間で
４つのチヤンネル１〜４のフイルタ演算動作を時
分割的に行わせることができるようになつてい
る。 Ｂ系列の各チヤンネル５〜８に対応する演算タ
イミング信号発生回路３９５〜３９８においても
各チヤンネル間で16タイムスロツトづつずれた所
定のタイミングでタイミング信号Ｔ（49），Ｔ（19
−34），Ｔ（51−２），…が使用され、上述と同様
の各種信号RLB１〜PDOB１，…RLB４〜
PDOB４が発生される。 Ａ系列に対応する演算タイミング信号発生回路
３９１〜３９４で発生された各信号RLA１〜
PDOA４はＡ系列のステートメモリ４０に与え
られ、Ｂ系列に対応する回路３９５〜３９８で発
生された各信号RLB１〜PDOB４はＢ系列のス
テートメモリ４２（第１１図）に与えられる。 ＜ステートメモリ４０：第１４図＞ 第１４図において、Ａ系列のステートメモリ４
０はＡ系列の各チヤンネル１〜４に対応するステ
ートメモリ４０１〜４０４を並列的に具えてい
る。チヤンネル１のステートメモリ４０１のみ詳
細を示したが、他のチヤンネル２〜４のステート
メモリ４０２〜４０４も同一構成であり、そこに
入力される信号が異なつている。上述の各チヤン
ネル１〜４に対応する演算タイミング信号発生回
路３９１〜３９４（第１３図）から発生された各
信号RLA１〜PDOA１，…RLA４〜PDOA４
は、自己のチヤンネルに対応するステートメモリ
４０１〜４０４に夫々入力される。 同図に示したステートメモリ４０と乗算器及び
アキユムレータ部４１の詳細を説明する前に、こ
れらが回路から成るデイジタルフイルタ回路の基
本動作について第１８図及び第１９図に示す略図
を参照して説明する。 ＜偶数次のフイルタ演算基本動作：第１８図＞ 第１８図は、上記デイジタルフイルタ回路にお
いて偶数次（32次）から成るフイルタ特性を実現
する場合のFIR型フイルタ演算の基本動作を説明
するための略図であり、ａはブロツク図、ｂは各
演算タイミングにおけるａのシフトレジスタSR
１，SR２の各ステージＱ０〜Ｑ１５，Ｑ１６〜
Ｑ３１内の楽音信号サンプル値の状態を示す。 第１のシフトレジスタSR１は16ステージを持
ち、フイルタをかけるべきデイジタル楽音信号サ
ンプル値データxoがセレクタSEL１を介して入力
される。セレクタSEL１を介して新しいサンプル
値データxoを取り込むための信号としては前述の
フイルタデータサンプリングクロツク信号RLA
（チヤンネル１の場合はRLA１）が使用され、シ
フトレジスタSR１のシフトクロツクパルスとし
ては前述の第１シフトクロツク信号φFFA（チヤ
ンネル１の場合はφFFA１）が使用される。第１
のシフトレジスタSR１の各ステージＱ０〜Ｑ１
５にはサンブル点ｎからｎ−15までの16個のサン
プル値データxo〜xo-15が保持される。このシフ
トレジスタSR１の最終ステージの出力はセレク
タSEL１を介してサンプリングクロツク信号
RLAが無いとき第１ステージに戻される。この
シフトレジスタSR１は右方向のみにシフトされ
る。 第２のシフトレジスタSR２も16ステージを持
ち、第１のシフトレジスタSR１の出力がセレク
タSEL２を介して入力される。セレクタSEL２を
介してSR１の出力をSR２に取り込むための信号
として前述のフイルタデータサンプリングクロツ
ク信号RLAが使用され、該SR２のシフトクロツ
クパルスとしては前述の第２シフトクロツク信号
φFLA（チヤンネル１の場合はφFLA１）が使用
される。この第２シフトレジスタSR２の各ステ
ージＱ１６〜Ｑ３１にはサンブル点ｎからｎ−16
からｎ−31までの16個のサンプル値データxo-16
〜xo-31が保持される。シフトレジスタSR２の最
終ステージＱ３１はセレクタSEL２を介してサン
ブリングクロツク信号RLAが無いとき第１ステ
ージＱ１６に接続される。このシフトレジスタ
SR２は双方向シフト型であり、サンプリングク
ロツク信号RLAが“１”のとき右シフトモード，
“０”のとき左シフトモードとなる。 シフトレジスタSR１，SR２のステージＱ１５
とＱ１６の出力が加算器ADDで加算され、その
加算結果が乗算器MULに与えられ、フイルタ係
数COEAが乗算される。その乗算結果はアキユム
レータACCに与えられ、全次数に関する乗算結
果がそこでアキユムレートされる。こうして、ア
キユムレータACCからは１サンプル点分のフイ
ルタ演算結果が出力される。 加算器ADDで２サンプル点分のサンプル値デ
ータを加算し、それに共通のフイルタ係数COEA
を乗算器MULで乗算する理由は、前述の「フイ
ルタ係数の対称性」による。すなわち、対称関係
にある２つのサンプル値データには同じ値のフイ
ルタ係数が掛けられるため、それらを別々に乗算
せずに、加算した上で１回の乗算によつて両サン
プル値データへの係数乗算を同時に行うようにし
ている。 第１８図のｂにおいて、たて軸の演算タイミン
グはマスタクロツクに応じた１タイムスロツト毎
に進行する。そこに示した数字は便宜上の順序を
示すもので１演算サイクル（64タイムスロツト）
中のタイムスロツト番号を絶対的に示すものでは
ない。図の例では、演算タイミング１のとき、シ
フトレジスタSR１，SR２の各ステージＱ０〜Ｑ
３１にxoからxo-31までの32サンプル点のサンプ
ル値データが入つている。 図の例では、演算タイミング２のときサンプリ
ングクロツク信号RLAが“１”になるものとし
ている。これにより、シフトクロツク信号
φFFA，φFLAに応じてシフトレジスタSR１，
SR２が１ステージ右シフトされ、この演算タイ
ミング２では図示のような状態となる。このとき
のシフトクロツク信号φFFA，φFLAはチヤンネ
ル１の場合は第１７図のφFFA１，φFLA１の欄
に示すようにタイムスロツト３４で発生するもの
である。同図から明らかなように、次の１タイム
スロツトはシフトクロツク信号φFFA，φFLAは
発生せず、従つて第１８図ｂの演算タイミング３
では各ステージＱ０〜Ｑ３１の状態は変化しな
い。しかし、演算タイミング３から18までの16タ
イムスロツト幅は、チヤンネル１でいえば乗算タ
イミング信号PDOA１（第１７図）が発生する
タイムスロツト35〜50に対応しており、この間で
乗算及びアキユムレートが行われる。 つまり、演算タイミング３では、ステージＱ１
５とＱ１６に入つているxo-14とxo-15のサンプル
値データが加算器ADDで加算され、これに第16
次のフイルタ係数が掛けられ、その結果がアキユ
ムレータACCに保持される。 演算タイミング４から18までの間は、１タイム
スロツト毎に、第１のシフトレジスタSR１は右
シフト、第２のシフトレジスタSR２は左シフト
され、各ステージＱ０〜Ｑ３１の状態は図示のよ
うに順次変化する。従つて、演算タイミング４で
はxo-13とxo-16が加算され、これに第15次のフイ
ルタ係数が乗算され、その結果がアキユムレータ
ACCに累算される。次の演算タイミング５では
xo-12とxo-17について同様の演算が行われ、こう
して対称位置にある２サンプル値データに関して
同様のフイルタ係数演算が順次時分割で行われ、
演算タイミング18では最後の対称位置にあるxo+1
とxo-30に関して同様の演算が行われ、これで全
次数のフイルタ演算が完了する。次の演算タイミ
ング１９ではもう一度シフトが行われ、図示のよ
うに、各ステージＱ０〜Ｑ３１に遅延された時間
順に各サンプル値データxo+1〜no-30が並ぶ。 ＜奇数次のフイルタ演算基本動作：第１９図＞ 第１９図は、奇数次（31次）からなるフイルタ
特性を実現する場合のFIR型フイルタ演算の基本
動作を説明するための略図であり、ａはブロツク
図、ｂは各演算タイミングにおけるａのシフトレ
ジスタSR１，SR２の各ステージＱ０〜Ｑ１５，
Ｑ１６〜Ｑ３０の楽音信号サンプル値の状態を示
す。 ａにおける各ブロツクは第１８図ａに示したも
のと同一であり、異なる点は、ステージＱ１６の
出力がゲートGTを介して加算器ADDに与えられ
ることである。ゲートGTはインヒビツト信号
INHA（第１チヤンネルではINHA１）を反転し
た信号によつて制御されるようになつており、該
信号INHAが“１”のときステージＱ１６の出力
信号が加算器ADDに与えられることを禁止する。
また、第２のシフトレジスタSR２の第16ステー
ジＱ３１は利用せず、第15ステージＱ３０と第１
ステージＱ１６がセレクタSEL２を介して接続さ
れる。 ｂにおいて、第１シフトレジスタSR１の状態
変化は第１８図ｂと同じである。第２シフトレジ
スタSR２の状態変化は第１８図（偶数次の場合）
とは若干異なる。第２のシフトレジスタSR２の
シフトクロツク信号φFLAは、演算タイミング４
のとき偶数次モードでは“１”であつたが奇数次
モードでは“０”となる（チヤンネル１の場合は
第１７図のφFLA１の欄のタイムスロツト36参
照）。従つて、奇数次モードでは、第１９図ｂに
示すように、第２のシフトレジスタSR２の内容
は、演算タイミング４ではシフトされず、演算タ
イミング５から19の間で順次左シフトされる。 演算タイミング３では、シフトレジスタSR１，
SR２の各ステージＱ０〜Ｑ３０には31次の各遅
延段階に対応する楽音信号サンプル値xo+1〜
xo-23が順番に入つており、ステージＱ１５に中
央の次数のサンプル値xo-14が入つている。第６
図に示されているように、奇数次モードの対称の
中央に位置する次数ではそれ単独に対応して固有
のフイルタ係数が割り当てられる。従つて、演算
タイミング３では、インヒビツト信号INHAによ
つてステージＱ１６の出力を禁止し、中央次数に
対応するステージＱ１５の出力信号のみを加算器
ADDに加え、乗算器MULにおいて該中央次数に
対応する固有のフイルタ係数を乗算する。 演算タイミング４では、第１のシフトレジスタ
SR１のみが右シフトされ、第２のシフトレジス
タSR２はシフトされない。従つて、ステージＱ
１５にはxo-13が入り、Ｑ１６にはxo-15が入つて
いる。また、インヒビツト信号INHAは“０”と
なり、ゲートGTが開かれる。こうして、中央次
数の両隣の次数に対応するサンプル値xo-13，
xo-15が加算器ADDに与えられて加算され、乗算
器MULにおいて両者に共通のフイルタ係数が乗
算される。 演算タイミング５〜18ではSR１が順次右シフ
ト、SR２が順次左シフトされ、図示のように対
称位置にあるサンプル値がステージＱ１５，Ｑ１
６に入り、両者が加算されて共通のフイルタ係数
が乗算される。 ＜デイジタルフイルタ回路：第１４図＞ 第１４図を参照してチヤンネル１に対応するス
テートメモリ４０１について説明する。16ステー
ジの一方向シフトレジスタ７１は第１８図，第１
９図の第１シフトレジスタSR１に対応するもの
であり、チヤンネル１に対応する第１シフトクロ
ツク信号φFFA１によつてシフト制御される。ト
ーンジエネレータ１８（第２図）から供給された
デイジタル楽音信号サンプル値データTDXはラ
ツチ回路７３に入力され、ラツチタイミング信号
XLDA１に従つてチヤンネル１のサンプル値デ
ータが該ラツチ回路７３に取込まれる。楽音信号
サンプル値データTDXにおける各チヤンネルの
時分割タイミング（第３図参照）に対応して、各
チヤンネル１〜８に対応するラツチタイミング信
号XLDA１〜XLDA４，XLDB１〜XLDB４が
デコーダ５６（第１３図）から発生される。前述
のように、第１３図の各信号表示の末尾のかつこ
内の数字はその信号が発生するタイムスロツト番
号を示す。各チヤンネルに対応するステートメモ
リ内にはラツチ回路７３と同様のラツチ回路が設
けられており、各々に対応するラツチタイミング
信号XLDA１〜XLDA４，XLDB１〜XLDB４
によつて各チヤンネル１〜８の楽音信号サンプル
値データTDXが別々にラツチされ、こうしてデ
マルチプレクスされる。 ラツチ回路７３にラツチされたチヤンネル１の
楽音信号サンプル値データはセレクタ７４のＡ入
力にあたえられる。セレクタ７４は第１３図の演
算タイミング信号発生回路３９１から与えられる
フイルタデータサンプリングクロツク信号RLA
１が“１”のときＡ入力を選択し、それ以外のと
きはＢ入力に加わるシフトレジスタ７１の第16ス
テージの出力信号を選択する。前述の通り、この
信号RLA１は楽音のピツチに同期するものであ
り、ピツチに同期してセレクタ７４で新しいサン
プル値データ（Ａ入力）を選択し、これをシフト
レジスタ７１に与える。第１７図から明らかなよ
うに、信号RLA１が“１”となるタイムスロツ
ト３４で、シフトクロツク信号φFFA１が“１”
となるので、シフトレジスタ７１はセレクタ７４
から与えられる新しいサンプル値データを第１ス
テージ（Ｑ０）に取込む。次のタイムスロツト３
５ではシフト動作を一時休止し、続くタイムスロ
ツト36〜51で順次右シフトするのは前述の通りで
ある。 双方向シフトレジスタ７２は第１８図、第１９
図の第２のシフトレジスタSR２に対応するもの
である。この双方向シフトレジスタ７２の各ステ
ージＱ１６〜Ｑ３１は図示のようにセレクタSL
１〜SL１６とラツチ回路LC１〜LC１６から成
つていて、双方向シフトが可能なように接続され
ている。すなわち、最初のステージＱ１６のセレ
クタSL１のＡ入力には第１のシフトレジスタ７
１の最終ステージ（Ｑ１５）の出力信号が入力さ
れ、他の各ステージＱ１７〜Ｑ３１のセレクタ
SL２〜SL１６のＡ入力には夫々前のステージの
ラツチ回路LC１〜LC１５の出力が入力され。ま
た、各ステージのセレクタSL１〜SL１６のＢ入
力には次のステージのラツチ回路LC２〜LC１
６，LC１の出力が入力される。これにより、各
セレクタSL１〜SL１６のＡ入力が選択されたと
き右シフトモードとなり、Ｂ入力が選択されたと
き左シフトモードとなる。各セレクタSL１〜SL
１６の選択信号としてサンプリングクロツク信号
RLA１が用いられ、これが“１”のときＡ入力
選択つまり右シフトモードとなる。ただし、奇数
次モードのときステージＱ３１を無効にするため
に、ステージＱ３０のセレクタSL１５が他とは
幾分異なつている。つまり、このセレクタSL１
５にはＣ入力が設けられており、そこにステージ
Ｑ１６の出力信号が加わる。チヤンネル１に関す
る偶奇識別データEOA１が“１”（つまり偶数次
モード）のときアンド回路７５１が可能化され、
信号RLA１が“０”のとき該アンド回路７５１
の出力が信号“１”となり、これによりセレクタ
SL１５がＢ入力を選択し、ステージＱ３１の出
力がステージＱ３０に与えられる（左シフトされ
る）。EOA１が“０”のとき（奇数次モードのと
き）アンド回路７６１が可能化され、信号RLA
１が“０”のときセレクタSL１５がＣ入力を選
択し、ステージＱ１６の出力がステージＱ３０に
与えられる（Ｑ３１を飛越して左シフトされる）。 以上の構成により、第１及び第２のシフトレジ
スタ７１，７２の内容の変化状態は偶数次モード
と奇数次モードの別に応じて第１８図ｂ、第１９
図ｂに示したものと全く同様になる。 第２のシフトレジスタ７２の第１ステージＱ１
６の出力信号はゲート７５を介してゲート７６に
与えられる。ゲート７５はインヒビツト信号
INHA１を反転した信号によつて制御されるもの
で、第１９図のゲートGTに対応するものであ
る。ゲート７６は、第１のシフトレジスタ７１の
出力信号（ステージＱ１５の出力信号）とゲート
７５を介して与えられる第２のシフトレジスタ７
２の出力信号（ステージＱ１６の出力信号）を入
力し、乗算タイミング信号PDOA１（第１７図
参照）によつて開放される。 ゲート７６の出力は乗算器及びアキユムレート
部４１の加算器７７に与えられ、そこで２つの楽
音信号サンプル値データが加算される。この加算
器７７は第１８図、第１９図の加算器ADDに対
応するものである。加算器７７の出力は遅延回路
７８で１タイムスロツト遅延されて乗算器７９に
入力される。乗算器７９は遅延回路７８を介して
与えられる楽音信号サンプル値データに遅延回路
８０を介して与えられるフイルタ係数データ
COEAを乗算するものである。乗算器７９の出力
は遅延回路８１で４タイムスロツト遅延されてシ
フタ８２に与えられる。シフタ８２のシフト制御
入力には５タイムスロツトの遅延を設定する遅延
回路８３を介して重みづけデータWEIAが与えら
れる。この乗算器７９とシフタ８２は、第１８
図、第１９図の乗算器MULに対応するものであ
る。すなわち、前述の通り、フイルタ係数データ
COEAはフイルタ係数の有効ビツトのデータであ
り、乗算器７９においてこのフイルタ係数の有効
ビツトと楽音信号サンプル値データとの乗算が行
われる。そして、この乗算結果をシフタ８２にお
いて重みづけデータWEIAの値に応じたビツト数
だけシフトすることにより、フイルタ係数の実数
と楽音信号サンプル値データとの乗算が完了す
る。 シフタ８２の出力はアキユムレータ８４に与え
られ、１チヤンネル分の各次数に対応する乗算結
果がアキユムレートされる。アキユムレータ８４
の出力はラツチ回路８５に入力され、演算終了タ
イミング信号FENDAに従つてラツチされる。こ
の信号FENDAは第１３図のデコーダ５６から発
生される。同図中に表示されているように、この
信号FENDAはタイムスロツト８，２４，４０，
５６において“１”となる。タイムスロツト５６
ではチヤンネル１の演算結果をラツチし、８では
チヤンネル２の演算結果をラツチし、２４ではチ
ヤンネル３の演算結果をラツチし、４０ではチヤ
ンネル４の演算結果をラツチする。デコーダ５６
からはＢ系列の演算終了タイミング信号FENDB
も同様に発生される。 乗算器及びアキユムレート部４１は、４つのチ
ヤンネルによつて時分割共用される。すなわち、
加算器７７には、チヤンネル１のステートメモリ
４０１のゲート７６の出力のみならず、チヤンネ
ル２〜４のステートメモリ４０２〜４０４内に設
けられている同様の機能をもつゲートの出力信号
が多重的に入力される。各ステートメモリ４０１
〜４０４の出力ゲート７６には、16タイムスロツ
ト幅の乗算タイミング信号PDOA１〜PDOA４
が16タイムスロツトづつずれた異なるタイミング
で夫々入力される。従つて、加算器７７には各チ
ヤンネル１〜４の信号が16タイムスロツト毎に時
分割多重的に入力される。フイルタ係数データ
COEA及び重みづけデータWEIAは、４つのチヤ
ンネルのものが上述と同じタイミングで16タイム
スロツト毎に時分割多重化されており、１つのチ
ヤンネルに関する16タイムスロツトにおいては１
次から16次までのデータが時分割多重化されてい
る。 Ｂ系列のステートメモリ４２と乗算器及びアキ
ユムレータ部４３も第１４図と同一の構成であ
り、但し、各種信号のタイミングが適宜異なつて
いる。 第１４図に示されたようなＡ系列及びＢ系列の
デイジタルフイルタ回路（すなわちステートメモ
リ４０，４２と乗算器およびアキユムレータ部４
１，４３）における各チヤンネル１〜８に関する
フイルタ動作のタイミングを第２０図に示す。第
２０図において、シフト１の欄には第１のシフト
レジスタ（チヤンネル１の場合は７１）のシフト
タイミングを示し、シフト２の欄には第２のシフ
トレジスタ（チヤンネル１の場合は７２）のシフ
トタイミングを示している。矢印の方向はシフト
方向（右シフト又は左シフト）を示している。各
チヤンネルのシフトタイミングは演算タイミング
信号発生回路３９１〜３９８（第１３図）から発
生される第１及び第２のシフトクロツク信号
φFFA１〜φFFB４，φFLA１〜φFLB４の発生
タイミングに対応している。シフト動作には、フ
イルタ演算のためのシフト動作と記憶データリフ
レツシユのためのダミーシフト動作とがある。例
えばチヤンネル１の場合、タイムスロツト４〜１
９でのシフトがダミーシフトである。シフト２の
欄における（←）の記号は偶数次モードのとき左
シフトを行い、奇数次モードのときシフトを行わ
ないことを示す。 第２０図において、INHの欄はインヒビツト
信号INHA１〜INHB４の発生タイミングを示し
ている。奇数次モードのときは〇印のタイムスロ
ツトにおいてインヒビツト信号INHA１〜INHB
４が“１”となる。PDOの欄は、各チヤンネル
のステートメモリ４０，４２から乗算器及びアキ
ユムレータ部４１，４３に楽音信号サンプル値デ
ータが入力されるタイミングを示している。これ
は各チヤンネルの乗算タイミング信号PDOA１
〜PDOB４の発生タイミングに対応している。
SUMの欄は、アキユムレータ８４の出力タイミ
ングを示している。PDOとSUMのタイミングの
間に６タイムスロツトの遅れがあるのは、遅延回
路７８，８１による５タイムスロツトの遅れとア
キユムレート８４による１タイムスロツトの遅れ
による。アキユムレータ８４の出力タイミングの
最後のタイムスロツトでは演算終了タイミング信
号FENDAが発生し、アキユムレータ８４の出力
をラツチ回路８５に取り込む。 ＜パラメータメモリ４７：第２１図＞ 第２１図はパラメータメモリ４７の記憶フオー
マツトの一例を示しており、キーグループテーブ
ル、タツチグループテーブル、パラメータアドレ
ステーブルとパラメータバンクから成つている。
実際のフイルタパラメータはパラメータバンクに
記憶されており、パラメータアドレステーブルに
はパラメータバンクから読み出すべきパラメータ
のアドレスデータが記憶されている。キーグルー
プテーブルは各鍵に対応してその鍵をグループ化
する情報を記憶している。一例として鍵数は88、
グループ数は44であり、キーグループテーブルで
は各鍵に対応するアドレス位置にその鍵の属する
キーグループに関する相対アドレスデータ（キー
グループアドレスという）を記憶している。従つ
て、キーグループテーブルはキーコードKCによ
つてアドレスされる。このキーグループテーブル
はパラメータメモリ４７の所定の絶対アドレス
（オフセツトアドレスOADSという）から始まる
記憶エリアを占めている。 タツチグループテーブルは各音色毎の鍵タツチ
強度の各段階に対応してそのタツチ強度をグルー
プ化する情報を記憶している。一例として音色数
は32であり、このタツチグループーブルは音色コ
ードVNの値０〜31に対応する32の音色別エリア
を含んでおり、またタツチコードTCHによつて
実現し得るタツチ強度の段階は一例として64であ
り、各音色別エリアはタツチ０から63に対応する
64個のアドレス位置を有している。各タツチ強度
に対応するアドレス位置にはそのタツチ強度の属
するタツチグループに関する相対アドレスデータ
（タツチグループアドレスという）が記憶されて
いる。一例としてタツチグループ数は16である。
従つて、タツチグループテーブルは音色コード
VNとタツチグループTCHによつてアドレスさ
れる。このタツチグループテーブルはパラメータ
メモリ４７の所定の絶対アドレス（これをオフセ
ツトアドレスOAD１という）から始まる記憶エ
リアを占めている。このタツチグループテーブル
を読み出すための絶対アドレスデータは、６ビツ
トのタツチコードTCHの上位に５ビツトの音色
コードVNを組合せて11ビツトの相対アドレスデ
ータ（オフセツトアドレスOAD１を０とするア
ドレス）を作成し、これをオフセツトアドレス
OAD１に加算することにより作成される。 パラメータアドレステーブルは、各キーグルー
プ毎に、かつ各音色毎に、各タツチグループに対
応するフイルタパラメータを記憶しているアドレ
スの相対アドレスデータ（パラメータアドレスと
いう）を記憶している。このパラメータアドレス
テーブルは、各キーグループ０〜43に対応する44
個のキーグループエリアを含んでおり、このキー
グループエリアは上述のキーグループテーブルか
ら読み出したキーグループアドレスによつてアド
レスされる。各キーグループエリアは音色０〜31
に対応する32個の音色別エリアを夫々含んでお
り、この音色別エリアは音色コードVNによつて
アドレスされる。各音色別エリアはタツチグルー
プ０〜15に対応する16個のアドレス位置を有して
おり、各アドレス位置は上述のタツチグループテ
ーブルから読み出したタツチグループアドレスに
よつてアドレスされる。なお、１アドレス位置に
２バイト分の記憶位置が割当てられており、そこ
に上記パラメータアドレスデータが12ビツトで記
憶されている。このパラメータアドレステーブル
はパラメータメモリ４７の所定の絶対アドレス
（これをオフセツトアドレスOAD２という）から
始まる記憶エリアを占めている。こパラメータア
ドレステーブルを読み出すための絶対アドレスデ
ータは、最下位の１ビツトを“０”又は“１”に
設定し（これは１アドレス位置が２バイトつまり
２絶対アドレスを占めるため）、その上位に４ビ
ツトのタツチグループアドレスデータを位置さ
せ、更にその上位に５ビツトの音色コードVNを
位置させ、更にその上位に６ビツトのキーグルー
プコードを位置させて合計16ビツトの相対アドレ
スデータ（オフセツトアドレスOAD２を０とす
るアドレス）を作成し、これをオフセツトアドレ
スOAD２に加算することにより作成される。 パラメータバンクは一例として2620種類のフイ
ルタパラメータを記憶しており、パラメータアド
レス０から2619に対応する2620個のパラメータ記
憶エリアを含んでいる。１つのパラメータ記憶エ
リアは32バイトの記憶位置（32個の絶対アドレス
位置）を含んでおり、16次数分の１組のフイルタ
係数に対応するパラメータを記憶している。１次
数分のフイルタ係数は２バイトの記憶位置に記憶
されており、その内訳は、前述の通り、12ビツト
のフイルタ係数データ（COE）と３ビツトの重
みづけデータ（WEI）と１ビツトの偶奇識別デ
ータ（EO）から成る。但し、重みづけデータ
（WEI）と偶奇識別データ（EO）は１組のパラメ
ータにおいては各次数間で共通であるため第１次
の記憶位置にのみ記憶し、他の次数の記憶位置に
は記憶しない。しかし、重みづけデータ（WEI）
は各次数毎に独立に記憶するようにすることも可
能である。このパラメータバンクは上述のパラメ
ータアドレステーブルから読み出されたパラメー
タアドレスによつてアドレスされる。パラメータ
バンクはパラメータメモリ４７の所定の絶対アド
レス（これをオフセツトアドレスOAD３という）
から始まる記憶エリアを占めている。このパラメ
ータバンクを読み出すための絶対アドレスデータ
は、12ビツトのパラメータアドレスデータを17ビ
ツトの相対アドレスデータ（オフセツトアドレス
OAD３を０とするアドレス）の上位12ビツトに
位置させることにより該相対アドレスデータを作
成し、これをオフセツトアドレスOAD３に加算
することにより作成される。この絶対アドレスデ
ータの下位５ビツトを32ステツプで順次変化させ
ることにより、パラメータアドレスによつて指定
された１パラメータ記憶エリア内の16次数分から
なる１組のフイルタパラメータが順次読み出され
る。 第２１図に示したような階層化されたパラメー
タメモリ構造は、メモリ容量を節約することがで
きるので有利である。このようにせずに、44キー
グループ、32音色、16タツチグループの組合せの
すべて（22528通り）に対応して個別にフイルタ
パラメータを記憶したとすると、22528×32バイ
トの記憶容量が要求されるが、第２１図のように
すればパラメータアドレステーブルの1408（＝44
×32）×32バイトとパラメータバンクの2620×32
バイトを合わせた4028×32バイトの記憶容量しか
要求されない。つまり、キーグループ、音色、タ
ツチグループの組合せが異なつていてもフイルタ
パラメータは共通のものを使用できる場合がある
ので、第２１図の例では22528通りの組合せに対
して2620種のパラメータを共用する構造としてお
り、これによりメモリ容量の節約を図つている。 ＜パラメータプロセシングユニツト４５、パラメ
ータセレクタ４６、パラメータメモリ４７、パラ
メータ供給回路４８，４９：第１５図） パラメータプロセシングユニツト４５は、前述
のスタテイツクモードのために、上述したような
パラメータメモリ４７の読み出しを制御するもの
である。プログラムメモリ４５１には、上述のよ
うなパラメータメモリ４７の読み出し制御を実行
するプログラムが記憶されている。プログラムカ
ウンタ４５２はプログラムメモリ４５１を読み出
すためのプログラムステツプ信号PCを発生する
もので、８ステージのシフトレジスタ８６と加算
器８７、ゲート８８，８９、エンド検出回路９０
を含んでおり、８チヤンネル分のカウント動作を
時分割的に行う。キーオンパルスKONPがイン
バータ９１で反転され、ゲート８８の制御入力に
加わる。このキーオンパルスKONPは、鍵の押
し始めで信号“１”となるもので、各チヤンネル
に対応するものが時分割多重化されている。加算
器８７はシフトレジスタ８６の出力に対してゲー
ト８９から与えられる“１”を加算するもので、
その加算結果はゲート８８を介してシフトレジス
タ８６に与えられる。エンド検出回路９０はシフ
トレジスタ８６の出力の値がプログラムの最終ス
テツプになつたか否かを検出するもので、最終ス
テツプに至らない場合は信号“０”を出力し、イ
ンバータ９２を介して信号“１”をゲート８９の
制御入力に与え、１カウントアツプを指示する信
号“１”が加算器８７に与えられるようにする
が、最終ステツプに至つた場合は、信号“１”を
出力し、インバータ９２を介して信号“０”をゲ
ート８９に与え、該ゲート８９を閉じ、カウント
が行われないようにする。 以上の構成により、プログラムカウンタ４５２
の内容つまりステツプ信号PCは、キーオンパル
スKONPが発生したとき「０」にリセツトされ、
以後シフトレジスタ８６が一巡する毎に（８タイ
ムスロツト毎に）１カウントアツプされ、やがて
最終ステツプに到達するとカウントが停止され
る。一例としてプログラムステツプ数は37であ
り、カウンタ４５２から出力されるステツプ信号
PCは「０」から「36」（最終ステツプ）まで順次
変化する。ステツプ信号PCはシフトレジスタ８
６の出力であり、８チヤンネルのものが時分割多
重化されている。 プログラムメモリ４５１は入力されたステツプ
信号PCのステツプに応じて選択制御信号SELC
１〜SELC４を読み出し、かつオフセツトアドレ
スメモリ４５３を読み出すためのアドレスデータ
を読み出す。オフセツトアドレスメモリ４５３は
前述のオフセツトアドレスOADS〜OAD３の値
を記憶している。オフセツトアドレスメモリ４５
３から読み出されたオフセツトアドレスデータ
ADOF（OADS〜OAD３のいずれか）は加算器４
５４に入力される。加算器４５４はセレクタ４５
５から与えられる相対アドレスデータRADDと
オフセツトアドレスデータADOFとを加算し、
その出力をアドレスデータPRADとしてパラメ
ータメモリ４７のアドレス入力に加わる。 キーグループアドレスレジスタ４５６、タツチ
グループアドレスレジスタ４５７、パラメータア
ドレスレジスタ４５８は夫々８ステージのシフト
レジスタから成り、キーグループアドレスデータ
KEYG、タツチグループアドレスデータTCHG、
パラメータアドレスデータPADを各チヤンネル
毎に時分割的に記憶するものである。各レジスタ
４５６〜４５８の入力側にセレクタ９３〜９５が
設けられており、パラメータメモリ４７から読み
出されたデータが各セレクタの一方の入力に加わ
る。各セレクタ９３〜９５の他の入力には各レジ
スタ４５６〜４５８の出力が加わる。セレクタ９
３〜９５の選択制御信号SELC２〜SELC４はプ
ログラムメモリ４５１から与えられるようになつ
ており、プログラムのステツプに応じて、パラメ
ータメモリ４７の読み出し出力データをレジスタ
４５６〜４５８に取り込むか、あるいはレジスタ
４５６〜４５８に一旦取り込んだデータを循環保
持するかの制御を行う。明らかなように、パラメ
ータメモリ４７から前述のキーグループアドレス
データが読み出されたときこれをキーグループア
ドレスレジスタ４５６に取り込み、前述のタツチ
グループアドレスデータが読み出されたときこれ
をタツチグループアドレスレジスタ４５７に取り
込み、前述のパラメータアドレスデータが読み出
されたときこれをパラメータアドレスレジスタ４
５８に取り込むように選択制御信号SELC２〜
SELC４が発生される。 各レジスタ４５６〜４５８にストアされたアド
レスデータKEYG，TCHG，PADはセレクタ４
５５に入力される。セクタ４５５にはキーコード
KC、音色コードVN及びタツチコードTCH更に
はプログラムカウンタ４５２から出力されるステ
ツプ信号PCの最下位ビツトPCLSB及びこのステ
ツプ信号PCから「４」（２進の“100”）を引いた
データPC−４も入力されている。セレクタ４５
５ではプログラムメモリ４５１から与えられる選
択制御信号SELC１に応じて入力データを所定の
組合せで選択しかつ選択したデータを相対アドレ
スデータRADDにおける所定の重みに対応する
ビツト位置に位置させ、こうして相対アドレスデ
ータRADDを作成し出力する。 このパラメータプロセシングユニツト４５にお
いて実行される37ステツプの処理内容は下記の通
りである。 PC＝０のとき：キーグループテーブル読出し
処理 選択制御信号SELC１によりキーコードKCを
選択し、オフセツトアドレスデータADOFとし
てキーグループテーブルのオフセツトアドレス
OADSを読み出す。また、選択制御信号SELC２
によりパラメータメモリ４７の出力データをキー
グループアドレスレジスタ４５６に取り込む。こ
れにより、パラメータメモリ４７のキーグループ
テーブルからキーコードKCに対応するキーグル
ープアドレスが読み出され、これがレジスタ４５
６にストアされる。 PC＝１のとき：タツチグループテーブル読出
し処理 信号SELC１により音色コードVNとタツチコ
ードTCHを選択し、最下位ビツトにTCHを、そ
の上位にVNを、位置させて相対アドレスデータ
RADDを作成する。オフセツトアドレスデータ
ADOFとしてタツチグループテーブルのオフセ
ツトアドレスOAD１を読み出す。また、信号
SELC３によりパラメータメモリ４７の出力デー
タをタツチグループアドレスレジスタ４５７に取
り込む。これにより、パラメータメモリ４７のタ
ツチグループテーブルから音色コードVN及びタ
ツチコードTCHに対応するタツチグループアド
レスが読み出され、これがレジスタ４５７にスト
アされる。 PC＝２，３のとき：パラメータアドレステー
ブル読出し処理 信号SELC１によりキーグループアドレスデー
タKEYG、音色コードVN、タツチグループアド
レスデータTCHG、ステツプ信号PCの最下位ビ
ツトPCLSBを選択し、最下位ビツトから
PCLSB，TCHG，VN，KEYGの順で位置させ
て相対アドレスデータRADDを作成する。デー
タADOFとしてパラメータアドレステーブルの
オフセツトアドレスOAD２を読み出す。また、
信号SELC４によりパラメータメモリ４７の出力
データをパラメータアドレスレジスタ４５８に取
り込む。これにより、パラメータメモリ４７のパ
ラメータアドレステーブルから適切なパラメータ
アドレスが読み出され、これがレジスタ４５８に
ストアされる。前述の通り、１つのパラメータア
ドレスデータは12ビツトから成り、２バイトの記
憶位置に記憶されている（第２１図参照）。ビツ
トPCLSBが“０”のとき（PC＝２のステツプ）、
下位８ビツトのパラメータアドレスデータが読み
出され、PCLSBが“１”のとき（PC＝３のステ
ツプ）、その上位４ビツトのパラメータアドレス
データが読み出される。セレクタ９５では、この
パラメータアドレスデータが12ビツトデータに並
列化されるようにビツト位置を振分けてレジスタ
４５８にストアする。 PC＝４〜35のとき：パラメータバンク読出し
処理 信号SELC１によりパラメータアドレスデータ
PADと４減算したステツプ信号PC−４を選択
し、最下位ビツトからPC−４，PADの順で位置
させて相対アドレスデータRADDを作成する。
また、データADOFとしてパラメータバンクの
オフセツトアドレスOAD３を読み出す。信号PC
−４は、PC＝４〜35の32ステツプにおいてその
値が「０」から「31」まで変化する。従つて、パ
ラメータアドレスによつて指定された32バイトか
ら成る１組のフイルタパラメータ（第２１図参
照）がパラメータメモリ４７のパラメータバンク
から１バイトづつ順次選み出される。 PC＝36のとき：プログラムカウンタ４５２を
ストツプし、フイルタパラメータの読み出しシー
ケンスを終了する。 パラメータメモリ４７から読み出されたフイル
タパラメータはタイミング同期化回路４５９に入
力される。この回路４５９はプログラムステツプ
信号PCとタイミング信号発生回路３９のデコー
ダ５６（第１３図）から与えられるタイミング信
号群TS１を受入れ、これらの信号に基づき、各
次数のフイルタパラメータを所定のタイミングに
同期化して出力する。この同期化回路４５９の出
力はスタテイツクモード用のフイルタパラメータ
SPRとしてパラメータセレクタ４６のＡ入力に
与えられる。パラメータセレクタ４６のＢ入力に
はマイコンインタフエース４４（第１１図）から
出力されたダイナミツクモード用のフイルタパラ
メータDPRが与えられる。セレクタ４６の選択
制御入力SBにはマイコンインタフエース４４か
ら出力されたダイナミツク／スタテイツク選択信
号DSが与えられ、ダイナミツクモード時はＢ入
力のパラメータDPRを選択し、スタテイツクモ
ード時はＡ入力のパラメータSPRを選択する。 セレクタ４６の出力はＡ，Ｂ各系列のパラメー
タ供給回路４８，４９に入力される。Ａ系列の回
路４８のみ詳細例を示したが、Ｂ系列の回路４９
も同一構成である。パラメータ供給回路４９にお
いて、分配回路４８５は、セレクタ４６からシリ
アルに与えられるパラメータデータのうちＡ系列
のチヤンネル１〜４に関するデータを取り込み、
これを各チヤンネル別に並列化すると共に、フイ
ルタ係数データ（チヤンネル１ではCOEA１）、
重みづけデータ（チヤンネル１ではWEIA１）、
偶奇識別データ（チヤンネル１ではEOA１）の
別に並列化し、これらを各チヤンネルに対応する
記憶回路４８１〜４８４に分配する。このような
分配制御のために、適宜のタイミング信号TS２
がタイミング信号発生回路３９のデコーダ５６
（第１３図）から発生され、分配回路４８５に与
えられる。 記憶回路４８１〜４８４はチヤンネル１につい
て詳細例を示すが、他のチヤンネルに関しても同
様である。12ビツトのフイルタ係数データCOEA
１はセレクタ９６を介して16ステージのシフトレ
ジスタ９７に入力される。このフイルタ係数デー
タCOEA１は16タイムスロツトにおいて16次数分
のデータが時分割多重化されており、この16次数
分のデータがシフトレジスタ９７の各ステージに
取り込まれる。シフトレジスタ９７の内容はセレ
クタ９６を介して循環保持される。３ビツトの重
みづけデータWEIA１はラツチ回路９８に入力さ
れる。１ビツトの偶奇識別データEOA１はラツ
チ回路９９に入力される。セレクタ９６及びラツ
チ回路９８，９９の制御は、図示しない適宜の制
御信号によつて適切なタイミングで行われる。す
なわち、スタテイツクモードのときは、鍵の押し
始めに応答してパラメータメモリ４７から読み出
された16次数分のパラメータデータが、タイミン
グ同期化回路４５９、セレクタ４６、分配回路４
８５を経由して記憶回路４８１に入力されるタイ
ミングに同期して、セレクタ９６が16次数分のフ
イルタ係数データCOEA１をシフトレジスタ９７
に取り込み、ラツチ回路９８，９９が重みづけデ
ータWEIA１、偶奇識別データEOA１をラツチ
する。以後、そのチヤンネルに対して新しい押圧
鍵が割当てられるまで、シフトレジスタ９７、ラ
ツチ回路９８，９９の記憶は保持される。一方、
ダイナミツクモードのときは、マイコンインタフ
エース４４（第１１図）からセレクタ４６、分配
回路４８５を経由して８次数分のダイナミツク制
御用パラメータデータDPRが与えられるタイミ
ングに同期して、該パラメータデータDPRのう
ち８次数分のフイルタ係数データCOEA１をシフ
トレジスタ９７に取り込み、重みづけデータ
WEIA１をラツチ回路９８にラツチし、偶奇識別
データEOA１をラツチ回路９９にラツチする。
以後、新たなダイナミツク制御用パラメータデー
タDPRが与えられるまで、シフトレジスタ９７、
ラツチ回路９８，９９の記憶は保持される。な
お、ダイナミツクモードにおいては、シフトレジ
スタ９７の16ステージのうち、９次から16次に対
応する８ステージに８次数分のダイナミツク制御
用パラメータのフイルタ係数データをストアし、
１次から８次に対応する８ステージの内容は０に
しておく。 各記憶回路４８１〜４８４のシフトレジスタ９
７から出力されるフイルタ係数データはセレクタ
４８６に与えられ、そこでタイミング信号TS３
に従つて各チヤンネルのものが順次選択され、時
分割多重化される。こうして、チヤンネル１〜４
に関するフイルタ係数データが時分割多重化さ
れ、Ａ系列のフイルタ係数データCOEAとしてＡ
系列の乗算器及びアキユムレータ部４１（第１４
図）に供給される。 各記憶回路４８１〜４８４のラツチ回路９８か
ら出力される重みづけデータはセレクタ４８７に
与えられ、そこでタイミング信号TS４に従つて
各チヤンネルのものが順次選択され、時分割多重
化される。こうして時分割多重化されたチヤンネ
ル１〜４の重みづけデータWEIAはＡ系列の乗算
器及びアキユムレータ部４１（第１４図）に供給
される。 各記憶回路４８１〜４８４のラツチ回路９９に
ラツチされた各チヤンネル１〜４の偶奇識別デー
タEOA１〜EOA４は対応するチヤンネルのステ
ートメモリ４０１〜４０４（第１４図）に並列的
に与えられる。 ＜ピツチ同期出力回路５０：第１６図＞ 第１６図において、セレクタ５０１のＢ入力に
はＡ系列の乗算器及びアキユムレータ部４１（第
１１図、第１４図）から出力されたチヤンネル１
〜４のフイルタ済み楽音信号サンプル値データ
SMAが時分割多重的に与えられる。第１４図の
ラツチ回路８５において各チヤンネル１〜４のフ
イルタ済み出力が取り込まれるタイミングは第２
０図のSUMの欄の累算最終タイムスロツト（斜
線の部分）であり、これにより、各チヤンネル１
〜４のフイルタ済みサンプル値データSMAのチ
ヤンネルタイミングを示すと第１７図のようにな
る。セレクタ５０１のＣ入力にはＢ系列の乗算器
及びアキユムレータ部４３（第１１図）から出力
されたチヤンネル５〜８のフイルタ済み楽音信号
サンプル値データSMBが時分割多重的に与えら
れる。このデータSMBのチヤンネルタイミング
は第１７図のようである。 セレクタ５０１のＡ入力には８ステージのシフ
トレジスタ５０２の出力が与えられ、該セレクタ
５０１の出力は該シフトレジスタ５０２に入力さ
れる。このセレクタ５０１とシフトレジスタ５０
２は、各チヤンネル１〜８のフイルタ済みサンプ
ル値データを第３図のPS１のチヤンネルタイミ
ングに示すような１タイムスロツト単位の高速の
時分割タイミングに従つて時分割多重化するため
のものである。第１３図のデコーダ５６からタイ
ムスロツト５７，１３，２６，４６において
“１”となるタイミング信号IREGLDAとタイム
スロツト１１，３１，４４，６４において“１”
となるタイミング信号IREGLDBが発生され、こ
れが第１６図のセレクタ５０１のＢ選択制御入力
SBとＣ選択制御入力SCに与えられる。これによ
り、Ｂ入力に与えられるデータSMAのうち、チ
ヤンネル１のデータがタイムスロツト５７（これ
は第３図に示すPS１のチヤンネルタイミングの
うちチヤンネル１のタイミングに対応する）で選
択され、チヤンネル２のデータがタイムスロツト
１３（第３図のPS１のチヤンネル２のタイミン
グ）で選択され、チヤンネル３のデータがタイム
スロツト２６（第３図のPS１のチヤンネル３の
タイミング）で選択され、チヤンネル４のデータ
がタイムスロツト４６（第３図のPS１のチヤン
ネル４のタイミング）で選択される。また、Ｃ入
力に与えられるデータSMBのうち、チヤンネル
５のデータがタイムスロツト１１（第３図のPS
１のチヤンネル５のタイミング）で選択され、チ
ヤンネル６のデータがタイムスロツト３１（第３
図のPS１のチヤンネル６のタイミング）で選択
され、チヤンネル７のデータがタイムスロツト４
４（第３図のPS１のチヤンネル７のタイミング）
で選択され、チヤンネル８のデータがタイムスロ
ツト６４（第３図のPS１のチヤンネル８のタイ
ミング）で選択される。 タイミング信号IREGLDA，IREGLDBをノア
回路５０３で反転した信号がセレクタ５０１のＡ
選択制御入力SAに与えられる。従つて、上述の
各タイミングでシフトレジスタ５０２に取り込ま
れた各チヤンネルのフイルタ済みサンプル値デー
タは、それ以外のタイミングでは該シフトレジス
タ５０２で循環保持される。 シフトレジスタ５０２の出力はセレクタ５０４
のＡ入力に与えられる。セレクタ５０４の出力は
８ステージのシフトレジスタ５０５に入力され
る。シフトレジスタ５０５の出力はセレクタ５０
４のＢ入力を介して入力側に戻される。セレクタ
５０４及びシフトレジスタ５０５は、デイジタル
フイルタの出力楽音信号をそのピツチに同期して
再サンプリングするためのものである。セレクタ
５０４のＡ選択制御入力SAには入力インタフエ
ース３８（第１２図）から与えられる遅延された
ピツチ同期信号PS１Ｄが８タイムスロツトの遅
延回路５０６を介して入力される。 第１２図において、ピツチ同期信号PS１はオ
ア回路５１を介して64ステージのシフトレジスタ
１００に入力される。このシフトレジスタ１００
で24タイムスロツト遅延されたピツチ同期信号が
アンド回路１０１に入力され、40タイムスロツト
遅延されたものがアンド回路１０２に入力され、
48タイムスロツト遅延されたものがアンド回路１
０３に入力され、64タイムスロツト遅延されたも
のがアンド回路１０４に入力される。各アンド回
路１０１〜１０４の他の入力には、第１３図のデ
コーダ５６から発生されたタイミング信号PSS１
〜PSS４が夫々入力される。各アンド回路１０１
〜１０４の出力はオア回路１０５に与えられ、遅
延されたピツチ同期信号PS１Ｄが得られる。各
信号PSS１〜PSS４の発生タイミングは第１３図
中にかつこ書きで示した通りである。そこにおい
て、例えば「1y8」なる表示は８タイムスロツト
周期で１番目のタイムスロツトで信号“１”が発
生することを示す。従つて、タイミング信号PSS
１の場合、「1y8，3y8」であるから、８タイムス
ロツト周期で１番目と３番目のタイムスロツトで
夫々信号“１”が発生する。第１３図中の各信号
PSS１〜PSS４のかつこ内の表示と第３図のPS
１のチヤンネルタイミングとを参照すれば明らか
なように、信号PSS１はPS１におけるチヤンネ
ル１と３のタイミングで“１”となり、PSS２は
PS１におけるチヤンネル２と６のタイミングで
“１”となり、PSS３はPS１におけるチヤンネル
３と７のタイミングで“１”となり、PSS４は
PS１におけるチヤンネル４と８のタイミングで
“１”となる。 以上により、チヤンネル１と５のピツチ同期信
号PS１は24タイムスロツト、２と６のPS１は40
タイムスロツト、３と７のPS１は48タイムスロ
ツト、４と８のPS１は64タイムスロツト、夫々
遅延したものを遅延されたピツチ同期信号PS１
Ｄとする。このようにチヤンネルによつて遅延時
間が異なる理由は、アダプテイブデイジタルフイ
ルタ装置２１（第１１図）における各チヤンネル
１〜４，５〜８の演算タイミングのずれに合せた
からである。 第１６図に戻り、遅延されたピツチ同期信号
PS１Ｄは遅延回路５０６で更に８タイムスロツ
ト遅延され、セレクタ５０４の入力SAに与えら
れる。セレクタ５０４は或るチヤンネルの信号
PS１Ｄが“１”のときそのチヤンネルのフイル
タ済みサンプル値データをシフトレジスタ５０２
から取り込み、シフトレジスタ５０５に入力す
る。それ以外のときは、シフトレジスタ５０５の
内容がセレクタ５０４のＢ入力を介して循環保持
される。こうして、セレクタ５０４及びシフトレ
ジスタ５０５の回路において、各チヤンネルのフ
イルタ済みサンプル値データがそのチヤンネルで
発生すべき楽音のピツチに同期して再サンプリン
グされる。 ＜フイルタ演算のピツチ同期／非同期の切替＞ マイコンインタフエース４４（第１１図）から
第１２図のオア回路５１に与えられるピツチ同
期／非同期指定信号PASYは、ピツチ同期でフイ
ルタ演算を行う場合常に“０”であり、入力イン
タフエース３８はピツチ同期信号PS１に応答し
てフイルタ演算要求信号φF１〜φF８及び遅延さ
れたピツチ同期信号PS１Ｄを発生する。従つて、
ピツチ同期信号PS１が発生したとき、つまりフ
イルタをかけるべき楽音信号のピツチに同期した
サンプリング周期で、デイジタルフイルタ演算が
行われる。これにより、得られるフイルタ特性は
移動フオルマントとなる。 ピツチに同期させずにフイルタ演算を行う場合
は、ピツチ同期／非同期指定信号PASYを常に
“１”とする。従つて、第１２図のオア回路５１
の出力はピツチ同期信号PS１の有無にかかわら
ず、常に“１”となる。従つて、入力インタフエ
ース３８は各フイルタ演算サイクル（64タイムス
ロツト）毎に一定周期でフイルタ演算要求信号
φF１〜φF８及び信号PS１Ｄを発生する。従つ
て、デイジタルフイルタ演算におけるサンプリン
グ周波数はピツチに無関係に一定（例えば50k
Hz）となり、得られるフイルタ特性は固定フオル
マントとなる。 ＜フイルタ特性の一例＞ 上記実施例によつて実現できるフイルタ特性の
一例を第２２図〜第２７図に示す。 第２２図はフイルタの次数を奇数次（31次）に
設定した場合に得られる特性の一例を示すもの
で、ハイパスフイルタ特性を実現したものであ
る。fs／２はサンプリング周波数fsの1/2であり、
ピツチ同期モードのときは楽音のピツチに同期し
た周波数であり、ピツチ非同期モードのときは一
定の周波数である。 第２３図はフイルタの次数を偶数次（32次）に
設定した場合に得られる特性の一例を示すもの
で、ローパスフイルタ特性を実現したものであ
る。 第２４図はダイナミツクモードにおける時間的
に変化するフイルタ特性の一例を示している。こ
の例の場合、トーンジエネレータ部１８から発生
する音源波形信号はｆ（フオルテ）つまり最強鍵
タツチに対応するものであるとし、ｐ（ピアノ）
のタツチ、mp（メゾピアノ）のタツチ、mf（メゾ
フオルテ）のタツチに夫々対応する楽音信号をこ
の音源波形信号のフイルタリングによつて得る場
合のフイルタ特性の時間的変化を示している。時
間の欄には、各フイルタ特性に切替えるべきタイ
ミングを発音開始時からの時間によつて示してい
る。フイルタ特性図中の数字は変化ポイントでの
周波数を示しており、単位はHzである。なお、発
生すべき楽音の音高はF2音であるとする。 第２５図はｆ（フオルテ）のタツチで演奏され
たF2のピアノ音の原波形のスペクトルエンベロ
ープを示しており、第２６図はｐ（ピアノ）のタ
ツチで演奏されたF2のピアノ音の原波形のスペ
クトルエンベロープを示している。第２５図の原
波形を第２４図のｐ（ピアノ）の欄のOmsの時点
でのフイルタ特性でフイルタリングして得られた
楽音信号のスペクトルエンベロープを示すと第２
７図のようであり、第２６図に示すｐタツチの原
波形のスペクトルエンベロープと近似しているこ
とが判る。 ＜変更例＞ 第１６図に示したピツチ同期出力回路５０はシ
フトレジスタ５０２，５０５を用いてチヤンネル
時分割でピツチ同期処理を行つているが、これに
限らず、各チヤンネル毎に並列的に記憶回路を設
け、並列的にピツチ同期処理を行うようにしても
よい。 上記実施例では、デイジタルフイルタとして係
数が対称性を示すFIRフイルタを用いたが、これ
に限らず非対称の係数のFIRフイルタを用いても
よい。また、フイルタ型式はFIRに限らずIIR（無
限インパルス応答）やその他の型式を用いるよう
にしてもよい。 第２１図に示したパラメータメモリの記憶フオ
ーマツトはこれに限定されず、様々な変更が可能
である。例えば、そのような階層構造を採用しな
いようにしてもよい。 また、パラメータメモリのアドレスの仕方は上
記実施例に示した手順に限らず、様々な変更が可
能である。例えば、実施例ではキーグループテー
ブルをアクセスし、次にタツチグループテーブル
をアクセスしているが、これは逆であつてもよ
い。また、第１５図ではプログラムメモリ４５１
に読み出し手順を予め記憶したフイクロプログラ
ミング方式を採用し、これによりパラメータメモ
リ４７の読み出しを行うようにしているが、この
ようなマイクロプログラム方式によらずに、完全
なハードワイヤード回路あるいは完全なソフトウ
エアプログラムによつて読み出し制御を行うよう
にしてもよい。 また、専用の電子楽器に限らず、楽音信号発生
又は処理機能を持つ装置一般においてこの発明を
適用することができる。 上記実施例では、トーンジエネレータからアダ
プテイブデイジタルフイルタ装置に入力されるデ
イジタル楽音信号サンプル値データそれ自体がピ
ツチに同期してサンプリングされた状態となつて
いるものとしているが、これに限らない。 また、デイジタルフイルタ装置では、ピツチ同
期モードと非同期モードの切換えが可能であり、
ピツチ同期モードでは楽音のピツチに同期してフ
イルタ演算を行うようになつているが、これはこ
の発明にとつて必須ではなく、ピツチ非同期モー
ドだけの場合（つまり常に50kHzの周期でフイル
タ演算を実行して固定フオルマントを実現する場
合）であつてもよい。要は、デイジタルフイルタ
回路の出力側にピツチ同期出力回路が設けられて
いればよい。 また、上記実施例ではピツチ同期信号発生回路
はトーンジエネレータ内に含まれており、そこで
発生したピツチ同期信号をアダプテイブデイジタ
ルフイルタ装置に導入するようにしているが、こ
れに限らず、トーンジエネレータの外部にピツチ
同期信号発生回路を設けてもよい。
号PS１は、マスタクロツクパルスφに基づき確
立される共通サンプリング周波数fcをＰナンバに
応じて分周することにより得られる。前述から明
らかなように、Ｐナンバは１周期波形中の共通サ
ンプリング周波数fcの周波数つまりサンプル点数
であり、一方、トーンジエネレータ１８で発生可
能な楽音波形１周期当りの実効的なサンプル点数
は前述の通り64である。従つて、共通サンプリン
グ周波数fcを分周する分周数を 分周数＝Ｐナンバ÷64 …(3) とすれば、その分周出力として楽音１周期当り64
個のパルスを得ることができ、これにより64個の
実効的なサンプル点をすべて確立することができ
る。このようにして定まる分周数によつて共通サ
ンプリング周波数fcを分周すると、前記(1)，(2)，
(3)式より、 fc÷分周数＝（fn×Ｐナンバ）÷（Ｐナンバ÷64） ＝fn×64＝fe …(4) となり、この分周出力によつてサンプル点アドレ
スを変化させることにより実効サンプリング周波
数feを確立することができる。このようにして確
立される実効サンプリング周波数feは、音名周波
数fnに調和しており、ピツチ同期が実現される。
カウンタ３０から発生される各チヤンネルのピツ
チ同期信号PS１はそのチヤンネルに割当てられ
た鍵の音名に対応して上記(4)式で示されるような
分周出力信号すなわち実効サンプリング周波数fe
を持つ信号である。 ところで上記(3)式で定まる分周数は整数になる
とは限らず、小数を含むことが多い。例えば、音
名Ａの場合、 分周数＝909÷64≒14.20 である。そこで、カウンタ３０における分周動作
は、後述のように、(3)式で定まる分周数に近い２
つの整数で適宜分周し、その平均的な結果として
(3)式で定まる分周数で分周したのと同じ結果が得
られるようにしている。 第４図において、Ｐナンバメモリ２９は、前記
第１表に示すような基準オクターブにおける各音
名のＰナンバを予め記憶している。各チヤンネル
に割当てられた鍵のキーコードKCがバス２８を
介してトーンジエネレータ１８に与えられ、該ト
ーンジエネレータ１８の内部において第１〜第８
チヤンネルのキーコードKCが第３図のPS１のチ
ヤンネルタイミングに示すようなタイミングで時
分割多重化され、第９〜第16チヤンネルのキーコ
ードKCが第３図のPS２のチヤンネルタイミング
に示すようなタイミングで時分割多重化される。
こうして時分割多重化された第１〜第８チヤンネ
ルのキーコードKCがＰナンバメモリ２９に入力
される。Ｐナンバメモリ２９は入力された第１〜
第８チヤンネルのキーコードKCの音名に対応し
てＰナンバを時分割的に読み出す。 カウンタ３０は、Ｐナンバメモリ２９から読み
出されたＰナンバを入力する加算器３１と、この
加算器３１の出力を「０」入力に入力したセレク
タ３２と、このセレクタ３２の出力を入力した８
ステージのシフトレジスタ３３と、シフトレジス
タ３３の出力の下位ビツト（小数部）をゲートし
て加算器３１の他の入力に与えるゲート３４と、
シフトレジスタ３３の出力の上位ビツト（整数
部）を入力して全ビツトが“１”の７ビツトから
成るオール“１”信号と加算する加算器３５とを
含んでいる。Ｐナンバそれ自体は12ビツトの２進
コード化信号であるが、加算器３１の出力は桁上
がり信号のビツトとして１ビツト余分に含む13ビ
ツトの信号から成る。 反転キーオンパルスと加算器３５のキ
ヤリアウト出力COから出力された信号がアンド
回路３６に入力されており、このアンド回路３６
の出力がセレクタ３２の選択制御入力に加わる。
アンド回路３６の出力信号が“０”のときは加算
器３１からセレクタ３２の「０」入力に与えられ
た信号が選択され、“１”のときは「１」入力に
与えられた信号が選択される。セレクタ３２の
「１」入力には、シフトレジスタ３３の出力の下
位ビツト（小数部）と加算器３５の出力７ビツト
（整数部）とから成る13ビツトの信号が与えられ
る。キーオンパルスKONPは鍵の押し始めで一
度だけ“１”となる信号であり、第１〜第８チヤ
ンネルに対応するものが時分割多重化されてい
る。反転キーオンパルスはこのキーオン
パルスKONPを反転した信号である。 セレクタ３２、シフトレジスタ３３、加算器３
５の部分は、Ｐナンバに応じて前記(3)式に示すよ
うな分周数を確立し、この分周数の整数部に応じ
て共通サンプリング周波数fcの分周を行うための
回路である。加算器３１は、上記分周数の小数部
に応じて前記整数部の値を調整するためのもので
ある。 前記(3)式において除数64は26であるため、分周
数を求めるために格別の割算を行うことなく、単
にＰナンバの下位６ビツトを小数部として取扱う
だけで該Ｐナンバに対応する分周数を確立するこ
とができる。従つて、加算器３１、セレクタ３２
及びシフトレジスタ３３の出力信号13ビツトのう
ち下位６ビツトが小数部の重みであり、上位７ビ
ツトが整数部の重みである。 加算器３５においてオール“１”信号を加算す
ることは１減算することに等しい。従つて、加算
器３５では、事実上、シフトレジスタ３３の出力
の整数値から１減算することを行う。この加算器
３５の減算結果は演算されなかつた小数部の６ビ
ツトデータと共にセレクタ３２の「１」入力に戻
され、シフトレジスタ３３を経由して再び加算器
３５に入力される。シフトレジスタ３３はマスタ
クロツクパルスφによつてシフト制御されるた
め、同じチヤンネルの信号がシフトレジスタ３３
から出力される周期はマスタクロツクパルスφの
８倍の周期つまり共通サンプリング周波数fcの周
期である。 鍵の押し始めにおいて、その鍵が割当てられた
チヤンネルタイミングで反転キーオンパルス
KONPが一度だけ“０”となり、このとき、セ
レクタ３２の「０」入力を介して該鍵のＰナンバ
が選択される。このＰナンバの整数部がシフトレ
ジスタ３３から加算器３５に与えられ、共通サン
プリング周波数fcの周期で該整数部から１が繰返
し減算される。整数部の減算結果が１以上の値の
とき、加算器３５のキヤリイアウト出力COから
は絶えずキヤリイアウト信号“１”が出力され、
アンド回路３６の条件が成立するので、セレクタ
３２は「１」入力を選択し続ける。減算の繰返し
によつてやがて加算器３５の出力が“０”になつ
たときつまりＰナンバの整数部の数と同数のfcの
周期が経過したとき、加算器３５のキヤリイアウ
ト信号は出力されず、アンド回路３６の条件は成
立しない。そのとき、セレクタ３２は「０」入力
を選択し、Ｐナンバとシフトレジスタ３３の出力
の下位６ビツト（小数部データ）とを加算した加
算器３１の出力を選択する。こうして、小数部の
加算によつて幾分変更された値のＰナンバがシフ
トレジスタ３３に与えられ、今度は変更されたＰ
ナンバの整数値から１減算することが繰返され
る。なお、ゲート３４は反転キーオンパルス
KONPによつて鍵の押し始めでだけ不能化され、
それ以外のときは常時小数部データを加算器３１
に与える。加算器３１におけるＰナンバに対する
小数部データの加算によつて実際に分周に使用す
る分周数の整数値はＰナンバから求まる分周数の
繕数値よりも１大きくなることがある。例えば、
音名ＡのＰナンバは909であり、その分周数は
14.20であるが、最初はその整数値14に従つて分
周を行うが、次は14.20＋0.20＝14.40となり、や
がて15.00となりその整数値15に従つて分周を行
うことになる。こうして、Ｐナンバによつて求ま
る分周数の整数値と同じか、それよりも１大きい
数に従つて、共通サンプリング周波数fcの分周が
行われ、平均的な結果としてＰナンバによつて求
まる分周数に従う分周動作が達成される。加算器
３５のキヤリイアウト出力COの信号がその分周
出力に相当するものであり、これをインバータ３
７で反転した信号がピツチ同期信号PS１として
出力される。 理解を深めるために、音名Ａを例にして、セレ
クタ３２の出力の変化の一例を示す。変化タイミ
ングは共通サンプリング周波数fcの周期である。
最初はＰナンバ909に対応する分周数14.20であ
り、次にその整数値が１減つた13.20であり、以
下、12.20，11.20，10.20，…2.20，1.20とその整
数値が順次１づつ減少する。fcの14周期目にセレ
クタ３２の「１」入力に加わる数値が0.20とな
り、このときキヤリイアウト信号が“０”とな
り、ピツチ同期信号PS１が“１”となり、セレ
クタ３２では「０」入力を選択する。セレクタ３
２の「０」入力にはＰナンバ909に対応する分周
数14.20にシフトレジスタ３３から与えられる小
数値0.20を加算した値14.40が与えられている。
従つて、14.40がセレクタ３２から出力される。
その後セレクタ３２の出力は13.40，12.40，
11.40，…2.40，1.40と順次１づつ減少してゆき、
fcの14周期目にセレクタ３２の「１」入力に加わ
る数値が0.40となると共に、加算器３５のキヤリ
イアウト信号が“０”となり、ピツチ同期信号
PS１が発生される。このとき加算器３１の出力
は14.20＋0.40＝14.60であり、これがセレクタ３
２の「０」入力を介してシフトレジスタ３３に与
えられる。こうして、音名Ａの場合は14又は15を
分周数として分周が行われ、共通サンプリング周
波数fc（例えば400kHz）の14又は15サイクル毎に
ピツチ同期信号PS１が“１”となる。 もう一方の第９〜第16チヤンネルに対応するピ
ツチ同期信号PS２も上述と同様にして発生され
る。 ＜トーンジエネレータの説明＞ トーンジエネレータ１８においては上述のよう
にして発生した各チヤンネルのピツチ同期信号
PS１，PS２を利用して、発生すべき楽音のピツ
チに同期したサンプリングタイミングに従つて該
楽音信号を発生するようにすることができる。勿
論、これに限らず、ピツチに同期していないサン
プリングタイミングに従つて楽音信号を発生する
ようにすることも可能である。 発生すべき楽音のサンプル点アドレス（瞬時位
相角）を指定するアドレスデータは、各チヤンネ
ルのピツチ同期信号PS１，PS２をチヤンネル別
に夫々独立にカウントすることにより発生するこ
とができる。ただし、ピツチ同期信号PS１，PS
２は前述の基準オクターブ（G4〜Ｆ＃５音）の
ピツチに対応しているので、上記アドレスデータ
を発生する場合は、発生すべき楽音のオクターブ
音域に応じて上記ピツチ同期信号PS１，PS２の
カウントの際のカウントレートを切換える必要が
ある。例えば、G3〜Ｆ＃４のオクターブの楽音
を発生する場合は、ピツチ同期信号PS１，PS２
が発生する毎に0.5をカウントし、G4〜Ｆ＃５の
オクターブの楽音を発生する場合は、ピツチ同期
信号PS１，PS２が発生する毎に１をカウント
し、G5〜Ｆ＃６のオクターブの楽音を発生する
場合は、ピツチ同期信号PS１，PS２が発生する
毎に２をカウントする。こうして、発生すべき楽
音のピツチ及びオクターブに同期して変化するア
ドレスデータを各チヤンネル毎に発生し、このア
ドレスデータに基づきデイジタル楽音信号を発生
する。 トーンジエネレータ１８における楽音信号発生
方式はどのようなものを用いてもよい。例えば、
上記アドレスデータに応じて波形メモリに記憶し
た楽音波形サンプル値データを順次読み出す方式
（メモリ読出し方式）、あるいは上記アドレスデー
タを位相角パラメータデータとして所定の周波数
変調演算を実行して楽音波形サンプル値データを
求める方式（FM方式）、あるいは上記アドレス
データを位相角パラメータデータとして所定の振
幅変調演算を実行して楽音波形サンプル値データ
を求める方式（AM方式）、など公知のどのよう
な方式を用いてもよい。また、メモリ読出し方式
を採用する場合、波形メモリに記憶する楽音波形
は１周期波形のみであつてもよいが、複数周期波
形である方が音質の向上が図れるので好ましい。
複数周期波形を波形メモリに記憶しこれを読み出
す方式は、例えば特開昭52−121313号に示された
ように発音開始から終了までの全波形を記憶しこ
れを１回読み出す方式、あるいは特開昭58−
142396号に示されたようにアタツク部の複数周期
波形と持続部の１又は複数周期波形を記憶し、ア
タツク部の波形を１回読み出した後持続部の波形
を繰返し読み出す方式、あるいは特開昭60−
147793号に示されたように離散的にサンプリング
した複数の波形を記憶し、読み出すべき波形を時
間的に順次切換えて指定し、指定された波形を繰
返し読み出す方式、など種々の方式が公知であ
り、これらを適宜採用してよい。 ＜アダプテイブデイジタルフイルタの予備的説明
＞ デイジタルフイルタの演算型式としては、基本
的には有限インパルス応答（FIR）フイルタと無
限インパルス応答（IIR）フイルタとがあるが、
この実施例のアダプテイブデイジタルフイルタ装
置２１，２２においてはFIRフイルタを採用して
いる。まずFIRフイルタに関連する一般的説明を
行う。 (a) FIRフイルタの基本回路構成 第５図はFIRフイルタの基本回路構成図であ
り、ｘ（ｎ）は任意のｎ番目のサンプル点のデイ
ジタル楽音波形サンプル値データであり、該FIR
フイルタの入力信号である。z-1は単位時間遅れ
要素であり、１サンプリング周期の時間遅れを設
定するものである。従つて、ｘ（ｎ−１）はｎ−
１番目のサンプル点のデイジタル楽音波形サンプ
ル値データであり、ｘ（ｎ−Ｎ＋１）はｎ−Ｎ＋
１番目のサンプル点のデイジタル楽音波形サンプ
ル値データである。Ｎはインパルス応答の持続時
間であり、該FIRフイルタの次数に相当する。ｈ
（０）〜ｈ（Ｎ−１）はＮ次のフイルタ係数であ
る。このフイルタ係数が入力された三角形のブロ
ツクは乗算要素であり、遅延要素で遅延された各
サンプル点のデータｘ（ｎ）〜ｘ（ｎ−Ｎ＋１）に
対して夫々対応するフイルタ係数ｈ（０）〜ｈ（Ｎ
−１）を乗算する。乗算出力が入力された＋記号
を付したブロツクは加算要素であり、各乗算出力
を加算合計し、出力信号ｙ（ｎ）を得る。 このようなFIRフイルタのインパルス応答｛ｈ
（ｎ）｝のｚ変換すなわち伝達関数は、 （ｚ）＝N-1 〓n=0 （ｎ）z1-n ＝ｈ（０）＋ｈ(1)z-1＋…ｈ（Ｎ−１）z-(N-1) ……(5) と表わされる。 (b) FIRフイルタの直線位相特性 このようなFIRフイルタの１つの特徴は、位相
特性の直線位相とすることができることである。
直線位相とすると、フイルタの入出力波形間にお
いてその位相が完全に直線特性で対応し、出力波
形に歪みが生じない。従つて、楽音、音声、オー
デイオ等の信号のフイルタ処理に好適である。直
線位相のFIRフイルタにおいては、位相特性が角
周波数ωの関数として θ（ω）＝−αω …(6) となることが要求される。ここでαは位相遅れと
いわれる定数である。また、上記のような直線位
相特性をもつFIRフイルタの必要十分条件は、下
記(8)式のようにそのインパルス応答が対称性をも
ち、下記(7)式のように位相遅れαが持続時間（フ
イルタの次数）Ｎによつて一意的に規定されるこ
とである。 α＝（Ｎ−１）／２ …(7) ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） …(8) ただし０≦ｎ≦Ｎ−１ (c) フイルタ係数の対称性 上記(8)式のようにインパルス応答が対称性をも
つということは、フイルタ係数ｈ（０）〜ｈ（Ｎ−
１）が対称性を持つことを意味する。すなわち、
フイルタ係数を対称特性で設定することにより、
前述の直線位相特性を実現することができるので
ある。 インパルス応答が対称性の一例を図示すると、
次数Ｎが奇数の場合は第６図のようであり、Ｎが
偶数の場合は第７図のようである。図から明らか
なように、ｎ＝（Ｎ−１）／２を中心とする対称
特性を示す。Ｎが奇数の場合は、（Ｎ−１）／２
次が中心となり、その両側のインバルス応答が対
称となる。Ｎが偶数の場合は、（Ｎ−２）／２次
とＮ／２の中間が中心となり、その両側のインパ
ルス応答が対称となる。対称位置にある次数同士
はフイルタ係数が同じ値であるため、全ての次数
Ｎのフイルタ係数を準備する必要はなく、その半
分でよい。詳しくは、Ｎが奇数の場合は、０次か
ら（Ｎ−１）／２次までの｛（Ｎ−１）／２｝＋１
個のフイルタ係数を準備すればよく、｛（Ｎ−
１）／２｝＋１次からＮ−１次までのフイルタ係
数は０次から｛（Ｎ−１）／２｝−１次までの対称
位置にあるフイルタ係数を利用すればよい。すな
わち０次とＮ−１次とでは同じフイルタ係数を使
用し、１次とＮ−２次とでも同じフイルタ係数を
使用する。また、Ｎが偶数の場合は、０次から
（Ｎ−２）／２次までのＮ／２個のフイルタ係数
を準備すればよく、Ｎ／２次からＮ−１次までの
フイルタ係数は０次から（Ｎ−２）／２次までの
対称位置にあるフイルタ係数を利用すればよい。 (d) 直線位相FIRフイルタの周波数応答 第６図、第７図のようにインパルス応答が対称
性を示す直線位相FIRフイルタの周波数応答H*
（ej〓）の特性を例示すると第８図、第９図のよう
である。Ｎが奇数の場合は第８図のようにω＝π
（ここでπはサンプリング周波数fsの1/2に対応し
ている）のときのレベルが０に固定されず、任意
に設定できる。Ｎが偶数の場合は第９図のように
ω＝πのときのレベルが必らず０になる。ここか
ら明らかなように、次数Ｎが奇数の場合は、フイ
ルタ係数の設定によつてハイパスフイルタ特性を
実現することが可能であるが、Ｎが偶数の場合は
ハイパスフイルタ特性を実現することが不可能で
ある。しかし、Ｎが偶数の方がフイルタ設計がし
易く、ローパスフイルタやバンドパスフイルタの
設計には適している。 そこで、実現しようとするフイルタ特性に応じ
てフイルタの次数Ｎの偶奇を切替えるようにする
ことが好ましく、この実施例のアダプテイブデイ
ジタルフイルタ装置２１，２２においてはそのよ
うな次数Ｎの偶奇切替えを行うことができるよう
な仕様となつている。すなわちバンドパスフイル
タやローパスフイルタの特性のフイルタリングを
行う場合は次数Ｎを偶数に設定し、ハイパスフイ
ルタ特性のフイルタリングを行う場合は次数Ｎを
奇数に設定する。 (e) FIRフイルタのその他の特徴 FIRフイルタのその他の特徴としては、フイー
ドバツクループがないため、安定性がよいという
特徴がある。 すなわち、IIRフイルタのようにフイードバツ
クループがある場合は発振等の問題が起るが、
FIRフイルタでは発振等の問題が生じず、設計も
容易である。 また、フイルタ特性を時間的に変化させる場合
においてもFIRフイルタは有利である。この場
合、通常は、時間的に異なるフイルタ特性の各々
に対応してフイルタ係数の組を夫々準備しなけれ
ばならないが、そうするとフイルタ特性の時変動
を細かくするには多数のフイルタ係数の組が必要
とされる。この問題点を解決するために、時間的
にある程度離れた２組のフイルタ係数を準備し、
その２組のフイルタ係数の間で補間を行うことに
よりその間の時間経過に伴つてフイルタ係数の組
を密に発生させ、こうして補間によつて発生した
フイルタ係数によつて時間的に変動するフイルタ
特性を設定することが考えられる。このようにフ
イルタ係数の補間を実時間で行いながら時変動フ
イルタ特性を実現する場合、FIRフイルタのよう
に安定性のよいものは、不安性定を考慮してフイ
ルタ係数を工夫する必要がないので、非常に有利
である。 また、デイジタルフイルタにおける信号の語長
は有限であるため、制限された語長内に信号デー
タを必然的に丸めなければない。このような丸め
がノイズとなるのであるが、FIRフイルタではフ
イードバツクループがないため、丸めによる誤差
が累積されることがないので、ノイズ対策上有利
である。 なお、上述したようなFIRフイルタの諸特性に
ついては、例えば書籍「Theory and Applicati
on of Digital Signal Processing」（著名：Lawrence，R.Rabiner；
Bernard，Gold，発行社：Prentice−Hell Inc）
に詳しく記載されている。 次に、この実施例におけるアダプテイブデイジ
タルフイルタ装置２１及び２２におけるいくつか
の特徴について予め簡単に説明する。 (f) フイルタ係数の求め方 フイルタ係数は実際の楽音を分析することによ
り求められる。フイルタ係数を求めるための手順
の一例を第１０図を参照して説明すると、まず、
異なる音色を示す２種類の楽音波形（原楽音波
形）を自然楽器音からサンプリングすることによ
り準備する。例えば、原楽音波形１は強い鍵タツ
チで演奏されたピアノ音の波形であり、原楽音波
形２は弱い鍵タツチで演奏されたピアノ音の波形
である。次に、高速フーリエ変換を行い、原楽音
波形１，２のフーリエ成分を分析し、これに基づ
き両波形１，２のスペクトル特性を求める。次
に、波形１，２のスペクトル特性の差を求める。
次に、差のスペクトル特性を量子化し、これに基
づきフイルタ係数を求める処理を行う。最後に求
めたフイルタ係数をメモリに記憶する。 フイルタ特性の時変動を実現するフイルタ係数
はダイナミツク制御用パラメータメモリ２６（第
２図）に記憶し、時間的に変化しない定常的なフ
イルタ特性を実現するフイルタ係数はADF２２
及び２２（第２図）内にパラメータメモリに記憶
する。 なお、上述で２波形の差のスペクトル特性に基
づきフイルタ係数を求める理由は、トーンジエネ
レータ１８（第２図）で一方の原楽音波形（例え
ば強い鍵タツチに対応する波形）に相当する楽音
信号を発生し、これに対して差のスペクトル特性
に従うフイルタリングを施すことにより他方の原
楽音波形（例えば弱いタツチに対応する波形）に
相当する楽音信号を得るようにするためである。
鍵タツチに応じたフイルタリングを行う場合、全
ての鍵タツチ強度の段階に対応してフイルタ係数
の組を準備しておかずに、いくつかの段階に対応
するフイルタ係数の組だけを準備しておき、準備
されていない鍵タツチ強度に対応するフイルタ係
数は上述と同様の補間によつて求めるようにして
もよい。 勿論、鍵タツチに対応するフイルタ係数のみな
らず、音高（又は音域）あるいは音色種類あるい
はその他種々のフアクタに対応するフイルタ係数
を上述と同様の手法によつて準備する。 (g) ピツチに同期したフイルタ演算 ADF２１及び２２（第２図）における各サン
プル点毎のフイルタ演算タイミングはピツチ同期
信号PS１及びPS２によつて設定される。このこ
とは、フイルタ演算における単位時間遅れ（第５
図のz-1）がピツチ同期信号PS１，PS２によつて
設定されることを意味する。すなわち、フイルタ
演算におけるサンプリング周波数fsはピツチ同期
信号PS１，PS２によつて設定される。具体的に
は各音名Ｇ〜Ｆ＃に対応するピツチ同期信号PS
１，PS２の周波数は前出の第１表に示した実効
サンプリング周波数feと同じであるから、ADF
２１及び２２におけるフイルタ演算のサンプリン
グ周波数fsは、入力された楽音信号の音名に応じ
て同表に示すように異なるものとなる。フイルタ
演算におけるサンプリング周波数fsは、第８図及
び第９図に示すような周波数応答特性におけるω
＝2πに該当する。ここから明らかなように、音
名に応じてサンプリング周波数fsが変化すると、
周波数応答特性におけるω＝2πに対応する周波
数もそれに応じて変化することになり、得られる
フイルタ特性は移動フオルマント特性となる。こ
のような移動フオルマント特性は楽音信号の音色
制御に非常に適したものである。 これに対してフイルタ演算におけるサンプリン
グ周波数が入力信号のピツチに無関係に一定であ
る場合は、得られるフイルタ特性は固定フオルマ
ントとなる。 (h) ピツチ同期／非同期の切替 上述のように移動フオルマントのフイルタは楽
音の音色制御に適しているが、得ようとする音色
又は効果によつて固定フオルマントのフイルタの
方が望ましい場合がある。また、ピツチベント操
作子１３（第２図）を操作して発生音のピツチを
大きくスライドさせる場合も固定フオルマントの
フイルタの方が好ましい。そのために、この実施
例のADF２１及び２２では、フイルタ演算をピ
ツチ同期で行うか非同期で行うかの切替えができ
るような仕様となつている。また、このようなピ
ツチ同期／非同期の切替えは全チヤンネル一様で
はなく、各チヤンネル別に独立にピツチ同期又は
非同期の指定を行うことができるようになつてい
る。 因みに、ピツチベント操作時には固定フオルマ
ントのフイルタの方が好ましい理由は、次の通り
である。ピツチベント操作子１３によるピツチ制
御は、僅かなピツチずれ制御のみならず、数音程
にわたる大きなピツチスライド制御も可能であ
り、その場合前出の第１表に示す音名Ｇ〜Ｆ＃の
オクターブの境界を横切つてピツチ制御が施され
ることがある。そのとき、ピツチに同期したフイ
ルタ演算を行つているサンプリング周波数fsが急
激に変動し、それに伴ないカツトオフ周波数も急
激に変動し（移動フオルマントであるため）、不
自然な音色変化をもたらす。例えば、ピツチベン
ト操作によつて発音中の楽音がＦ＃５音からG5
音にスライドしたとすると、サンプリング周波数
が47.359kHzから25.088kHzに急激に変動し（前記
第１表参照）移動フオルマントの場合は、その差
と同じ分だけカツト周波数も急激に変動する。こ
のような不都合を防ぐには、ピツチベント操作時
は移動フオルマント（ピツチに同期したフイルタ
演算）とせずに、固定フオルマント（ピツチに非
同期のフイルタ演算）とするのがよい。ピツチ非
同期のフイルタ演算の場合、ADF２１及び２２
におけるフイルタ演算のサンプリング周波数は第
３図の例では50kHzである。 (i) ダイナミツク／スタテイツクに応じたフイル
タ次数の切替 前述の通り、ダイナミツクモードにおいては、
楽音時に実時間で、マイクロコンピユータ１４の
制御の下でダイナミツク制御用パラメータメモリ
２６（第２図）からダイナミツク制御用パラメー
タデータを読み出し、これをADF２１，２２の
内部に転送しなければならない。そのため、デー
タ転送時間に制御があり、フイルタ係数の次数が
多いと、制限された時間内に全次数のフイルタ係
数パラメータデータを転送できないおそれがあ
る。従つて、ダイナミツクモードにおけるフイル
タ次数は実時間のデータ転送時間に見合つた制限
された次数としなければならない。 他方、スタテイツクモードの場合は発音中にフ
イルタ係数を変化させる必要がないためそのよう
な問題はない。また、フイルタ次数が多いほど細
かなフイルタ特性を実現することができるので好
ましい。従つて、スタテイツクモードにおいては
フイルタ次数を十分に多くするようにしている。 以上のような理由で、この実施例の仕様では、
ダイナミツクモードかスタテイツクモードかに応
じてフイルタ次数を切換えるようにしている。例
えば、スタテイツクモードのときのフイルタ次数
を32次（但しこれは偶数次特性の場合であつて、
奇数次特性の場合は31次）とし、ダイナミツクモ
ードのときのフイルタ次数をその半分の16次（奇
数次特性の場合は15次）としている。 (j) フイルタ係数の重みづけ制御 １つのフイルタ係数の２進デイジタルデータ形
式は、12ビツトのフイルタ係数データ部と、３ビ
ツトの重みづけデータ部とからなる。３ビツトの
重みづけデータ部は、０，＋１，＋２，＋３，＋４，
及び＋５ビツトの６通りのシフト量のうち１つを
指定するものであり、このシフト量に応じてフイ
ルタ係数データ部がシフトされ、その重みづけが
なされる。12ビツトのフイルタ係数データ部を最
大で５ビツトシフトし得る重みづけ制御を行うこ
とにより、フイルタ係数のダイナミツクレンジが
実質的に17ビツトに拡大される。このような重み
づけ制御によつて、十分なダイナミツクレンジを
確保しつつ、メモリに記憶しておくフイルタ係数
のビツト数は少なくて済むので、フイルタ係数メ
モリの容量の節約に役立つ。 ＜アダプテイブデイジタルフイルタの全体説明＞ 第１１図は第１〜第８チヤンネルに対応するア
ダプテイブデイジタルフイルタ装置（ADF）２
１の内部構造例を略示するブロツク図であり、も
う一方のADF２２も全く同様に構成することが
できる。 入力インターフエース３８はトーンジエネレー
タ１８（第２図）からピツチ同期信号PS１を受
入れて、各チヤンネルのピツチ同期信号PS１を
ADF２１内部の演算タイミングに適合させた状
態に整形するものであり、その詳細例は第１２図
に示されている。 タイミング信号発生回路３９は、ADF２１内
部の各種の動作を制御するタイミング信号を発生
すると共に、入力インターフエース３８から与え
られる各チヤンネルのピツチ同期信号に対応する
信号に基づきフイルタ演算動作に必要な種々の演
算タイミング信号を発生するものであり、そ詳細
例は第１３図に示されている。後述するように、
各チヤンネルのフイルタ演算は時分割的に行われ
るため、このタイミング信号発生回路３９から適
切なタイミングで各チヤンネルのフイルタ演算動
作制御用のタイミング信号を与えてやるようにな
つている。 ステートメモリ４０，４２及び乗算器及びアキ
ユムレータ部４１，４３は、FIRフイルタのフイ
ルタ演算を実行するデイジタルフイルタ回路であ
る。ステートメモリ４０と乗算器及びアキユムレ
ータ部４１からなるデイジタルフイルタ回路（こ
れをＡ系列のデイジタルフイルタ回路という）は
第１乃至第４チヤンネル（Ch１〜Ch４）のフイ
ルタ演算を行うものでステートメモリ４２と乗算
器及びアキユムレータ部４３からなるデイジタル
フイルタ回路（これをＢ系列のデイジタルフイル
タ回路という）は第５乃至第８チヤンネル（Ch
５〜Ch８）のフイルタ演算を行うものである。
各系列Ａ，Ｂのデイジタルフイルタ回路では、
夫々４チヤンネル分のフイルタ演算を時分割的に
行うようになつている。第１〜第８チヤンネルの
フイルタ演算を２系列Ａ，Ｂに分けて行うように
した理由は、回路設計上の理由による。ステート
メモリ４０，４２はトーンジエネレータ１８（第
２図）から与えられたデイジタル楽音信号サンプ
ル値データTDXをピツチ同期信号PS１に同期し
て取込み、所定のフイルタ次数に対応する段数だ
け該ピツチ同期信号PS１に対応するタイミング
で遅延するものであり、第５図のFIRフイルタ基
本回路における単位遅延要素z-1の集合に対応す
る。乗算器及びアキユムレータ部４１，４３は、
ステートメモリ４０，４２で遅延されたデイジタ
ル楽音信号サンプル値データに対してその遅延次
数に対応するフイルタ係数を乗算し、各次数の乗
算結果を累算合計するものであり、第５図のFIR
フイルタ基本回路における乗算要素及び加算要素
に対応する。Ａ系列のステートメモリ４０と乗算
器及びアキユムレータ部４１の詳細例は第１４図
に示されており、Ｂ系列のものもこれと同様に構
成することができる。 マイコンインタフエース４４はマイクロコンピ
ユータ１４（第２図）の制御の下でデータ及びア
ドレスバス２８を介して与えられる各種データを
受入れ、ADF２１内の各回路に供給するもので
ある。このインタフエース４４を介して受入れら
れるデータの種類は次の通りである。 キーコードKC：各チヤンネルに割当てられた
鍵を示す。 キーオンパルスKONP：各チヤンネルに割当て
られた鍵の押し始めで一度だけ信号“１”とな
る。 タツチコードTCH：各チヤンネルに割当てら
れた鍵の押圧時のタツチの強さを示す。 音色コードVN：各チヤンネルに割当てられた
鍵に対して選択されている音色種類（ボイス）を
示す。 上記KC，KONP，TCH，VNは、所定の時分
割タイミングに従つて各チヤンネルのものが時分
割多重化された状態でインタフエース４４から出
力され、パラメータプロセシングユニツト
（PPUということがある）４５に与えられる。 ピツチ同期／非同期指定信号PASY：この
ADF２１におけるデイジタルフイルタ演算をピ
ツチ同期で行うか非同期で行うかの指定を行う信
号である。この信号PASYも各チヤンネル毎に時
分割で与えられるようにすることができ、フイル
タ演算のピツチ同期／非同期制御を各チヤンネル
毎に独立に行うことができる。この信号PASY
は、選択された音色種類、あるいはピツチベント
操作子１３（第２図）の操作内容、あるいは専用
又は適宜の操作子の操作状態、等に応じて発生さ
れ、バス２８を介してインタフエース４４に与え
られる。インタフエース４４から出力されたピツ
チ同期／非同期指定信号PASYは入力インタフエ
ース３８に与えられ、ピツチ同期信号PS１に応
じた信号の発生を該入力インタフエース３８が行
うべきか否かの制御を行うために使用される。 ダイナミツク用フイルタパラメータDPR：マ
イクロコンピユータ１４の制御の下でダイナミツ
ク制御用パラメータメモリ２６（第２図）から読
み出されたフイルタパラメータ（フイルタ係数）
である。前述の通り、このダイナミツクモード用
フイルタパラメータDPRの内容は発音中の時間
経過に伴つて変化する。このダイナミツクモード
用フイルタパラメータDPRのデータ形式も前述
と同様に、12ビツトのフイルタ係数データ部と３
ビツトの重みづけデータ部とから成り、更に、次
数の偶奇を識別するデータを含む。また、前述の
通り、このダイナミツクモード用フイルタパラメ
ータDPRの一組の次数は16次（又は15次）であ
る。更に、前述から明らかなように、直線位相特
性におけるフイルタ係数の対称性により、実際に
準備する一組のダイナミツクモード用フイルタパ
ラメータDPRは８次分だけでよい。 ダイナミツク／スタテイツク選択信号DS：ダ
イナミツク／スタテイツク選択スイツチ２７（第
２図）の操作に応じて発生される信号であり、フ
イルタ演算を前述のダイナミツクモードで行うか
スタテイツクモードで行うかを指示する。 上記DPR，DSはインタフエース４４からパラ
メータセレクタ４６に与えられる。 パラメータメモリ４７は、スタテイツクモード
のためのフイルタパラメータ（フイルタ係数）を
記憶したものである。 パラメータプロセシングユニツト４５は、上記
パラメータメモリ４７からスタテイツクモード用
のフイルタパラメータを読み出す働きをする。す
なわち、キーオンパルスKONPが与えられたと
き、音色コードVN、タツチコードTCH、キー
コードKCの内容に基づき読み出すべきパラメー
タメモリ４７のアドレスを計算し、このアドレス
に記憶されているフイルタパラメータを該メモリ
４７から読み出す。読み出されたスタテイツクモ
ード用フイルタパラメータSPRはパラメータセ
レクタ４６に与えられる。このスタテイツクモー
ド用フイルタパラメータSPRのデータ形式も前
述のDPRと同様である。また、前述の通り、ス
タテイツクモード用フイルタパラメータSPRの
一組の次数は32次（又は31次）である。更に、前
述から明らかなように、直線位相特性におけるフ
イルタ係数の対称性により、実際に準備する一組
のスタテイツクモード用フイルタパラメータ
SPRは16次分だけでよい。 パラメータセレクタ４６は、ダイナミツク／ス
タテイツク選択信号DSの内容に応じてダイナミ
ツクモード用又はスタテイツクモード用のフイル
タパラメータDPR，SPRの一方を選択する。選
択されたパラメータはＡ系列及びＢ系列のパラメ
ータ供給回路４８，４９に入力される。Ａ系列の
パラメータ供給回路４８では第１〜第４チヤンネ
ルのフイルタパラメータDPR又はSPRを受け入
れ、これを記憶し、フイルタ演算タイミングに同
期してステートメモリ４０及び乗算器及びアキユ
ムレータ部４１に供給する。Ｂ系列のパラメータ
供給回路４９では第５〜第８チヤンネルのフイル
タパラメータに関して同様のことを行う。 スタテイツクモード用のフイルタパラメータ
SPRは、鍵押圧当初に一度だけパラメータメモ
リ４７から読み出されて、以後はパラメータ供給
回路４８，４９に記憶される。従つて、スタテイ
ツクモードにおいては発音期間中はフイルタ係数
が変化せず、一定のフイルタ特性を維持する。他
方、ダイナミツクモード用のフイルタパラメータ
DPRは、新しい内容のパラメータがマイコンイ
ンタフエース４４を介して与えられるまでパラメ
ータ供給回路４８，４９で記憶され、その記憶内
容はパラメータDPRの内容が時間的に変化する
毎に書替えられる。 パラメータ供給回路４８，４９から出力される
フイルタパラメータのうち次数の偶奇を識別する
偶奇識別データEOA１〜EOA４，EOB１〜EOB
４はステートメモリ４０，４２に与えられ、フイ
ルタ係数データ部COEA，COEB及び重みづけデ
ータ部WEIA，WEIBは乗算器及びアキユームレ
ータ部４１，４３に与えられる。なお、図中の符
号において末尾のＡ又はＢはＡ系列とＢ系列の区
別を表わす。データEOA１〜EOA４，EOB１〜
EOB４は各チヤンネルのものが並列的に与えら
れるが、データCOEA，COEB，WEIA，WEIB
は各チヤンネルのものが時分割的に与えられる。 パラメータプロセシングユニツト４５、パラメ
ータセレクタ４６、パラメータメモリ４７、パラ
メータ供給回路４８，４９の詳細例は第１５図に
示されている。 ピツチ同期出力回路５０は、乗算器及びアキユ
ームレータ部４１，４３から出力された各チヤン
ネルのフイルタ済みの楽音信号サンプル値データ
を入力し、これらを各々のピツチに同期したタイ
ミングでサンプリングし直す回路である。ここで
サンプリング制御に用いる信号は、入力インタフ
エース３８から与えられる。ピツチ同期信号PS
１Ｄであり、これは各チヤンネルのピツチ同期信
号PS１を所定時間遅延したものである。ピツチ
に同期した再サンプリングのために、遅延したピ
ツチ同期信号PS１Ｄを用いる理由は、前段での
デイジタルフイルタ演算における各チヤンネルの
楽音信号の時間遅れに合わせるためである。この
ようにデイジタルフイルタ出力信号をそのピツチ
に同期して再サンプリングする処理は、サンプリ
ング周波数を楽音ピツチに調和させるので、折返
しノイズの問題を解決する。ピツチに同期してデ
イジタルフイルタ演算を行う場合は、デイジタル
フイルタ出力信号はピツチに同期したサンプリン
グ周期を持つのでピツチ同期出力回路５０を特に
設けなかつたとしてもピツチ同期を実現すること
ができるが、ピツチに非同期でデイジタルフイル
タ演算を行う場合はピツチ同期を実現するために
はピツチ同期出力回路５０が必要である。ピツチ
同期出力回路５０の詳細例は第１６図に示されて
いる。 次にアダプテイブデイジタルフイルタ装置２１
の各部の詳細例について説明する。 なお、各図においてブロツク中に「１Ｄ」，「８
Ｄ」等の数字と文字Ｄが伴記された回路は、遅延
回路若しくはシフトレジスタであり、前の数字は
遅延段数若しくはステージ数を示す。また、この
遅延回路又はシフトレジスタブロツクにおいて、
遅延制御クロツクパルス又はシフト制御クロツク
パルスが入力されることが図示されていないもの
は、マスタクロツクパルスφ（第３図参照）によ
つて遅延又はシフト制御がなされる。 ＜入力インタフエース３８：第１２図＞ 第１２図において、ピツチ同期信号PS１はオ
ア回路５１，５２を介してシフトレジスタ５３に
入力される。第３図に示すようにこのピツチ同期
信号PS１は８タイムスロツトを１サイクルとし
て８チヤンネル分が時分割多重化されており、或
るチヤンネルに割当てられた鍵のピツチに同期す
る周期でそのチヤンネルに対応する１タイムスロ
ツトに信号“１”が生じる。シフトレジスタ５３
の出力はアンド回路５４、オア回路５２を介して
入力側に戻され、８チヤンネル分のピツチ同期信
号PS１が８ステージのシフトレジスタ５３内で
循環保持される。各チヤンネルに対応する８個の
ラツチ回路５５が並列的に設けられており、シフ
トレジスタ５３から出力されるピツチ同期信号が
そのデータ入力Ｄに並列的に入力される。各ラツ
チ回路５５のラツチ制御入力Ｌには各チヤンネル
に対応するラツチタイミング信号φFS１（25），
φFS２（29），…φFS８（56）が夫々入力去れる。
φFSの次に記された数字はチヤンネル番号を示
し、その次のかつこ内の数字は１演算サイクル
（第３図に示す64タイムスロツト）中のタイムス
ロツト番号を示し、そのタイムスロツト番号に対
応するタイムスロツトにおいて該ラツチタイミン
グ信号が信号“１”となる。例えば、信号φFS１
（25）はタイムスロツト２５で信号“１”となり、
これは第１チヤンネルに対応している。第３図を
参照すると明らかなようにタイムスロツト２５は
ピツチ同期信号PS１における第１チヤンネルの
時分割タイミングに対応している。従つて、この
信号φFS１（25）によつてラツチ制御されるラツ
チ回路５５の部分にはチヤンネル１のピツチ同期
信号PS１の内容（ピツチに同期したタイミング
では信号“１”、それ以外のタイミングでは信号
“０”）がラツチされる。他のチヤンネル２〜８も
同様であり、各チヤンネルのピツチ同期信号が所
定のタイミングでラツチ回路５５に夫々並列的に
ラツチされる。 なお、各チヤンネルに対応するラツチタイミン
グ信号φFS１（25）〜φFS８（56）は第１３図も
のデコーダ５６から発生される。デコーダ５６は
カウンタ５７の出力をデコードして様々な種類の
タイミング信号を発生する。カウンタ５７はマス
タクロツクパルスφをカウントするモジユロ６４
のカウンタであり、システムシンクロパルス
SYNC（第３図）によつて定期的にリセツトされ
る。各チヤンネル１〜８に対応するラツチタイミ
ング信号φFS１（25）〜φFS８（56）がどのタイ
ムスロツトで発生するかは第１３図の表示から明
らかであろう。 第１２図に戻り、各タイミング信号φFS１
（25）〜φFS８（56）はノア回路５８で多重化さ
れかつ反転される。ノア回路５８の出力はアンド
回路５４に入力される。これにより、ラツチ回路
５５への取り込みが行われたチヤンネルに関する
シフトレジスタ５３の記憶がクリアされる。 一方、ピツチ同期信号PS１が“１”となつた
チヤンネルに対応してラツチ回路５５にラツチさ
れた信号“１”は、次のサイクルでそれに対応す
るラツチタイミング信号φFS１（25）〜φFS８
（56）が発生するまで保持される。こうして、ラ
ツチ回路５５には、ピツチ同期信号PS１が“１”
となつたチヤンネルに対応して64タイムスロツト
分の時間だけ信号“１”が保持される。各チヤン
ネルに対応するラツチ回路５５の出力はフイルタ
演算要求信号φF１〜φF８として第１３図のタイ
ミング信号発生回路３９に与えられる。後述する
ように、このフイルタ演算要求信号φF１〜φF８
が“１”になつたとき１サンプル点分のフイルタ
演算が実行される。ピツチ同期信号PS１が発生
したときのみフイルタ演算要求信号φF１〜φF８
が“１”となるので、結局、フイルタを施すべき
楽音信号のピツチに同期したデイジタルフイルタ
演算が行われることになる。 例えば、第１７図に示すように、タイムスロツ
ト９のときにピツチ同期信号PS１が“１”とな
つたとすると（この場合この信号“１”はチヤン
ネル１のピツチ同期信号である）、これがシフト
レジスタ５３で循環保持され、タイムスロツト２
５でタイミング信号φFS１（25）が発生したとき
ラツチ回路５５にラツチされ、チヤンネル１に対
応するフイルタ演算要求信号φF１がそのタイム
スロツト２５において“１”に立上る。この信号
φF１は次のサイクルのタイムスロツト２４まで
合計64タイムスロツト分の時間幅だけ信号“１”
を維持する。 ＜タイミング信号発生回路３９：第１３図＞ 第１３図において、タイミング信号発生回路３
９は、前述のデコーダ５６及びカウンタ５７の他
に、第１２図の入力インタフエース３８から与え
られる各チヤンネルのフイルタ演算要求信号φF
１〜φF８に応じてフイルタ演算動作制御用のタ
イミング信号を発生する演算タイミング発生回路
３９１〜３９８（各チヤンネル（Ch１〜Ch８）
毎に具えている。図ではチヤンネル１の回路３９
１のみ詳細を示したが、他のチヤンネル２〜８の
回路３９２〜３９８も同一構成であり、そこに入
力されるタイミング信号Ｔ（33），Ｔ（49），…の時
間関係だけが異なる。タイミング信号Ｔ（33），Ｔ
（49），…はデコーダ５６から発生される。前述と
同様に、タイミング信号を示す符号においてかつ
こ内の数字は、１演算サイクル（第３図に示す６
タイムスロツト）中のタイムスロツト番号を示
し、そのタイムスロツト番号に対応するタイムス
ロツトにおいて該タイミング信号が“１”となる
ことを示す。デコーダ５６から発生される他のタ
イミング信号についても同様であり、かつこ内の
数字を参照することによりそのタイミング信号が
どのタイムスロツトにおいて発生するか（“１”
となるか）が容易に判る。例えば、タイミング信
号Ｔ（33）は第１７図に示すようにタイムスロツ
ト３３において信号“１”となるものであり、信
号Ｔ（３−18）はタイムスロツト３から１８まで
の間で信号“１”となるものである。 チヤンネル１の演算タイミング信号発生回路３
９１について説明すると、フイルタ演算要求信号
φF１とタイミング信号Ｔ（33）がアンド回路５９
に与えられる。従つて、フイルタ演算動作を行う
べきことが要求されたならば、タイムスロツト３
３のタイミングでアンド回路５９の出力が“１”
となる。このアンド回路５９の出力信号と、この
信号を遅延回路６０で１タイムスロツト遅延した
信号とがオア回路６１に与えられる。このオア回
路６１の出力はフイルタデータサンプリングクロ
ツク信号RLA１としてデイジタルフイルタ回路
における単位遅延を制御するために利用される。
この信号RLA１は第１７図に示すようにタイム
スロツト３３と３４のときに“１”となる。 アンド回路６２にはアンド回路５９の出力とチ
ヤンネル１の偶奇識別データEOA１（これは第
１１図のパラメータ供給回路４８から出力された
ものである）をインバータ６３で反転した信号が
与えられる。このデータEOA１は実現しようと
するフイルタ特性の次数が偶数次のとき信号
“１”であり、奇数次のとき信号“０”、である。
アンド回路６２の出力は遅延回路６４で２タイム
スロツト遅延され、インヒビツト信号INHA１と
して出力される。フイルタ次数が奇数のときアン
ド回路６２の出力信号はタイムスロツト３３で
“１”となり、その２タイムスロツト後のタイム
スロツト３５のとき信号INHA１が“１”となる
（第１７図参照）。フイルタ次数が偶数ならば、信
号INHA１は常に“０”である。このインビツト
信号INHA１は、デイジタルフイルタ回路の演算
動作において偶数次の最高次数（32次）の演算を
禁止することにより奇数次のフイルタ特性を実現
するために使用される。 タイミング信号Ｔ（３−18）とＴ（35〜50）がオ
ア回路６５に入力されており、その出力とアンド
回路５９の出力がオア回路６６に入力されてい
る。オア回路６６の出力は遅延回路６７で１タイ
ムスロツト遅延され、第１シフトクロツク信号
φFFA１として出力される（第１７図参照）。ま
た、オア回路６６の出力と遅延回路６４の出力を
インバータ６８で反転した信号がアンド回路６９
に加わつており、その出力を遅延回路７０で１タ
イムスロツト遅延した信号が第２シフトクロツク
信号φFLA１として出力される（第１７図参照）。
信号φFLA１は、フイルタ次数が偶数ならばタイ
ムスロツト３６のとき“１”であるが、奇数なら
ば“０”である。これらのシフトクロツク信号
φFFA１，φFLA１は、デイジタルフイルタ回路
において各次数毎の演算動作を時分割的に行うた
めに、ステートメモリ４０（第１１図）内の各遅
延段階に対応する楽音信号サンプル値データを順
次シフトするために使用される。 タイミング信号Ｔ（35−50）に応じてタイムス
ロツト３５から５０の間で“１”となる乗算タイ
ミング信号PDOA１（第１７図参照）は、デイ
ジタルフイルタ回路において楽音信号サンプル値
データとフイルタ係数との乗算を行うべき期間を
指示するものである。 Ａ系列における他のチヤンネル２〜４に対応す
る演算タイミング信号発生回路３９２〜３９４に
おいて用いられるタイミング信号Ｔ（49），Ｔ（19
−34），Ｔ（51−２），…はチヤンネル１のタイミ
ング信号Ｔ（33），Ｔ（３−18），Ｔ（35−50）のタ
イミングから順に16タイムスロツトづつずれたも
のである。従つて、チヤンネル１の回路３９１か
ら出力される各信号RLA１からPDOA１と同様
の信号RLA２〜PDOA２，…RLA４〜PDOA４
が他のチヤンネル２〜４の回路３９２〜３９４か
ら夫々順次16タイムスロツトづつずれたタイミン
グで発生される。これに基づき、Ａ系列のデイジ
タルフイルタ回路（特に乗算器及びアキユムレー
タ部４１）において、１演算サイクル＝64タイム
スロツトの間で16タイムスロツト毎に時間区間で
４つのチヤンネル１〜４のフイルタ演算動作を時
分割的に行わせることができるようになつてい
る。 Ｂ系列の各チヤンネル５〜８に対応する演算タ
イミング信号発生回路３９５〜３９８においても
各チヤンネル間で16タイムスロツトづつずれた所
定のタイミングでタイミング信号Ｔ（49），Ｔ（19
−34），Ｔ（51−２），…が使用され、上述と同様
の各種信号RLB１〜PDOB１，…RLB４〜
PDOB４が発生される。 Ａ系列に対応する演算タイミング信号発生回路
３９１〜３９４で発生された各信号RLA１〜
PDOA４はＡ系列のステートメモリ４０に与え
られ、Ｂ系列に対応する回路３９５〜３９８で発
生された各信号RLB１〜PDOB４はＢ系列のス
テートメモリ４２（第１１図）に与えられる。 ＜ステートメモリ４０：第１４図＞ 第１４図において、Ａ系列のステートメモリ４
０はＡ系列の各チヤンネル１〜４に対応するステ
ートメモリ４０１〜４０４を並列的に具えてい
る。チヤンネル１のステートメモリ４０１のみ詳
細を示したが、他のチヤンネル２〜４のステート
メモリ４０２〜４０４も同一構成であり、そこに
入力される信号が異なつている。上述の各チヤン
ネル１〜４に対応する演算タイミング信号発生回
路３９１〜３９４（第１３図）から発生された各
信号RLA１〜PDOA１，…RLA４〜PDOA４
は、自己のチヤンネルに対応するステートメモリ
４０１〜４０４に夫々入力される。 同図に示したステートメモリ４０と乗算器及び
アキユムレータ部４１の詳細を説明する前に、こ
れらが回路から成るデイジタルフイルタ回路の基
本動作について第１８図及び第１９図に示す略図
を参照して説明する。 ＜偶数次のフイルタ演算基本動作：第１８図＞ 第１８図は、上記デイジタルフイルタ回路にお
いて偶数次（32次）から成るフイルタ特性を実現
する場合のFIR型フイルタ演算の基本動作を説明
するための略図であり、ａはブロツク図、ｂは各
演算タイミングにおけるａのシフトレジスタSR
１，SR２の各ステージＱ０〜Ｑ１５，Ｑ１６〜
Ｑ３１内の楽音信号サンプル値の状態を示す。 第１のシフトレジスタSR１は16ステージを持
ち、フイルタをかけるべきデイジタル楽音信号サ
ンプル値データxoがセレクタSEL１を介して入力
される。セレクタSEL１を介して新しいサンプル
値データxoを取り込むための信号としては前述の
フイルタデータサンプリングクロツク信号RLA
（チヤンネル１の場合はRLA１）が使用され、シ
フトレジスタSR１のシフトクロツクパルスとし
ては前述の第１シフトクロツク信号φFFA（チヤ
ンネル１の場合はφFFA１）が使用される。第１
のシフトレジスタSR１の各ステージＱ０〜Ｑ１
５にはサンブル点ｎからｎ−15までの16個のサン
プル値データxo〜xo-15が保持される。このシフ
トレジスタSR１の最終ステージの出力はセレク
タSEL１を介してサンプリングクロツク信号
RLAが無いとき第１ステージに戻される。この
シフトレジスタSR１は右方向のみにシフトされ
る。 第２のシフトレジスタSR２も16ステージを持
ち、第１のシフトレジスタSR１の出力がセレク
タSEL２を介して入力される。セレクタSEL２を
介してSR１の出力をSR２に取り込むための信号
として前述のフイルタデータサンプリングクロツ
ク信号RLAが使用され、該SR２のシフトクロツ
クパルスとしては前述の第２シフトクロツク信号
φFLA（チヤンネル１の場合はφFLA１）が使用
される。この第２シフトレジスタSR２の各ステ
ージＱ１６〜Ｑ３１にはサンブル点ｎからｎ−16
からｎ−31までの16個のサンプル値データxo-16
〜xo-31が保持される。シフトレジスタSR２の最
終ステージＱ３１はセレクタSEL２を介してサン
ブリングクロツク信号RLAが無いとき第１ステ
ージＱ１６に接続される。このシフトレジスタ
SR２は双方向シフト型であり、サンプリングク
ロツク信号RLAが“１”のとき右シフトモード，
“０”のとき左シフトモードとなる。 シフトレジスタSR１，SR２のステージＱ１５
とＱ１６の出力が加算器ADDで加算され、その
加算結果が乗算器MULに与えられ、フイルタ係
数COEAが乗算される。その乗算結果はアキユム
レータACCに与えられ、全次数に関する乗算結
果がそこでアキユムレートされる。こうして、ア
キユムレータACCからは１サンプル点分のフイ
ルタ演算結果が出力される。 加算器ADDで２サンプル点分のサンプル値デ
ータを加算し、それに共通のフイルタ係数COEA
を乗算器MULで乗算する理由は、前述の「フイ
ルタ係数の対称性」による。すなわち、対称関係
にある２つのサンプル値データには同じ値のフイ
ルタ係数が掛けられるため、それらを別々に乗算
せずに、加算した上で１回の乗算によつて両サン
プル値データへの係数乗算を同時に行うようにし
ている。 第１８図のｂにおいて、たて軸の演算タイミン
グはマスタクロツクに応じた１タイムスロツト毎
に進行する。そこに示した数字は便宜上の順序を
示すもので１演算サイクル（64タイムスロツト）
中のタイムスロツト番号を絶対的に示すものでは
ない。図の例では、演算タイミング１のとき、シ
フトレジスタSR１，SR２の各ステージＱ０〜Ｑ
３１にxoからxo-31までの32サンプル点のサンプ
ル値データが入つている。 図の例では、演算タイミング２のときサンプリ
ングクロツク信号RLAが“１”になるものとし
ている。これにより、シフトクロツク信号
φFFA，φFLAに応じてシフトレジスタSR１，
SR２が１ステージ右シフトされ、この演算タイ
ミング２では図示のような状態となる。このとき
のシフトクロツク信号φFFA，φFLAはチヤンネ
ル１の場合は第１７図のφFFA１，φFLA１の欄
に示すようにタイムスロツト３４で発生するもの
である。同図から明らかなように、次の１タイム
スロツトはシフトクロツク信号φFFA，φFLAは
発生せず、従つて第１８図ｂの演算タイミング３
では各ステージＱ０〜Ｑ３１の状態は変化しな
い。しかし、演算タイミング３から18までの16タ
イムスロツト幅は、チヤンネル１でいえば乗算タ
イミング信号PDOA１（第１７図）が発生する
タイムスロツト35〜50に対応しており、この間で
乗算及びアキユムレートが行われる。 つまり、演算タイミング３では、ステージＱ１
５とＱ１６に入つているxo-14とxo-15のサンプル
値データが加算器ADDで加算され、これに第16
次のフイルタ係数が掛けられ、その結果がアキユ
ムレータACCに保持される。 演算タイミング４から18までの間は、１タイム
スロツト毎に、第１のシフトレジスタSR１は右
シフト、第２のシフトレジスタSR２は左シフト
され、各ステージＱ０〜Ｑ３１の状態は図示のよ
うに順次変化する。従つて、演算タイミング４で
はxo-13とxo-16が加算され、これに第15次のフイ
ルタ係数が乗算され、その結果がアキユムレータ
ACCに累算される。次の演算タイミング５では
xo-12とxo-17について同様の演算が行われ、こう
して対称位置にある２サンプル値データに関して
同様のフイルタ係数演算が順次時分割で行われ、
演算タイミング18では最後の対称位置にあるxo+1
とxo-30に関して同様の演算が行われ、これで全
次数のフイルタ演算が完了する。次の演算タイミ
ング１９ではもう一度シフトが行われ、図示のよ
うに、各ステージＱ０〜Ｑ３１に遅延された時間
順に各サンプル値データxo+1〜no-30が並ぶ。 ＜奇数次のフイルタ演算基本動作：第１９図＞ 第１９図は、奇数次（31次）からなるフイルタ
特性を実現する場合のFIR型フイルタ演算の基本
動作を説明するための略図であり、ａはブロツク
図、ｂは各演算タイミングにおけるａのシフトレ
ジスタSR１，SR２の各ステージＱ０〜Ｑ１５，
Ｑ１６〜Ｑ３０の楽音信号サンプル値の状態を示
す。 ａにおける各ブロツクは第１８図ａに示したも
のと同一であり、異なる点は、ステージＱ１６の
出力がゲートGTを介して加算器ADDに与えられ
ることである。ゲートGTはインヒビツト信号
INHA（第１チヤンネルではINHA１）を反転し
た信号によつて制御されるようになつており、該
信号INHAが“１”のときステージＱ１６の出力
信号が加算器ADDに与えられることを禁止する。
また、第２のシフトレジスタSR２の第16ステー
ジＱ３１は利用せず、第15ステージＱ３０と第１
ステージＱ１６がセレクタSEL２を介して接続さ
れる。 ｂにおいて、第１シフトレジスタSR１の状態
変化は第１８図ｂと同じである。第２シフトレジ
スタSR２の状態変化は第１８図（偶数次の場合）
とは若干異なる。第２のシフトレジスタSR２の
シフトクロツク信号φFLAは、演算タイミング４
のとき偶数次モードでは“１”であつたが奇数次
モードでは“０”となる（チヤンネル１の場合は
第１７図のφFLA１の欄のタイムスロツト36参
照）。従つて、奇数次モードでは、第１９図ｂに
示すように、第２のシフトレジスタSR２の内容
は、演算タイミング４ではシフトされず、演算タ
イミング５から19の間で順次左シフトされる。 演算タイミング３では、シフトレジスタSR１，
SR２の各ステージＱ０〜Ｑ３０には31次の各遅
延段階に対応する楽音信号サンプル値xo+1〜
xo-23が順番に入つており、ステージＱ１５に中
央の次数のサンプル値xo-14が入つている。第６
図に示されているように、奇数次モードの対称の
中央に位置する次数ではそれ単独に対応して固有
のフイルタ係数が割り当てられる。従つて、演算
タイミング３では、インヒビツト信号INHAによ
つてステージＱ１６の出力を禁止し、中央次数に
対応するステージＱ１５の出力信号のみを加算器
ADDに加え、乗算器MULにおいて該中央次数に
対応する固有のフイルタ係数を乗算する。 演算タイミング４では、第１のシフトレジスタ
SR１のみが右シフトされ、第２のシフトレジス
タSR２はシフトされない。従つて、ステージＱ
１５にはxo-13が入り、Ｑ１６にはxo-15が入つて
いる。また、インヒビツト信号INHAは“０”と
なり、ゲートGTが開かれる。こうして、中央次
数の両隣の次数に対応するサンプル値xo-13，
xo-15が加算器ADDに与えられて加算され、乗算
器MULにおいて両者に共通のフイルタ係数が乗
算される。 演算タイミング５〜18ではSR１が順次右シフ
ト、SR２が順次左シフトされ、図示のように対
称位置にあるサンプル値がステージＱ１５，Ｑ１
６に入り、両者が加算されて共通のフイルタ係数
が乗算される。 ＜デイジタルフイルタ回路：第１４図＞ 第１４図を参照してチヤンネル１に対応するス
テートメモリ４０１について説明する。16ステー
ジの一方向シフトレジスタ７１は第１８図，第１
９図の第１シフトレジスタSR１に対応するもの
であり、チヤンネル１に対応する第１シフトクロ
ツク信号φFFA１によつてシフト制御される。ト
ーンジエネレータ１８（第２図）から供給された
デイジタル楽音信号サンプル値データTDXはラ
ツチ回路７３に入力され、ラツチタイミング信号
XLDA１に従つてチヤンネル１のサンプル値デ
ータが該ラツチ回路７３に取込まれる。楽音信号
サンプル値データTDXにおける各チヤンネルの
時分割タイミング（第３図参照）に対応して、各
チヤンネル１〜８に対応するラツチタイミング信
号XLDA１〜XLDA４，XLDB１〜XLDB４が
デコーダ５６（第１３図）から発生される。前述
のように、第１３図の各信号表示の末尾のかつこ
内の数字はその信号が発生するタイムスロツト番
号を示す。各チヤンネルに対応するステートメモ
リ内にはラツチ回路７３と同様のラツチ回路が設
けられており、各々に対応するラツチタイミング
信号XLDA１〜XLDA４，XLDB１〜XLDB４
によつて各チヤンネル１〜８の楽音信号サンプル
値データTDXが別々にラツチされ、こうしてデ
マルチプレクスされる。 ラツチ回路７３にラツチされたチヤンネル１の
楽音信号サンプル値データはセレクタ７４のＡ入
力にあたえられる。セレクタ７４は第１３図の演
算タイミング信号発生回路３９１から与えられる
フイルタデータサンプリングクロツク信号RLA
１が“１”のときＡ入力を選択し、それ以外のと
きはＢ入力に加わるシフトレジスタ７１の第16ス
テージの出力信号を選択する。前述の通り、この
信号RLA１は楽音のピツチに同期するものであ
り、ピツチに同期してセレクタ７４で新しいサン
プル値データ（Ａ入力）を選択し、これをシフト
レジスタ７１に与える。第１７図から明らかなよ
うに、信号RLA１が“１”となるタイムスロツ
ト３４で、シフトクロツク信号φFFA１が“１”
となるので、シフトレジスタ７１はセレクタ７４
から与えられる新しいサンプル値データを第１ス
テージ（Ｑ０）に取込む。次のタイムスロツト３
５ではシフト動作を一時休止し、続くタイムスロ
ツト36〜51で順次右シフトするのは前述の通りで
ある。 双方向シフトレジスタ７２は第１８図、第１９
図の第２のシフトレジスタSR２に対応するもの
である。この双方向シフトレジスタ７２の各ステ
ージＱ１６〜Ｑ３１は図示のようにセレクタSL
１〜SL１６とラツチ回路LC１〜LC１６から成
つていて、双方向シフトが可能なように接続され
ている。すなわち、最初のステージＱ１６のセレ
クタSL１のＡ入力には第１のシフトレジスタ７
１の最終ステージ（Ｑ１５）の出力信号が入力さ
れ、他の各ステージＱ１７〜Ｑ３１のセレクタ
SL２〜SL１６のＡ入力には夫々前のステージの
ラツチ回路LC１〜LC１５の出力が入力され。ま
た、各ステージのセレクタSL１〜SL１６のＢ入
力には次のステージのラツチ回路LC２〜LC１
６，LC１の出力が入力される。これにより、各
セレクタSL１〜SL１６のＡ入力が選択されたと
き右シフトモードとなり、Ｂ入力が選択されたと
き左シフトモードとなる。各セレクタSL１〜SL
１６の選択信号としてサンプリングクロツク信号
RLA１が用いられ、これが“１”のときＡ入力
選択つまり右シフトモードとなる。ただし、奇数
次モードのときステージＱ３１を無効にするため
に、ステージＱ３０のセレクタSL１５が他とは
幾分異なつている。つまり、このセレクタSL１
５にはＣ入力が設けられており、そこにステージ
Ｑ１６の出力信号が加わる。チヤンネル１に関す
る偶奇識別データEOA１が“１”（つまり偶数次
モード）のときアンド回路７５１が可能化され、
信号RLA１が“０”のとき該アンド回路７５１
の出力が信号“１”となり、これによりセレクタ
SL１５がＢ入力を選択し、ステージＱ３１の出
力がステージＱ３０に与えられる（左シフトされ
る）。EOA１が“０”のとき（奇数次モードのと
き）アンド回路７６１が可能化され、信号RLA
１が“０”のときセレクタSL１５がＣ入力を選
択し、ステージＱ１６の出力がステージＱ３０に
与えられる（Ｑ３１を飛越して左シフトされる）。 以上の構成により、第１及び第２のシフトレジ
スタ７１，７２の内容の変化状態は偶数次モード
と奇数次モードの別に応じて第１８図ｂ、第１９
図ｂに示したものと全く同様になる。 第２のシフトレジスタ７２の第１ステージＱ１
６の出力信号はゲート７５を介してゲート７６に
与えられる。ゲート７５はインヒビツト信号
INHA１を反転した信号によつて制御されるもの
で、第１９図のゲートGTに対応するものであ
る。ゲート７６は、第１のシフトレジスタ７１の
出力信号（ステージＱ１５の出力信号）とゲート
７５を介して与えられる第２のシフトレジスタ７
２の出力信号（ステージＱ１６の出力信号）を入
力し、乗算タイミング信号PDOA１（第１７図
参照）によつて開放される。 ゲート７６の出力は乗算器及びアキユムレート
部４１の加算器７７に与えられ、そこで２つの楽
音信号サンプル値データが加算される。この加算
器７７は第１８図、第１９図の加算器ADDに対
応するものである。加算器７７の出力は遅延回路
７８で１タイムスロツト遅延されて乗算器７９に
入力される。乗算器７９は遅延回路７８を介して
与えられる楽音信号サンプル値データに遅延回路
８０を介して与えられるフイルタ係数データ
COEAを乗算するものである。乗算器７９の出力
は遅延回路８１で４タイムスロツト遅延されてシ
フタ８２に与えられる。シフタ８２のシフト制御
入力には５タイムスロツトの遅延を設定する遅延
回路８３を介して重みづけデータWEIAが与えら
れる。この乗算器７９とシフタ８２は、第１８
図、第１９図の乗算器MULに対応するものであ
る。すなわち、前述の通り、フイルタ係数データ
COEAはフイルタ係数の有効ビツトのデータであ
り、乗算器７９においてこのフイルタ係数の有効
ビツトと楽音信号サンプル値データとの乗算が行
われる。そして、この乗算結果をシフタ８２にお
いて重みづけデータWEIAの値に応じたビツト数
だけシフトすることにより、フイルタ係数の実数
と楽音信号サンプル値データとの乗算が完了す
る。 シフタ８２の出力はアキユムレータ８４に与え
られ、１チヤンネル分の各次数に対応する乗算結
果がアキユムレートされる。アキユムレータ８４
の出力はラツチ回路８５に入力され、演算終了タ
イミング信号FENDAに従つてラツチされる。こ
の信号FENDAは第１３図のデコーダ５６から発
生される。同図中に表示されているように、この
信号FENDAはタイムスロツト８，２４，４０，
５６において“１”となる。タイムスロツト５６
ではチヤンネル１の演算結果をラツチし、８では
チヤンネル２の演算結果をラツチし、２４ではチ
ヤンネル３の演算結果をラツチし、４０ではチヤ
ンネル４の演算結果をラツチする。デコーダ５６
からはＢ系列の演算終了タイミング信号FENDB
も同様に発生される。 乗算器及びアキユムレート部４１は、４つのチ
ヤンネルによつて時分割共用される。すなわち、
加算器７７には、チヤンネル１のステートメモリ
４０１のゲート７６の出力のみならず、チヤンネ
ル２〜４のステートメモリ４０２〜４０４内に設
けられている同様の機能をもつゲートの出力信号
が多重的に入力される。各ステートメモリ４０１
〜４０４の出力ゲート７６には、16タイムスロツ
ト幅の乗算タイミング信号PDOA１〜PDOA４
が16タイムスロツトづつずれた異なるタイミング
で夫々入力される。従つて、加算器７７には各チ
ヤンネル１〜４の信号が16タイムスロツト毎に時
分割多重的に入力される。フイルタ係数データ
COEA及び重みづけデータWEIAは、４つのチヤ
ンネルのものが上述と同じタイミングで16タイム
スロツト毎に時分割多重化されており、１つのチ
ヤンネルに関する16タイムスロツトにおいては１
次から16次までのデータが時分割多重化されてい
る。 Ｂ系列のステートメモリ４２と乗算器及びアキ
ユムレータ部４３も第１４図と同一の構成であ
り、但し、各種信号のタイミングが適宜異なつて
いる。 第１４図に示されたようなＡ系列及びＢ系列の
デイジタルフイルタ回路（すなわちステートメモ
リ４０，４２と乗算器およびアキユムレータ部４
１，４３）における各チヤンネル１〜８に関する
フイルタ動作のタイミングを第２０図に示す。第
２０図において、シフト１の欄には第１のシフト
レジスタ（チヤンネル１の場合は７１）のシフト
タイミングを示し、シフト２の欄には第２のシフ
トレジスタ（チヤンネル１の場合は７２）のシフ
トタイミングを示している。矢印の方向はシフト
方向（右シフト又は左シフト）を示している。各
チヤンネルのシフトタイミングは演算タイミング
信号発生回路３９１〜３９８（第１３図）から発
生される第１及び第２のシフトクロツク信号
φFFA１〜φFFB４，φFLA１〜φFLB４の発生
タイミングに対応している。シフト動作には、フ
イルタ演算のためのシフト動作と記憶データリフ
レツシユのためのダミーシフト動作とがある。例
えばチヤンネル１の場合、タイムスロツト４〜１
９でのシフトがダミーシフトである。シフト２の
欄における（←）の記号は偶数次モードのとき左
シフトを行い、奇数次モードのときシフトを行わ
ないことを示す。 第２０図において、INHの欄はインヒビツト
信号INHA１〜INHB４の発生タイミングを示し
ている。奇数次モードのときは〇印のタイムスロ
ツトにおいてインヒビツト信号INHA１〜INHB
４が“１”となる。PDOの欄は、各チヤンネル
のステートメモリ４０，４２から乗算器及びアキ
ユムレータ部４１，４３に楽音信号サンプル値デ
ータが入力されるタイミングを示している。これ
は各チヤンネルの乗算タイミング信号PDOA１
〜PDOB４の発生タイミングに対応している。
SUMの欄は、アキユムレータ８４の出力タイミ
ングを示している。PDOとSUMのタイミングの
間に６タイムスロツトの遅れがあるのは、遅延回
路７８，８１による５タイムスロツトの遅れとア
キユムレート８４による１タイムスロツトの遅れ
による。アキユムレータ８４の出力タイミングの
最後のタイムスロツトでは演算終了タイミング信
号FENDAが発生し、アキユムレータ８４の出力
をラツチ回路８５に取り込む。 ＜パラメータメモリ４７：第２１図＞ 第２１図はパラメータメモリ４７の記憶フオー
マツトの一例を示しており、キーグループテーブ
ル、タツチグループテーブル、パラメータアドレ
ステーブルとパラメータバンクから成つている。
実際のフイルタパラメータはパラメータバンクに
記憶されており、パラメータアドレステーブルに
はパラメータバンクから読み出すべきパラメータ
のアドレスデータが記憶されている。キーグルー
プテーブルは各鍵に対応してその鍵をグループ化
する情報を記憶している。一例として鍵数は88、
グループ数は44であり、キーグループテーブルで
は各鍵に対応するアドレス位置にその鍵の属する
キーグループに関する相対アドレスデータ（キー
グループアドレスという）を記憶している。従つ
て、キーグループテーブルはキーコードKCによ
つてアドレスされる。このキーグループテーブル
はパラメータメモリ４７の所定の絶対アドレス
（オフセツトアドレスOADSという）から始まる
記憶エリアを占めている。 タツチグループテーブルは各音色毎の鍵タツチ
強度の各段階に対応してそのタツチ強度をグルー
プ化する情報を記憶している。一例として音色数
は32であり、このタツチグループーブルは音色コ
ードVNの値０〜31に対応する32の音色別エリア
を含んでおり、またタツチコードTCHによつて
実現し得るタツチ強度の段階は一例として64であ
り、各音色別エリアはタツチ０から63に対応する
64個のアドレス位置を有している。各タツチ強度
に対応するアドレス位置にはそのタツチ強度の属
するタツチグループに関する相対アドレスデータ
（タツチグループアドレスという）が記憶されて
いる。一例としてタツチグループ数は16である。
従つて、タツチグループテーブルは音色コード
VNとタツチグループTCHによつてアドレスさ
れる。このタツチグループテーブルはパラメータ
メモリ４７の所定の絶対アドレス（これをオフセ
ツトアドレスOAD１という）から始まる記憶エ
リアを占めている。このタツチグループテーブル
を読み出すための絶対アドレスデータは、６ビツ
トのタツチコードTCHの上位に５ビツトの音色
コードVNを組合せて11ビツトの相対アドレスデ
ータ（オフセツトアドレスOAD１を０とするア
ドレス）を作成し、これをオフセツトアドレス
OAD１に加算することにより作成される。 パラメータアドレステーブルは、各キーグルー
プ毎に、かつ各音色毎に、各タツチグループに対
応するフイルタパラメータを記憶しているアドレ
スの相対アドレスデータ（パラメータアドレスと
いう）を記憶している。このパラメータアドレス
テーブルは、各キーグループ０〜43に対応する44
個のキーグループエリアを含んでおり、このキー
グループエリアは上述のキーグループテーブルか
ら読み出したキーグループアドレスによつてアド
レスされる。各キーグループエリアは音色０〜31
に対応する32個の音色別エリアを夫々含んでお
り、この音色別エリアは音色コードVNによつて
アドレスされる。各音色別エリアはタツチグルー
プ０〜15に対応する16個のアドレス位置を有して
おり、各アドレス位置は上述のタツチグループテ
ーブルから読み出したタツチグループアドレスに
よつてアドレスされる。なお、１アドレス位置に
２バイト分の記憶位置が割当てられており、そこ
に上記パラメータアドレスデータが12ビツトで記
憶されている。このパラメータアドレステーブル
はパラメータメモリ４７の所定の絶対アドレス
（これをオフセツトアドレスOAD２という）から
始まる記憶エリアを占めている。こパラメータア
ドレステーブルを読み出すための絶対アドレスデ
ータは、最下位の１ビツトを“０”又は“１”に
設定し（これは１アドレス位置が２バイトつまり
２絶対アドレスを占めるため）、その上位に４ビ
ツトのタツチグループアドレスデータを位置さ
せ、更にその上位に５ビツトの音色コードVNを
位置させ、更にその上位に６ビツトのキーグルー
プコードを位置させて合計16ビツトの相対アドレ
スデータ（オフセツトアドレスOAD２を０とす
るアドレス）を作成し、これをオフセツトアドレ
スOAD２に加算することにより作成される。 パラメータバンクは一例として2620種類のフイ
ルタパラメータを記憶しており、パラメータアド
レス０から2619に対応する2620個のパラメータ記
憶エリアを含んでいる。１つのパラメータ記憶エ
リアは32バイトの記憶位置（32個の絶対アドレス
位置）を含んでおり、16次数分の１組のフイルタ
係数に対応するパラメータを記憶している。１次
数分のフイルタ係数は２バイトの記憶位置に記憶
されており、その内訳は、前述の通り、12ビツト
のフイルタ係数データ（COE）と３ビツトの重
みづけデータ（WEI）と１ビツトの偶奇識別デ
ータ（EO）から成る。但し、重みづけデータ
（WEI）と偶奇識別データ（EO）は１組のパラメ
ータにおいては各次数間で共通であるため第１次
の記憶位置にのみ記憶し、他の次数の記憶位置に
は記憶しない。しかし、重みづけデータ（WEI）
は各次数毎に独立に記憶するようにすることも可
能である。このパラメータバンクは上述のパラメ
ータアドレステーブルから読み出されたパラメー
タアドレスによつてアドレスされる。パラメータ
バンクはパラメータメモリ４７の所定の絶対アド
レス（これをオフセツトアドレスOAD３という）
から始まる記憶エリアを占めている。このパラメ
ータバンクを読み出すための絶対アドレスデータ
は、12ビツトのパラメータアドレスデータを17ビ
ツトの相対アドレスデータ（オフセツトアドレス
OAD３を０とするアドレス）の上位12ビツトに
位置させることにより該相対アドレスデータを作
成し、これをオフセツトアドレスOAD３に加算
することにより作成される。この絶対アドレスデ
ータの下位５ビツトを32ステツプで順次変化させ
ることにより、パラメータアドレスによつて指定
された１パラメータ記憶エリア内の16次数分から
なる１組のフイルタパラメータが順次読み出され
る。 第２１図に示したような階層化されたパラメー
タメモリ構造は、メモリ容量を節約することがで
きるので有利である。このようにせずに、44キー
グループ、32音色、16タツチグループの組合せの
すべて（22528通り）に対応して個別にフイルタ
パラメータを記憶したとすると、22528×32バイ
トの記憶容量が要求されるが、第２１図のように
すればパラメータアドレステーブルの1408（＝44
×32）×32バイトとパラメータバンクの2620×32
バイトを合わせた4028×32バイトの記憶容量しか
要求されない。つまり、キーグループ、音色、タ
ツチグループの組合せが異なつていてもフイルタ
パラメータは共通のものを使用できる場合がある
ので、第２１図の例では22528通りの組合せに対
して2620種のパラメータを共用する構造としてお
り、これによりメモリ容量の節約を図つている。 ＜パラメータプロセシングユニツト４５、パラメ
ータセレクタ４６、パラメータメモリ４７、パラ
メータ供給回路４８，４９：第１５図） パラメータプロセシングユニツト４５は、前述
のスタテイツクモードのために、上述したような
パラメータメモリ４７の読み出しを制御するもの
である。プログラムメモリ４５１には、上述のよ
うなパラメータメモリ４７の読み出し制御を実行
するプログラムが記憶されている。プログラムカ
ウンタ４５２はプログラムメモリ４５１を読み出
すためのプログラムステツプ信号PCを発生する
もので、８ステージのシフトレジスタ８６と加算
器８７、ゲート８８，８９、エンド検出回路９０
を含んでおり、８チヤンネル分のカウント動作を
時分割的に行う。キーオンパルスKONPがイン
バータ９１で反転され、ゲート８８の制御入力に
加わる。このキーオンパルスKONPは、鍵の押
し始めで信号“１”となるもので、各チヤンネル
に対応するものが時分割多重化されている。加算
器８７はシフトレジスタ８６の出力に対してゲー
ト８９から与えられる“１”を加算するもので、
その加算結果はゲート８８を介してシフトレジス
タ８６に与えられる。エンド検出回路９０はシフ
トレジスタ８６の出力の値がプログラムの最終ス
テツプになつたか否かを検出するもので、最終ス
テツプに至らない場合は信号“０”を出力し、イ
ンバータ９２を介して信号“１”をゲート８９の
制御入力に与え、１カウントアツプを指示する信
号“１”が加算器８７に与えられるようにする
が、最終ステツプに至つた場合は、信号“１”を
出力し、インバータ９２を介して信号“０”をゲ
ート８９に与え、該ゲート８９を閉じ、カウント
が行われないようにする。 以上の構成により、プログラムカウンタ４５２
の内容つまりステツプ信号PCは、キーオンパル
スKONPが発生したとき「０」にリセツトされ、
以後シフトレジスタ８６が一巡する毎に（８タイ
ムスロツト毎に）１カウントアツプされ、やがて
最終ステツプに到達するとカウントが停止され
る。一例としてプログラムステツプ数は37であ
り、カウンタ４５２から出力されるステツプ信号
PCは「０」から「36」（最終ステツプ）まで順次
変化する。ステツプ信号PCはシフトレジスタ８
６の出力であり、８チヤンネルのものが時分割多
重化されている。 プログラムメモリ４５１は入力されたステツプ
信号PCのステツプに応じて選択制御信号SELC
１〜SELC４を読み出し、かつオフセツトアドレ
スメモリ４５３を読み出すためのアドレスデータ
を読み出す。オフセツトアドレスメモリ４５３は
前述のオフセツトアドレスOADS〜OAD３の値
を記憶している。オフセツトアドレスメモリ４５
３から読み出されたオフセツトアドレスデータ
ADOF（OADS〜OAD３のいずれか）は加算器４
５４に入力される。加算器４５４はセレクタ４５
５から与えられる相対アドレスデータRADDと
オフセツトアドレスデータADOFとを加算し、
その出力をアドレスデータPRADとしてパラメ
ータメモリ４７のアドレス入力に加わる。 キーグループアドレスレジスタ４５６、タツチ
グループアドレスレジスタ４５７、パラメータア
ドレスレジスタ４５８は夫々８ステージのシフト
レジスタから成り、キーグループアドレスデータ
KEYG、タツチグループアドレスデータTCHG、
パラメータアドレスデータPADを各チヤンネル
毎に時分割的に記憶するものである。各レジスタ
４５６〜４５８の入力側にセレクタ９３〜９５が
設けられており、パラメータメモリ４７から読み
出されたデータが各セレクタの一方の入力に加わ
る。各セレクタ９３〜９５の他の入力には各レジ
スタ４５６〜４５８の出力が加わる。セレクタ９
３〜９５の選択制御信号SELC２〜SELC４はプ
ログラムメモリ４５１から与えられるようになつ
ており、プログラムのステツプに応じて、パラメ
ータメモリ４７の読み出し出力データをレジスタ
４５６〜４５８に取り込むか、あるいはレジスタ
４５６〜４５８に一旦取り込んだデータを循環保
持するかの制御を行う。明らかなように、パラメ
ータメモリ４７から前述のキーグループアドレス
データが読み出されたときこれをキーグループア
ドレスレジスタ４５６に取り込み、前述のタツチ
グループアドレスデータが読み出されたときこれ
をタツチグループアドレスレジスタ４５７に取り
込み、前述のパラメータアドレスデータが読み出
されたときこれをパラメータアドレスレジスタ４
５８に取り込むように選択制御信号SELC２〜
SELC４が発生される。 各レジスタ４５６〜４５８にストアされたアド
レスデータKEYG，TCHG，PADはセレクタ４
５５に入力される。セクタ４５５にはキーコード
KC、音色コードVN及びタツチコードTCH更に
はプログラムカウンタ４５２から出力されるステ
ツプ信号PCの最下位ビツトPCLSB及びこのステ
ツプ信号PCから「４」（２進の“100”）を引いた
データPC−４も入力されている。セレクタ４５
５ではプログラムメモリ４５１から与えられる選
択制御信号SELC１に応じて入力データを所定の
組合せで選択しかつ選択したデータを相対アドレ
スデータRADDにおける所定の重みに対応する
ビツト位置に位置させ、こうして相対アドレスデ
ータRADDを作成し出力する。 このパラメータプロセシングユニツト４５にお
いて実行される37ステツプの処理内容は下記の通
りである。 PC＝０のとき：キーグループテーブル読出し
処理 選択制御信号SELC１によりキーコードKCを
選択し、オフセツトアドレスデータADOFとし
てキーグループテーブルのオフセツトアドレス
OADSを読み出す。また、選択制御信号SELC２
によりパラメータメモリ４７の出力データをキー
グループアドレスレジスタ４５６に取り込む。こ
れにより、パラメータメモリ４７のキーグループ
テーブルからキーコードKCに対応するキーグル
ープアドレスが読み出され、これがレジスタ４５
６にストアされる。 PC＝１のとき：タツチグループテーブル読出
し処理 信号SELC１により音色コードVNとタツチコ
ードTCHを選択し、最下位ビツトにTCHを、そ
の上位にVNを、位置させて相対アドレスデータ
RADDを作成する。オフセツトアドレスデータ
ADOFとしてタツチグループテーブルのオフセ
ツトアドレスOAD１を読み出す。また、信号
SELC３によりパラメータメモリ４７の出力デー
タをタツチグループアドレスレジスタ４５７に取
り込む。これにより、パラメータメモリ４７のタ
ツチグループテーブルから音色コードVN及びタ
ツチコードTCHに対応するタツチグループアド
レスが読み出され、これがレジスタ４５７にスト
アされる。 PC＝２，３のとき：パラメータアドレステー
ブル読出し処理 信号SELC１によりキーグループアドレスデー
タKEYG、音色コードVN、タツチグループアド
レスデータTCHG、ステツプ信号PCの最下位ビ
ツトPCLSBを選択し、最下位ビツトから
PCLSB，TCHG，VN，KEYGの順で位置させ
て相対アドレスデータRADDを作成する。デー
タADOFとしてパラメータアドレステーブルの
オフセツトアドレスOAD２を読み出す。また、
信号SELC４によりパラメータメモリ４７の出力
データをパラメータアドレスレジスタ４５８に取
り込む。これにより、パラメータメモリ４７のパ
ラメータアドレステーブルから適切なパラメータ
アドレスが読み出され、これがレジスタ４５８に
ストアされる。前述の通り、１つのパラメータア
ドレスデータは12ビツトから成り、２バイトの記
憶位置に記憶されている（第２１図参照）。ビツ
トPCLSBが“０”のとき（PC＝２のステツプ）、
下位８ビツトのパラメータアドレスデータが読み
出され、PCLSBが“１”のとき（PC＝３のステ
ツプ）、その上位４ビツトのパラメータアドレス
データが読み出される。セレクタ９５では、この
パラメータアドレスデータが12ビツトデータに並
列化されるようにビツト位置を振分けてレジスタ
４５８にストアする。 PC＝４〜35のとき：パラメータバンク読出し
処理 信号SELC１によりパラメータアドレスデータ
PADと４減算したステツプ信号PC−４を選択
し、最下位ビツトからPC−４，PADの順で位置
させて相対アドレスデータRADDを作成する。
また、データADOFとしてパラメータバンクの
オフセツトアドレスOAD３を読み出す。信号PC
−４は、PC＝４〜35の32ステツプにおいてその
値が「０」から「31」まで変化する。従つて、パ
ラメータアドレスによつて指定された32バイトか
ら成る１組のフイルタパラメータ（第２１図参
照）がパラメータメモリ４７のパラメータバンク
から１バイトづつ順次選み出される。 PC＝36のとき：プログラムカウンタ４５２を
ストツプし、フイルタパラメータの読み出しシー
ケンスを終了する。 パラメータメモリ４７から読み出されたフイル
タパラメータはタイミング同期化回路４５９に入
力される。この回路４５９はプログラムステツプ
信号PCとタイミング信号発生回路３９のデコー
ダ５６（第１３図）から与えられるタイミング信
号群TS１を受入れ、これらの信号に基づき、各
次数のフイルタパラメータを所定のタイミングに
同期化して出力する。この同期化回路４５９の出
力はスタテイツクモード用のフイルタパラメータ
SPRとしてパラメータセレクタ４６のＡ入力に
与えられる。パラメータセレクタ４６のＢ入力に
はマイコンインタフエース４４（第１１図）から
出力されたダイナミツクモード用のフイルタパラ
メータDPRが与えられる。セレクタ４６の選択
制御入力SBにはマイコンインタフエース４４か
ら出力されたダイナミツク／スタテイツク選択信
号DSが与えられ、ダイナミツクモード時はＢ入
力のパラメータDPRを選択し、スタテイツクモ
ード時はＡ入力のパラメータSPRを選択する。 セレクタ４６の出力はＡ，Ｂ各系列のパラメー
タ供給回路４８，４９に入力される。Ａ系列の回
路４８のみ詳細例を示したが、Ｂ系列の回路４９
も同一構成である。パラメータ供給回路４９にお
いて、分配回路４８５は、セレクタ４６からシリ
アルに与えられるパラメータデータのうちＡ系列
のチヤンネル１〜４に関するデータを取り込み、
これを各チヤンネル別に並列化すると共に、フイ
ルタ係数データ（チヤンネル１ではCOEA１）、
重みづけデータ（チヤンネル１ではWEIA１）、
偶奇識別データ（チヤンネル１ではEOA１）の
別に並列化し、これらを各チヤンネルに対応する
記憶回路４８１〜４８４に分配する。このような
分配制御のために、適宜のタイミング信号TS２
がタイミング信号発生回路３９のデコーダ５６
（第１３図）から発生され、分配回路４８５に与
えられる。 記憶回路４８１〜４８４はチヤンネル１につい
て詳細例を示すが、他のチヤンネルに関しても同
様である。12ビツトのフイルタ係数データCOEA
１はセレクタ９６を介して16ステージのシフトレ
ジスタ９７に入力される。このフイルタ係数デー
タCOEA１は16タイムスロツトにおいて16次数分
のデータが時分割多重化されており、この16次数
分のデータがシフトレジスタ９７の各ステージに
取り込まれる。シフトレジスタ９７の内容はセレ
クタ９６を介して循環保持される。３ビツトの重
みづけデータWEIA１はラツチ回路９８に入力さ
れる。１ビツトの偶奇識別データEOA１はラツ
チ回路９９に入力される。セレクタ９６及びラツ
チ回路９８，９９の制御は、図示しない適宜の制
御信号によつて適切なタイミングで行われる。す
なわち、スタテイツクモードのときは、鍵の押し
始めに応答してパラメータメモリ４７から読み出
された16次数分のパラメータデータが、タイミン
グ同期化回路４５９、セレクタ４６、分配回路４
８５を経由して記憶回路４８１に入力されるタイ
ミングに同期して、セレクタ９６が16次数分のフ
イルタ係数データCOEA１をシフトレジスタ９７
に取り込み、ラツチ回路９８，９９が重みづけデ
ータWEIA１、偶奇識別データEOA１をラツチ
する。以後、そのチヤンネルに対して新しい押圧
鍵が割当てられるまで、シフトレジスタ９７、ラ
ツチ回路９８，９９の記憶は保持される。一方、
ダイナミツクモードのときは、マイコンインタフ
エース４４（第１１図）からセレクタ４６、分配
回路４８５を経由して８次数分のダイナミツク制
御用パラメータデータDPRが与えられるタイミ
ングに同期して、該パラメータデータDPRのう
ち８次数分のフイルタ係数データCOEA１をシフ
トレジスタ９７に取り込み、重みづけデータ
WEIA１をラツチ回路９８にラツチし、偶奇識別
データEOA１をラツチ回路９９にラツチする。
以後、新たなダイナミツク制御用パラメータデー
タDPRが与えられるまで、シフトレジスタ９７、
ラツチ回路９８，９９の記憶は保持される。な
お、ダイナミツクモードにおいては、シフトレジ
スタ９７の16ステージのうち、９次から16次に対
応する８ステージに８次数分のダイナミツク制御
用パラメータのフイルタ係数データをストアし、
１次から８次に対応する８ステージの内容は０に
しておく。 各記憶回路４８１〜４８４のシフトレジスタ９
７から出力されるフイルタ係数データはセレクタ
４８６に与えられ、そこでタイミング信号TS３
に従つて各チヤンネルのものが順次選択され、時
分割多重化される。こうして、チヤンネル１〜４
に関するフイルタ係数データが時分割多重化さ
れ、Ａ系列のフイルタ係数データCOEAとしてＡ
系列の乗算器及びアキユムレータ部４１（第１４
図）に供給される。 各記憶回路４８１〜４８４のラツチ回路９８か
ら出力される重みづけデータはセレクタ４８７に
与えられ、そこでタイミング信号TS４に従つて
各チヤンネルのものが順次選択され、時分割多重
化される。こうして時分割多重化されたチヤンネ
ル１〜４の重みづけデータWEIAはＡ系列の乗算
器及びアキユムレータ部４１（第１４図）に供給
される。 各記憶回路４８１〜４８４のラツチ回路９９に
ラツチされた各チヤンネル１〜４の偶奇識別デー
タEOA１〜EOA４は対応するチヤンネルのステ
ートメモリ４０１〜４０４（第１４図）に並列的
に与えられる。 ＜ピツチ同期出力回路５０：第１６図＞ 第１６図において、セレクタ５０１のＢ入力に
はＡ系列の乗算器及びアキユムレータ部４１（第
１１図、第１４図）から出力されたチヤンネル１
〜４のフイルタ済み楽音信号サンプル値データ
SMAが時分割多重的に与えられる。第１４図の
ラツチ回路８５において各チヤンネル１〜４のフ
イルタ済み出力が取り込まれるタイミングは第２
０図のSUMの欄の累算最終タイムスロツト（斜
線の部分）であり、これにより、各チヤンネル１
〜４のフイルタ済みサンプル値データSMAのチ
ヤンネルタイミングを示すと第１７図のようにな
る。セレクタ５０１のＣ入力にはＢ系列の乗算器
及びアキユムレータ部４３（第１１図）から出力
されたチヤンネル５〜８のフイルタ済み楽音信号
サンプル値データSMBが時分割多重的に与えら
れる。このデータSMBのチヤンネルタイミング
は第１７図のようである。 セレクタ５０１のＡ入力には８ステージのシフ
トレジスタ５０２の出力が与えられ、該セレクタ
５０１の出力は該シフトレジスタ５０２に入力さ
れる。このセレクタ５０１とシフトレジスタ５０
２は、各チヤンネル１〜８のフイルタ済みサンプ
ル値データを第３図のPS１のチヤンネルタイミ
ングに示すような１タイムスロツト単位の高速の
時分割タイミングに従つて時分割多重化するため
のものである。第１３図のデコーダ５６からタイ
ムスロツト５７，１３，２６，４６において
“１”となるタイミング信号IREGLDAとタイム
スロツト１１，３１，４４，６４において“１”
となるタイミング信号IREGLDBが発生され、こ
れが第１６図のセレクタ５０１のＢ選択制御入力
SBとＣ選択制御入力SCに与えられる。これによ
り、Ｂ入力に与えられるデータSMAのうち、チ
ヤンネル１のデータがタイムスロツト５７（これ
は第３図に示すPS１のチヤンネルタイミングの
うちチヤンネル１のタイミングに対応する）で選
択され、チヤンネル２のデータがタイムスロツト
１３（第３図のPS１のチヤンネル２のタイミン
グ）で選択され、チヤンネル３のデータがタイム
スロツト２６（第３図のPS１のチヤンネル３の
タイミング）で選択され、チヤンネル４のデータ
がタイムスロツト４６（第３図のPS１のチヤン
ネル４のタイミング）で選択される。また、Ｃ入
力に与えられるデータSMBのうち、チヤンネル
５のデータがタイムスロツト１１（第３図のPS
１のチヤンネル５のタイミング）で選択され、チ
ヤンネル６のデータがタイムスロツト３１（第３
図のPS１のチヤンネル６のタイミング）で選択
され、チヤンネル７のデータがタイムスロツト４
４（第３図のPS１のチヤンネル７のタイミング）
で選択され、チヤンネル８のデータがタイムスロ
ツト６４（第３図のPS１のチヤンネル８のタイ
ミング）で選択される。 タイミング信号IREGLDA，IREGLDBをノア
回路５０３で反転した信号がセレクタ５０１のＡ
選択制御入力SAに与えられる。従つて、上述の
各タイミングでシフトレジスタ５０２に取り込ま
れた各チヤンネルのフイルタ済みサンプル値デー
タは、それ以外のタイミングでは該シフトレジス
タ５０２で循環保持される。 シフトレジスタ５０２の出力はセレクタ５０４
のＡ入力に与えられる。セレクタ５０４の出力は
８ステージのシフトレジスタ５０５に入力され
る。シフトレジスタ５０５の出力はセレクタ５０
４のＢ入力を介して入力側に戻される。セレクタ
５０４及びシフトレジスタ５０５は、デイジタル
フイルタの出力楽音信号をそのピツチに同期して
再サンプリングするためのものである。セレクタ
５０４のＡ選択制御入力SAには入力インタフエ
ース３８（第１２図）から与えられる遅延された
ピツチ同期信号PS１Ｄが８タイムスロツトの遅
延回路５０６を介して入力される。 第１２図において、ピツチ同期信号PS１はオ
ア回路５１を介して64ステージのシフトレジスタ
１００に入力される。このシフトレジスタ１００
で24タイムスロツト遅延されたピツチ同期信号が
アンド回路１０１に入力され、40タイムスロツト
遅延されたものがアンド回路１０２に入力され、
48タイムスロツト遅延されたものがアンド回路１
０３に入力され、64タイムスロツト遅延されたも
のがアンド回路１０４に入力される。各アンド回
路１０１〜１０４の他の入力には、第１３図のデ
コーダ５６から発生されたタイミング信号PSS１
〜PSS４が夫々入力される。各アンド回路１０１
〜１０４の出力はオア回路１０５に与えられ、遅
延されたピツチ同期信号PS１Ｄが得られる。各
信号PSS１〜PSS４の発生タイミングは第１３図
中にかつこ書きで示した通りである。そこにおい
て、例えば「1y8」なる表示は８タイムスロツト
周期で１番目のタイムスロツトで信号“１”が発
生することを示す。従つて、タイミング信号PSS
１の場合、「1y8，3y8」であるから、８タイムス
ロツト周期で１番目と３番目のタイムスロツトで
夫々信号“１”が発生する。第１３図中の各信号
PSS１〜PSS４のかつこ内の表示と第３図のPS
１のチヤンネルタイミングとを参照すれば明らか
なように、信号PSS１はPS１におけるチヤンネ
ル１と３のタイミングで“１”となり、PSS２は
PS１におけるチヤンネル２と６のタイミングで
“１”となり、PSS３はPS１におけるチヤンネル
３と７のタイミングで“１”となり、PSS４は
PS１におけるチヤンネル４と８のタイミングで
“１”となる。 以上により、チヤンネル１と５のピツチ同期信
号PS１は24タイムスロツト、２と６のPS１は40
タイムスロツト、３と７のPS１は48タイムスロ
ツト、４と８のPS１は64タイムスロツト、夫々
遅延したものを遅延されたピツチ同期信号PS１
Ｄとする。このようにチヤンネルによつて遅延時
間が異なる理由は、アダプテイブデイジタルフイ
ルタ装置２１（第１１図）における各チヤンネル
１〜４，５〜８の演算タイミングのずれに合せた
からである。 第１６図に戻り、遅延されたピツチ同期信号
PS１Ｄは遅延回路５０６で更に８タイムスロツ
ト遅延され、セレクタ５０４の入力SAに与えら
れる。セレクタ５０４は或るチヤンネルの信号
PS１Ｄが“１”のときそのチヤンネルのフイル
タ済みサンプル値データをシフトレジスタ５０２
から取り込み、シフトレジスタ５０５に入力す
る。それ以外のときは、シフトレジスタ５０５の
内容がセレクタ５０４のＢ入力を介して循環保持
される。こうして、セレクタ５０４及びシフトレ
ジスタ５０５の回路において、各チヤンネルのフ
イルタ済みサンプル値データがそのチヤンネルで
発生すべき楽音のピツチに同期して再サンプリン
グされる。 ＜フイルタ演算のピツチ同期／非同期の切替＞ マイコンインタフエース４４（第１１図）から
第１２図のオア回路５１に与えられるピツチ同
期／非同期指定信号PASYは、ピツチ同期でフイ
ルタ演算を行う場合常に“０”であり、入力イン
タフエース３８はピツチ同期信号PS１に応答し
てフイルタ演算要求信号φF１〜φF８及び遅延さ
れたピツチ同期信号PS１Ｄを発生する。従つて、
ピツチ同期信号PS１が発生したとき、つまりフ
イルタをかけるべき楽音信号のピツチに同期した
サンプリング周期で、デイジタルフイルタ演算が
行われる。これにより、得られるフイルタ特性は
移動フオルマントとなる。 ピツチに同期させずにフイルタ演算を行う場合
は、ピツチ同期／非同期指定信号PASYを常に
“１”とする。従つて、第１２図のオア回路５１
の出力はピツチ同期信号PS１の有無にかかわら
ず、常に“１”となる。従つて、入力インタフエ
ース３８は各フイルタ演算サイクル（64タイムス
ロツト）毎に一定周期でフイルタ演算要求信号
φF１〜φF８及び信号PS１Ｄを発生する。従つ
て、デイジタルフイルタ演算におけるサンプリン
グ周波数はピツチに無関係に一定（例えば50k
Hz）となり、得られるフイルタ特性は固定フオル
マントとなる。 ＜フイルタ特性の一例＞ 上記実施例によつて実現できるフイルタ特性の
一例を第２２図〜第２７図に示す。 第２２図はフイルタの次数を奇数次（31次）に
設定した場合に得られる特性の一例を示すもの
で、ハイパスフイルタ特性を実現したものであ
る。fs／２はサンプリング周波数fsの1/2であり、
ピツチ同期モードのときは楽音のピツチに同期し
た周波数であり、ピツチ非同期モードのときは一
定の周波数である。 第２３図はフイルタの次数を偶数次（32次）に
設定した場合に得られる特性の一例を示すもの
で、ローパスフイルタ特性を実現したものであ
る。 第２４図はダイナミツクモードにおける時間的
に変化するフイルタ特性の一例を示している。こ
の例の場合、トーンジエネレータ部１８から発生
する音源波形信号はｆ（フオルテ）つまり最強鍵
タツチに対応するものであるとし、ｐ（ピアノ）
のタツチ、mp（メゾピアノ）のタツチ、mf（メゾ
フオルテ）のタツチに夫々対応する楽音信号をこ
の音源波形信号のフイルタリングによつて得る場
合のフイルタ特性の時間的変化を示している。時
間の欄には、各フイルタ特性に切替えるべきタイ
ミングを発音開始時からの時間によつて示してい
る。フイルタ特性図中の数字は変化ポイントでの
周波数を示しており、単位はHzである。なお、発
生すべき楽音の音高はF2音であるとする。 第２５図はｆ（フオルテ）のタツチで演奏され
たF2のピアノ音の原波形のスペクトルエンベロ
ープを示しており、第２６図はｐ（ピアノ）のタ
ツチで演奏されたF2のピアノ音の原波形のスペ
クトルエンベロープを示している。第２５図の原
波形を第２４図のｐ（ピアノ）の欄のOmsの時点
でのフイルタ特性でフイルタリングして得られた
楽音信号のスペクトルエンベロープを示すと第２
７図のようであり、第２６図に示すｐタツチの原
波形のスペクトルエンベロープと近似しているこ
とが判る。 ＜変更例＞ 第１６図に示したピツチ同期出力回路５０はシ
フトレジスタ５０２，５０５を用いてチヤンネル
時分割でピツチ同期処理を行つているが、これに
限らず、各チヤンネル毎に並列的に記憶回路を設
け、並列的にピツチ同期処理を行うようにしても
よい。 上記実施例では、デイジタルフイルタとして係
数が対称性を示すFIRフイルタを用いたが、これ
に限らず非対称の係数のFIRフイルタを用いても
よい。また、フイルタ型式はFIRに限らずIIR（無
限インパルス応答）やその他の型式を用いるよう
にしてもよい。 第２１図に示したパラメータメモリの記憶フオ
ーマツトはこれに限定されず、様々な変更が可能
である。例えば、そのような階層構造を採用しな
いようにしてもよい。 また、パラメータメモリのアドレスの仕方は上
記実施例に示した手順に限らず、様々な変更が可
能である。例えば、実施例ではキーグループテー
ブルをアクセスし、次にタツチグループテーブル
をアクセスしているが、これは逆であつてもよ
い。また、第１５図ではプログラムメモリ４５１
に読み出し手順を予め記憶したフイクロプログラ
ミング方式を採用し、これによりパラメータメモ
リ４７の読み出しを行うようにしているが、この
ようなマイクロプログラム方式によらずに、完全
なハードワイヤード回路あるいは完全なソフトウ
エアプログラムによつて読み出し制御を行うよう
にしてもよい。 また、専用の電子楽器に限らず、楽音信号発生
又は処理機能を持つ装置一般においてこの発明を
適用することができる。 上記実施例では、トーンジエネレータからアダ
プテイブデイジタルフイルタ装置に入力されるデ
イジタル楽音信号サンプル値データそれ自体がピ
ツチに同期してサンプリングされた状態となつて
いるものとしているが、これに限らない。 また、デイジタルフイルタ装置では、ピツチ同
期モードと非同期モードの切換えが可能であり、
ピツチ同期モードでは楽音のピツチに同期してフ
イルタ演算を行うようになつているが、これはこ
の発明にとつて必須ではなく、ピツチ非同期モー
ドだけの場合（つまり常に50kHzの周期でフイル
タ演算を実行して固定フオルマントを実現する場
合）であつてもよい。要は、デイジタルフイルタ
回路の出力側にピツチ同期出力回路が設けられて
いればよい。 また、上記実施例ではピツチ同期信号発生回路
はトーンジエネレータ内に含まれており、そこで
発生したピツチ同期信号をアダプテイブデイジタ
ルフイルタ装置に導入するようにしているが、こ
れに限らず、トーンジエネレータの外部にピツチ
同期信号発生回路を設けてもよい。
第１図はこの発明の概要を示すブロツク図、第
２図はこの発明の一実施例に係る電子楽器の全体
構成を示すブロツク図、第３図は同実施例におけ
る主要な信号のタイミングを示すタイミングチヤ
ート、第４図は第２図のトーンジエネレータ内に
含まれるピツチ同期信号発生回路の一例を示すブ
ロツク図、第５図はFIRフイルタの基本構成を示
すブロツク図、第６図及び第７図は直線位相FIR
フイルタにおけるインパルス応答の対称性の一例
を次数Ｎが奇数のときと偶数のときについて夫々
示すグラフ、第８図及び第９図は直線位相FIRフ
イルタにおける周波数応答特性の一例を次数Ｎが
奇数のときと偶数のときについて夫々示すグラ
フ、第１０図はフイルタ係数を求めるための手順
の一例を示すフローチヤート、第１１図は第２図
におけるアダプテイブデイジタルフイルタ装置の
一例を示すブロツク図、第１２図は第１１図にお
ける入力インタフエースの一例を示すブロツク
図、第１３図は第１１図におけるタイミング信号
発生回路の一例を示すブロツク図、第１４図は第
１１図におけるステートメモリと乗算器及びアキ
ユムレータ部の一例（すなわちFIR型デイジタル
フイルタ回路の一例）を示すブロツク図、第１５
図は第１１図におけるパラメータプロセシングユ
ニツトとパラメータ供給回路の一例を示すブロツ
ク図、第１６図は第１１図におけるピツチ同期出
力回路の一例を示すブロツク図、第１７図はフイ
ルタ演算タイミングを制御する各種信号の発生例
を示すタイミングチヤート、第１８図は第１４図
に示されたデイジタルフイルタ回路において偶数
次（32次）から成るフイルタ特性を実現する場合
のFIR型フイルタ演算の基本動作を説明するため
の略図、第１９図は同じデイジタルフイルタ回路
において奇数次（31次）から成るフイルタ特性を
実現する場合のFIR型フイルタ演算の基本動作を
説明するための略図、第２０図は第１４図に示し
たようなＡ，B2系列のデイジタルフイルタ回路
における８チヤンネル分のフイルタ演算動作タイ
ミングを示す図、第２１図は第１１図及び第１５
図に示されたパラメータメモリにおける記憶フオ
ーマツトの一例を示す図、第２２図及び第２３図
は第２図乃至第２１図に示されたこの発明の一実
施例において実現されるフイルタ特性の一例を奇
数次と偶数次について夫々示す図、第２４図は同
実施例のダイナミツクモードにおいて実現する時
間的に変化するフイルタ特性の一例をいくつかの
タツチ強度について夫々示す図、第２５図及び第
２６図はピアノのF2音の原波形のスペクトルエ
ンベロープをフオルテタツチ演奏時及びピアノタ
ツチ演奏時に関して夫々示す図、第２７図は上記
実施例においてフオルテタツチの原波形をピアノ
タツチのフイルタ特性でフイルタリングしたとき
に得られる楽音信号のスペクトルエンベロープの
一例を示す図、第２８図は従来例を示すブロツク
図、である。 １１０…楽音発生手段、１１１…デイジタルフ
イルタ回路、１１２…ピツチ同期信号発生手段、
１１３…ピツチ同期出力手段、１０…鍵盤、１１
…鍵タツチ検出器、１８…トーンジエネレータ、
１９…ピツチ同期信号発生回路、２１，２２…ア
ダプテイブデイジタルフイルタ装置、４０，４２
…ステートメモリ、４１，４３…乗算器及びアキ
ユムレータ部、４５…パラメータプロセシングユ
ニツト、４７…パラメータメモリ、５０…ピツチ
同期出力回路。
２図はこの発明の一実施例に係る電子楽器の全体
構成を示すブロツク図、第３図は同実施例におけ
る主要な信号のタイミングを示すタイミングチヤ
ート、第４図は第２図のトーンジエネレータ内に
含まれるピツチ同期信号発生回路の一例を示すブ
ロツク図、第５図はFIRフイルタの基本構成を示
すブロツク図、第６図及び第７図は直線位相FIR
フイルタにおけるインパルス応答の対称性の一例
を次数Ｎが奇数のときと偶数のときについて夫々
示すグラフ、第８図及び第９図は直線位相FIRフ
イルタにおける周波数応答特性の一例を次数Ｎが
奇数のときと偶数のときについて夫々示すグラ
フ、第１０図はフイルタ係数を求めるための手順
の一例を示すフローチヤート、第１１図は第２図
におけるアダプテイブデイジタルフイルタ装置の
一例を示すブロツク図、第１２図は第１１図にお
ける入力インタフエースの一例を示すブロツク
図、第１３図は第１１図におけるタイミング信号
発生回路の一例を示すブロツク図、第１４図は第
１１図におけるステートメモリと乗算器及びアキ
ユムレータ部の一例（すなわちFIR型デイジタル
フイルタ回路の一例）を示すブロツク図、第１５
図は第１１図におけるパラメータプロセシングユ
ニツトとパラメータ供給回路の一例を示すブロツ
ク図、第１６図は第１１図におけるピツチ同期出
力回路の一例を示すブロツク図、第１７図はフイ
ルタ演算タイミングを制御する各種信号の発生例
を示すタイミングチヤート、第１８図は第１４図
に示されたデイジタルフイルタ回路において偶数
次（32次）から成るフイルタ特性を実現する場合
のFIR型フイルタ演算の基本動作を説明するため
の略図、第１９図は同じデイジタルフイルタ回路
において奇数次（31次）から成るフイルタ特性を
実現する場合のFIR型フイルタ演算の基本動作を
説明するための略図、第２０図は第１４図に示し
たようなＡ，B2系列のデイジタルフイルタ回路
における８チヤンネル分のフイルタ演算動作タイ
ミングを示す図、第２１図は第１１図及び第１５
図に示されたパラメータメモリにおける記憶フオ
ーマツトの一例を示す図、第２２図及び第２３図
は第２図乃至第２１図に示されたこの発明の一実
施例において実現されるフイルタ特性の一例を奇
数次と偶数次について夫々示す図、第２４図は同
実施例のダイナミツクモードにおいて実現する時
間的に変化するフイルタ特性の一例をいくつかの
タツチ強度について夫々示す図、第２５図及び第
２６図はピアノのF2音の原波形のスペクトルエ
ンベロープをフオルテタツチ演奏時及びピアノタ
ツチ演奏時に関して夫々示す図、第２７図は上記
実施例においてフオルテタツチの原波形をピアノ
タツチのフイルタ特性でフイルタリングしたとき
に得られる楽音信号のスペクトルエンベロープの
一例を示す図、第２８図は従来例を示すブロツク
図、である。 １１０…楽音発生手段、１１１…デイジタルフ
イルタ回路、１１２…ピツチ同期信号発生手段、
１１３…ピツチ同期出力手段、１０…鍵盤、１１
…鍵タツチ検出器、１８…トーンジエネレータ、
１９…ピツチ同期信号発生回路、２１，２２…ア
ダプテイブデイジタルフイルタ装置、４０，４２
…ステートメモリ、４１，４３…乗算器及びアキ
ユムレータ部、４５…パラメータプロセシングユ
ニツト、４７…パラメータメモリ、５０…ピツチ
同期出力回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のチヤンネルでデイジタル楽音信号を時
分割的に発生する楽音発生手段と、 この楽音発生手段から発生される複数チヤンネ
ルのデイジタル楽音信号を入力し、各チヤンネル
別に時分割的にフイルタ演算を実行するデイジタ
ルフイルタ回路と、 各チヤンネルの楽音信号のピツチに同期したピ
ツチ同期信号を夫々発生するピツチ同期信号発生
手段と、 前記ピツチ同期信号に従つて前記デイジタルフ
イルタ回路のフイルタ演算を行なうか、楽音信号
のピツチに無関係の所定周期の信号に従つて前記
デイジタルフイルタ回路のフイルタ演算を行なう
かを各チヤンネル毎に制御するフイルタ演算モー
ド制御手段と、 前記デイジタルフイルタ回路から出力される各
チヤンネルの楽音信号をそのチヤンネルに対応し
て発生された前記ピツチ同期信号に従つてサンプ
リングし、出力するピツチ同期出力手段と を具えた電子楽器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271659A JPS62131297A (ja) | 1985-12-04 | 1985-12-04 | 電子楽器 |
| US06/934,781 US4841828A (en) | 1985-11-29 | 1986-11-25 | Electronic musical instrument with digital filter |
| DE86116328T DE3689305T2 (de) | 1985-11-29 | 1986-11-25 | Tonsignalsbehandlungsvorrichtung. |
| EP86116328A EP0229926B1 (en) | 1985-11-29 | 1986-11-25 | Tone signal processing device |
| SG6795A SG6795G (en) | 1985-11-29 | 1995-01-17 | Tone signal processing device |
| HK134295A HK134295A (en) | 1985-11-29 | 1995-08-24 | Tone signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271659A JPS62131297A (ja) | 1985-12-04 | 1985-12-04 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131297A JPS62131297A (ja) | 1987-06-13 |
| JPH0332078B2 true JPH0332078B2 (ja) | 1991-05-09 |
Family
ID=17503108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271659A Granted JPS62131297A (ja) | 1985-11-29 | 1985-12-04 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131297A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55144296A (en) * | 1979-04-27 | 1980-11-11 | Nippon Musical Instruments Mfg | Electronic musical instrument |
| JPS5944096A (ja) * | 1982-09-06 | 1984-03-12 | ヤマハ株式会社 | 電子楽器のデイジタルフイルタ装置 |
-
1985
- 1985-12-04 JP JP60271659A patent/JPS62131297A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62131297A (ja) | 1987-06-13 |
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