JPH0332234B2 - - Google Patents
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- JPH0332234B2 JPH0332234B2 JP55041125A JP4112580A JPH0332234B2 JP H0332234 B2 JPH0332234 B2 JP H0332234B2 JP 55041125 A JP55041125 A JP 55041125A JP 4112580 A JP4112580 A JP 4112580A JP H0332234 B2 JPH0332234 B2 JP H0332234B2
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- Japan
- Prior art keywords
- region
- drain
- source
- gate
- drain region
- Prior art date
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/051—Manufacture or treatment of isolation region based on field-effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/50—Isolation regions based on field-effect
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- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、電気信号特にアナログ信号の制御と
スイツチングを行うための電界効果トランジスタ
装置の構造に関するものであり、更に詳しくいえ
ば電界効果トランジスタ・アナログ信号スイツチ
用の電界効果トランジスタ素子の設計上の形状構
造およびその他の重要な特性に関するものであ
る。
スイツチングを行うための電界効果トランジスタ
装置の構造に関するものであり、更に詳しくいえ
ば電界効果トランジスタ・アナログ信号スイツチ
用の電界効果トランジスタ素子の設計上の形状構
造およびその他の重要な特性に関するものであ
る。
電界効果トランジスタはアナログ信号のスイツ
チングを行うのに魅力的なある種の性質を有す
る。それらの性質のうちの１つは、どのような電
圧極性であつても、交流信号のスイツチングを行
うために、この電界効果トランジスタが同じ出力
特性を持ち、その電圧極性の時に交流電圧サイク
ル中の任意の点においてその電界効果トランジス
タの指定されたソース領域とドレイン領域が動作
させられるように、この電界効果トランジスタを
左右対称的な素子（bilateral device）にできる
ことである。第２に、ソース接地で動作させられ
ている電界効果トランジスタのソース−ドレイン
間電圧電流特性には、エミツタ接地で動作させら
れているバイポーラ・トランジスタのコレクタ電
圧−電流特性におけると同じように、オフセツト
電圧がないことである。
チングを行うのに魅力的なある種の性質を有す
る。それらの性質のうちの１つは、どのような電
圧極性であつても、交流信号のスイツチングを行
うために、この電界効果トランジスタが同じ出力
特性を持ち、その電圧極性の時に交流電圧サイク
ル中の任意の点においてその電界効果トランジス
タの指定されたソース領域とドレイン領域が動作
させられるように、この電界効果トランジスタを
左右対称的な素子（bilateral device）にできる
ことである。第２に、ソース接地で動作させられ
ている電界効果トランジスタのソース−ドレイン
間電圧電流特性には、エミツタ接地で動作させら
れているバイポーラ・トランジスタのコレクタ電
圧−電流特性におけると同じように、オフセツト
電圧がないことである。
しかし、電界効果トランジスタをアナログ・ス
イツチとして使用する場合には、そのドレインと
ソースとの間の導通抵抗値が、たとえばバイポー
ラ・トランジスタ出力抵抗値よりかなり高いのが
普通であるために、問題がある。そのような導通
時のドレイン−ソース間抵抗すなわちチヤンネル
領域抵抗はスイツチング動作に悪影響を及ぼす。
その悪影響の１つは、その導通抵抗がトランジス
タの導通時に生ずる電力消費量を増加させること
で、導通時に十分に大きな電流を流す電力素子と
して電界効果トランジスタを使用する時に特に問
題となる。第２の悪影響は、この導通抵抗が電界
効果トランジスタと負荷との組合わせのスイツチ
ング速度を低下させて、急速に変化するアナログ
信号を制御するためのスイツチの有用性を損うこ
とである。
イツチとして使用する場合には、そのドレインと
ソースとの間の導通抵抗値が、たとえばバイポー
ラ・トランジスタ出力抵抗値よりかなり高いのが
普通であるために、問題がある。そのような導通
時のドレイン−ソース間抵抗すなわちチヤンネル
領域抵抗はスイツチング動作に悪影響を及ぼす。
その悪影響の１つは、その導通抵抗がトランジス
タの導通時に生ずる電力消費量を増加させること
で、導通時に十分に大きな電流を流す電力素子と
して電界効果トランジスタを使用する時に特に問
題となる。第２の悪影響は、この導通抵抗が電界
効果トランジスタと負荷との組合わせのスイツチ
ング速度を低下させて、急速に変化するアナログ
信号を制御するためのスイツチの有用性を損うこ
とである。
第１Ａ図に示されているような半導体基体中に
形成された電界効果トランジスタの場合には、導
通時におけるドレイン−ソース間抵抗の抵抗値
は、そのトランジスタを構成している材料の種々
のパラメータと、そのトランジスタの寸法とに関
係することが知られている。そしてトランジスタ
の寸法としては、使用する半導体材料中の電界効
果トランジスタの実効幅と実効長とに特に関係す
る。すなわち、電界効果トランジスタの導通時に
おけるチヤンネル抵抗の抵抗値は、そのドレイン
とソースとの間のチヤンネルの実効長と、そのチ
ヤンネルの実効幅とに関係する。電界効果トラン
ジスタの導通時におけるドレイン−ソース間抵抗
の抵抗値Rpoと、ドレインとソースとの間のチヤ
ンネルの実効長Ｌと、実効幅Ｗとの間には次のよ
うな関係があることが見出されている。
形成された電界効果トランジスタの場合には、導
通時におけるドレイン−ソース間抵抗の抵抗値
は、そのトランジスタを構成している材料の種々
のパラメータと、そのトランジスタの寸法とに関
係することが知られている。そしてトランジスタ
の寸法としては、使用する半導体材料中の電界効
果トランジスタの実効幅と実効長とに特に関係す
る。すなわち、電界効果トランジスタの導通時に
おけるチヤンネル抵抗の抵抗値は、そのドレイン
とソースとの間のチヤンネルの実効長と、そのチ
ヤンネルの実効幅とに関係する。電界効果トラン
ジスタの導通時におけるドレイン−ソース間抵抗
の抵抗値Rpoと、ドレインとソースとの間のチヤ
ンネルの実効長Ｌと、実効幅Ｗとの間には次のよ
うな関係があることが見出されている。
Rpo∝Ｌ／Ｗ
パンチ・スルー電圧と、スイツチング時間パラ
メータとがチヤンネルの長さによつて決定され、
そのチヤンネルの長さＬが短くなるとパンチ・ス
ルー電圧は低くなり、スイツチング時間が短くな
ることも知られている。したがつて、前記抵抗値
Rpoを満足できるほど低くするのに必要な範囲ま
でチヤンネルの幅のＷを広くすると同時に、第１
Ａ図に示されている帯状トランジスタのチヤンネ
ルの長さＬを実際上可能な限り短くすべきである
との結論が下されるかもしれない。すなわち、そ
のトランジスタの製造方法により求められている
各構成要素の配置規則に従い、かつ非導通状態に
おける動作のために適切な最小パンチ・スルー電
圧を保ちつつ、チヤンネルの長さをできるだけ短
く保ち、それから導通時におけるドレイン−ソー
ス間の抵抗が満足できる値となるまでチヤンネル
の幅を広げるものである。このようにして作つた
電界効果トランジスタの構造の一例を第１Ｂ図に
示す。
メータとがチヤンネルの長さによつて決定され、
そのチヤンネルの長さＬが短くなるとパンチ・ス
ルー電圧は低くなり、スイツチング時間が短くな
ることも知られている。したがつて、前記抵抗値
Rpoを満足できるほど低くするのに必要な範囲ま
でチヤンネルの幅のＷを広くすると同時に、第１
Ａ図に示されている帯状トランジスタのチヤンネ
ルの長さＬを実際上可能な限り短くすべきである
との結論が下されるかもしれない。すなわち、そ
のトランジスタの製造方法により求められている
各構成要素の配置規則に従い、かつ非導通状態に
おける動作のために適切な最小パンチ・スルー電
圧を保ちつつ、チヤンネルの長さをできるだけ短
く保ち、それから導通時におけるドレイン−ソー
ス間の抵抗が満足できる値となるまでチヤンネル
の幅を広げるものである。このようにして作つた
電界効果トランジスタの構造の一例を第１Ｂ図に
示す。
第１Ａ，１Ｂ図に示されている構造では、ソー
ス領域１０は半導体基体の平らな主面の下方に、
その主面と交差して形成されている。この主面は
その上の絶縁層を支持する。ソース領域は記号Ｓ
によつても示されている。絶縁層に設けられてい
る穴１１の中にはソース１０への接点が入れられ
る。この接点は第１Ａ図では外部の相互接続要素
１２によつて作られている様子が示されている。
しかし、ソース領域１０は半導体基体中を他の領
域まで延長させてそれ自身を相互接続させること
ができるから、外部コネクタは不要である。第１
Ｂ図にはそのような相互接続は示されておらず、
ソース１０が適当に低い導通時チヤンネル抵抗値
が得られるＷのある値に達するまでソース１０が
不確定に延びている様子が示されている。第１Ｂ
図では外部相互接続要素を入れるための領域１１
が実線の間に示されている。
ス領域１０は半導体基体の平らな主面の下方に、
その主面と交差して形成されている。この主面は
その上の絶縁層を支持する。ソース領域は記号Ｓ
によつても示されている。絶縁層に設けられてい
る穴１１の中にはソース１０への接点が入れられ
る。この接点は第１Ａ図では外部の相互接続要素
１２によつて作られている様子が示されている。
しかし、ソース領域１０は半導体基体中を他の領
域まで延長させてそれ自身を相互接続させること
ができるから、外部コネクタは不要である。第１
Ｂ図にはそのような相互接続は示されておらず、
ソース１０が適当に低い導通時チヤンネル抵抗値
が得られるＷのある値に達するまでソース１０が
不確定に延びている様子が示されている。第１Ｂ
図では外部相互接続要素を入れるための領域１１
が実線の間に示されている。
ドレイン領域１３が第１Ａ図および第１Ｂ図に
示されており、このドレイン領域は記号Ｄによつ
ても示されている。たとえば外部相互接続要素１
５をソース１３へ接続させるための穴１４が設け
られる。第１Ｂ図でも、十分に低いRpoを生ずる
チヤンネル幅が得られるまでドレイン領域１３が
不確定に延びている様子が示されている。
示されており、このドレイン領域は記号Ｄによつ
ても示されている。たとえば外部相互接続要素１
５をソース１３へ接続させるための穴１４が設け
られる。第１Ｂ図でも、十分に低いRpoを生ずる
チヤンネル幅が得られるまでドレイン領域１３が
不確定に延びている様子が示されている。
第１Ａ図および第１Ｂ図ではソース領域１０と
ドレイン領域１３との間にゲート構造部１６が示
されている。このゲート構造部１６は、
MOSFETの場合には絶縁層によりソースとドレ
イン領域から分離させられるゲート導体であり、
JFETの場合にはJFETに設けられているゲート
領域に電気的に接続するための相互接続要素の一
部である。
ドレイン領域１３との間にゲート構造部１６が示
されている。このゲート構造部１６は、
MOSFETの場合には絶縁層によりソースとドレ
イン領域から分離させられるゲート導体であり、
JFETの場合にはJFETに設けられているゲート
領域に電気的に接続するための相互接続要素の一
部である。
したがつて、第１Ｂ図は導通時のチヤンネル抵
抗値を低くするのに必要な程度までチヤンネル幅
Ｗを広くするための可能な方法を示すものであ
る。しかし、そのような構造では長いゲート・リ
ードと、おそらくは長いソース・リードおよび長
いドレインリードとのために抵抗値が高くなり、
その結果としてスイツチング時間が長くなり、電
力損失が増大するから、そのような構造の電界効
果トランジスタをアナログ信号スイツチとして用
いる場合の効果には疑問がある。更に、そのよう
な構造をモノリシツク集積回路に作るとその構造
は主面で広い面積を占め、面積を最適に使用して
いるとは言えない。
抗値を低くするのに必要な程度までチヤンネル幅
Ｗを広くするための可能な方法を示すものであ
る。しかし、そのような構造では長いゲート・リ
ードと、おそらくは長いソース・リードおよび長
いドレインリードとのために抵抗値が高くなり、
その結果としてスイツチング時間が長くなり、電
力損失が増大するから、そのような構造の電界効
果トランジスタをアナログ信号スイツチとして用
いる場合の効果には疑問がある。更に、そのよう
な構造をモノリシツク集積回路に作るとその構造
は主面で広い面積を占め、面積を最適に使用して
いるとは言えない。
モノリシツク集積回路の主面でそのように広い
面積を使用することは経費のかかるやり方であ
る。与えられたモノリシツク集積回路を作る方法
から動作可能な集積回路チツプが得られる数は、
そのモノリシツク集積回路によつて占められる主
面の面積に逆比例する。そのために良いモノリシ
ツク集積回路チツプの価格は、ウエハーに作られ
たそれらのチツプの数と歩留りとの積に逆比例す
るから、集積回路の価格はモノリシツク集積回路
チツプの主面に占める面積の自乗に比例すること
になる。
面積を使用することは経費のかかるやり方であ
る。与えられたモノリシツク集積回路を作る方法
から動作可能な集積回路チツプが得られる数は、
そのモノリシツク集積回路によつて占められる主
面の面積に逆比例する。そのために良いモノリシ
ツク集積回路チツプの価格は、ウエハーに作られ
たそれらのチツプの数と歩留りとの積に逆比例す
るから、集積回路の価格はモノリシツク集積回路
チツプの主面に占める面積の自乗に比例すること
になる。
したがつて、モノリシツク集積回路の製造につ
いて考えると、チツプの主面に占める面積をでき
るだけ小さくすることが極めて重要である。モノ
リシツク集積回路チツプの主面に電界効果トラン
ジスタを作る場合には、与えられた導通時チヤン
ネル抵抗値に対してその主面に占める面積を最小
にすることは、導通時チヤンネル抵抗値とトラン
ジスタの占める面積との積RpoＡを最小にするこ
とに等しい。その理由は、積RpoＡがその電界効
果トランジスタを作るのに必要なモノリシツク集
積回路チツプの主面の面積を最終的に決定するか
らである。与えられた導通時チヤンネル抵抗値に
対して用いられる電界効果素子の表面積を最小に
することにより、チヤンネル領域上のゲートの面
積も最小となる。そのためにゲート抵抗の抵抗値
と容量値が小さくなつてスイツチング速度が高く
なる。
いて考えると、チツプの主面に占める面積をでき
るだけ小さくすることが極めて重要である。モノ
リシツク集積回路チツプの主面に電界効果トラン
ジスタを作る場合には、与えられた導通時チヤン
ネル抵抗値に対してその主面に占める面積を最小
にすることは、導通時チヤンネル抵抗値とトラン
ジスタの占める面積との積RpoＡを最小にするこ
とに等しい。その理由は、積RpoＡがその電界効
果トランジスタを作るのに必要なモノリシツク集
積回路チツプの主面の面積を最終的に決定するか
らである。与えられた導通時チヤンネル抵抗値に
対して用いられる電界効果素子の表面積を最小に
することにより、チヤンネル領域上のゲートの面
積も最小となる。そのためにゲート抵抗の抵抗値
と容量値が小さくなつてスイツチング速度が高く
なる。
第１Ｃ図はチヤンネルの長さをできるだけ短く
保ちながら、チヤンネルの幅を効果的に広くする
別の方法を示す。すなわち、１つの長いソース
と、１つの長いドレインと、１つの長いゲートと
を設ける代りに、帯状のパターンで反覆される多
重ソースと、多重ドレインと、多重ゲートとが設
けられる。これは第１Ｂ図に示す構造をいくつか
に分割して、分割された部分を横に並べて置くの
と本質的には同じである。
保ちながら、チヤンネルの幅を効果的に広くする
別の方法を示す。すなわち、１つの長いソース
と、１つの長いドレインと、１つの長いゲートと
を設ける代りに、帯状のパターンで反覆される多
重ソースと、多重ドレインと、多重ゲートとが設
けられる。これは第１Ｂ図に示す構造をいくつか
に分割して、分割された部分を横に並べて置くの
と本質的には同じである。
第１Ｃ図に示す構造によつて達成されたRpoＡ
積の減少値以上にRpo積を減少させるための別の
幾何学的配置が米国特許第3783349号に示されて
いる。この米国特許には、半導体の主面内でいく
つかの表面により分離したソース領域とドレイン
領域を長方形または正方形に配置し、それらの領
域にゲート部を組合わせて、互いに垂直な直線の
組合わせにより構成された格子状パターンの交差
部すなわち中心に沿つてソース領域とドレイン領
域を有する格子状すなわち長方形状の網目状構造
が開示されている。前記米国特許に開示されてい
るパターンの一部を第２図に示す。
積の減少値以上にRpo積を減少させるための別の
幾何学的配置が米国特許第3783349号に示されて
いる。この米国特許には、半導体の主面内でいく
つかの表面により分離したソース領域とドレイン
領域を長方形または正方形に配置し、それらの領
域にゲート部を組合わせて、互いに垂直な直線の
組合わせにより構成された格子状パターンの交差
部すなわち中心に沿つてソース領域とドレイン領
域を有する格子状すなわち長方形状の網目状構造
が開示されている。前記米国特許に開示されてい
るパターンの一部を第２図に示す。
第２図において、半導体基体の表面に交差する
ソース領域は記号Ｓと番号１０で示され、半導体
基体上のドレイン領域は記号Ｄと番号１３で示さ
れ、ゲート部分に関連する部分は記号Ｇと番号１
６で示されている。ソース領域とドレイン領域は
破線で囲まれている。第２図に示す素子は半導体
基体の上に絶縁層が被覆されているものと仮定す
る。ソースとドレインに対する相互接続要素は示
していない。ソース領域とドレイン領域のうち電
気的接続を行う部分は実線の開口部１１，１４で
示されている。
ソース領域は記号Ｓと番号１０で示され、半導体
基体上のドレイン領域は記号Ｄと番号１３で示さ
れ、ゲート部分に関連する部分は記号Ｇと番号１
６で示されている。ソース領域とドレイン領域は
破線で囲まれている。第２図に示す素子は半導体
基体の上に絶縁層が被覆されているものと仮定す
る。ソースとドレインに対する相互接続要素は示
していない。ソース領域とドレイン領域のうち電
気的接続を行う部分は実線の開口部１１，１４で
示されている。
この目的のための別の構造が米国特許第
4015278号に示されている。この米国特許に示さ
れている構造ではソースはＹの字状に作られ、ド
レインは六角形状に作られている。
4015278号に示されている。この米国特許に示さ
れている構造ではソースはＹの字状に作られ、ド
レインは六角形状に作られている。
電界効果トランジスタのこれらの構造は第１Ａ
図および第１Ｂ図に示されている構造のものより
もRpoＡ積を小さくするのに非常に効果があるよ
うである。しかし、RpoＡ積を更に小さくするこ
とは非常に望ましいことであり、とくに電界効果
トランジスタをモノリシツク集積積回路で作り、
しかもそのモノリシツク集積回路チツプを過熱さ
せることなしに大きあ電流を制御できるようにす
る場合にはRpoＡ積を更に小さくすることは最も
望ましいことである。
図および第１Ｂ図に示されている構造のものより
もRpoＡ積を小さくするのに非常に効果があるよ
うである。しかし、RpoＡ積を更に小さくするこ
とは非常に望ましいことであり、とくに電界効果
トランジスタをモノリシツク集積積回路で作り、
しかもそのモノリシツク集積回路チツプを過熱さ
せることなしに大きあ電流を制御できるようにす
る場合にはRpoＡ積を更に小さくすることは最も
望ましいことである。
電界効果トランジスタでアナログ信号をスイツ
チングする場合に考慮せねばならない別の事柄
は、十分に高い逆バイアス電圧に耐えることがで
きなければならないことである。すなわち、この
電界効果トランジスタの最小パンチスルー電圧と
最小降伏電圧は十分でなければならない。しかし
これを達成することは困難であり、とくにモノリ
シツク集積回路で作られる素子の場合には困難で
ある。
チングする場合に考慮せねばならない別の事柄
は、十分に高い逆バイアス電圧に耐えることがで
きなければならないことである。すなわち、この
電界効果トランジスタの最小パンチスルー電圧と
最小降伏電圧は十分でなければならない。しかし
これを達成することは困難であり、とくにモノリ
シツク集積回路で作られる素子の場合には困難で
ある。
本発明によれば、半導体ソースあるいはドレイ
ン領域部の一方の近傍又は両領域部の近傍にシー
ルド電極を設けることによつて十分に行高い逆バ
イアス電圧に耐えることができる電界効果トラン
ジスタ素子が得られる。このようにすると半導体
のソースとドレイン領域には逆バイアスがかけら
れた時降伏する前に大きな空乏ができあるいは、
この空乏領域内の電界が変るほどの不純物濃度
（dopant concentrations）が生ずる。このような
シールド電極はある例においては電界効果トラン
ジスタ素子のゲート電極に接続される。また、ゲ
ート領域に関連したこの電界効果トランジスタ素
子の部分は高密度に実装されたマトリツクス構造
体内に作られる三角形領域を分離する働きをし、
導通状態時のチヤンネル抵抗値を低くし得る。電
界効果トランジスタ内にゲート領域とシールド領
域を共に有する電界効果トランジスタ素子を作る
方法を開示し、これらの領域としてソースとドレ
イン領域のさまざまな部分がセルフアライメント
なものを提供する。
ン領域部の一方の近傍又は両領域部の近傍にシー
ルド電極を設けることによつて十分に行高い逆バ
イアス電圧に耐えることができる電界効果トラン
ジスタ素子が得られる。このようにすると半導体
のソースとドレイン領域には逆バイアスがかけら
れた時降伏する前に大きな空乏ができあるいは、
この空乏領域内の電界が変るほどの不純物濃度
（dopant concentrations）が生ずる。このような
シールド電極はある例においては電界効果トラン
ジスタ素子のゲート電極に接続される。また、ゲ
ート領域に関連したこの電界効果トランジスタ素
子の部分は高密度に実装されたマトリツクス構造
体内に作られる三角形領域を分離する働きをし、
導通状態時のチヤンネル抵抗値を低くし得る。電
界効果トランジスタ内にゲート領域とシールド領
域を共に有する電界効果トランジスタ素子を作る
方法を開示し、これらの領域としてソースとドレ
イン領域のさまざまな部分がセルフアライメント
なものを提供する。
以下、図面を参照して本発明を詳細に説明す
る。
る。
電界効果トランジスタのRpoＡ積を従来の構造
のものよりも小さくする目的で行われた、本発明
のソース領域とドレイン領域との構造・配置の効
果は、可能な幾何学的配置を一般的に表す数学的
モデルによつて示すことができる。そのモデルを
取り扱うことによつてより良い幾何学的配置を見
つけることができる。モノリシツク集積回路また
はその他の小型構造で大きな電力を取り扱うのに
適当な素子のための電界効果トランジスタの構造
の問題をこのように理解し、取り扱うことは先行
技術では行われなかつたことであり、したがつて
成果も先行技術には見られない。
のものよりも小さくする目的で行われた、本発明
のソース領域とドレイン領域との構造・配置の効
果は、可能な幾何学的配置を一般的に表す数学的
モデルによつて示すことができる。そのモデルを
取り扱うことによつてより良い幾何学的配置を見
つけることができる。モノリシツク集積回路また
はその他の小型構造で大きな電力を取り扱うのに
適当な素子のための電界効果トランジスタの構造
の問題をこのように理解し、取り扱うことは先行
技術では行われなかつたことであり、したがつて
成果も先行技術には見られない。
表面電界効果トランジスタのRpoＡ積をできる
だけ小さくする問題は、平面上に二次元図形を高
密度で描く問題によく似ている。その理由は、半
導体基体の主面に形成された表面電界効果トラン
ジスタはほぼ二次元素子だからである。換言すれ
ば、越えてはならない特定の導通時チヤンネル抵
抗値が与えられて、その素子を含む半導体基体の
主平面内における電界効果トランジスタの幾何学
的配置により占められる面積を最小にするという
問題と言える。
だけ小さくする問題は、平面上に二次元図形を高
密度で描く問題によく似ている。その理由は、半
導体基体の主面に形成された表面電界効果トラン
ジスタはほぼ二次元素子だからである。換言すれ
ば、越えてはならない特定の導通時チヤンネル抵
抗値が与えられて、その素子を含む半導体基体の
主平面内における電界効果トランジスタの幾何学
的配置により占められる面積を最小にするという
問題と言える。
前述したように、スイツチング速度を高くし、
導通状態時のチヤンネル抵抗値をできるだけ低く
するために、実効チヤンネル長Ｌはできるだけ短
くせねばならない。もちろん、最終的に選択され
るＬの値は、電界効果素子を作るために用いられ
る方法が必要とする最小間隔についての配置設計
規則を満足させ、かつその素子が非導通状態にあ
る時に求められる最低パンチスルー電圧を満足さ
せる構造によつて決定される。したがつて、Ｌの
値は素子の面積を狭くする目的のためには変えら
れず、前記したように実効チヤンネル幅Ｗが変え
られる。このような状況の中では、素子のRpoＡ
積を小さくする問題は、満足できるほど低い導通
時チヤンネル抵抗値を得るために必要な実効チヤ
ンネル幅を選択し、次にその結果得られた電界効
果トランジスタ素子の面積を最小にすることとい
いなおすことができる。もちろん、実効チヤンネ
ル幅Ｗは、チヤンネルの長さのところで述べた製
造方法によつて定められる同じ構造・配置則に従
う。
導通状態時のチヤンネル抵抗値をできるだけ低く
するために、実効チヤンネル長Ｌはできるだけ短
くせねばならない。もちろん、最終的に選択され
るＬの値は、電界効果素子を作るために用いられ
る方法が必要とする最小間隔についての配置設計
規則を満足させ、かつその素子が非導通状態にあ
る時に求められる最低パンチスルー電圧を満足さ
せる構造によつて決定される。したがつて、Ｌの
値は素子の面積を狭くする目的のためには変えら
れず、前記したように実効チヤンネル幅Ｗが変え
られる。このような状況の中では、素子のRpoＡ
積を小さくする問題は、満足できるほど低い導通
時チヤンネル抵抗値を得るために必要な実効チヤ
ンネル幅を選択し、次にその結果得られた電界効
果トランジスタ素子の面積を最小にすることとい
いなおすことができる。もちろん、実効チヤンネ
ル幅Ｗは、チヤンネルの長さのところで述べた製
造方法によつて定められる同じ構造・配置則に従
う。
第１Ａ，１Ｂ，１Ｃ図に示す配置は二次元格子
形幾何学図形群論における最下位の二次元点対称
群のみを基にしているものである。第２図に示さ
れている幾何学的配置はより高位の点対称群、す
なわち、４回回転対称（four−fold rotational
symmetry）を用いている。
形幾何学図形群論における最下位の二次元点対称
群のみを基にしているものである。第２図に示さ
れている幾何学的配置はより高位の点対称群、す
なわち、４回回転対称（four−fold rotational
symmetry）を用いている。
しかし、群論から、上記の問題の解は点群２，
４mm，６mmおよび２mm（すなわち、１，２，３，
４，６回回転対称を有する幾何学的図形）であ
る。表面に関連する電界効果トランジスタ素子は
２回回転対称自体を有するから、２回回転軸およ
びｎ回回転軸へ分解できる群だけがこの問題の実
際の解である。したがつて、この問題に対する２
回回転および４回回転対称の満足できる解を有す
る配置ばかりでなく、６回回転対象を有する配置
も適切でかつ高密度に実装された素子の構造につ
いての解を表す。実際には、金属の１つの層は２
回またはそれ以下の回転対称を必ず持つから、そ
れらの配置は、第２図の素子部分について示され
ているように４回回転対称の場合には長方形状に
構成し、第３Ａ図に示されている６回回転対称の
場合には三角形状に構成せねばならない。
４mm，６mmおよび２mm（すなわち、１，２，３，
４，６回回転対称を有する幾何学的図形）であ
る。表面に関連する電界効果トランジスタ素子は
２回回転対称自体を有するから、２回回転軸およ
びｎ回回転軸へ分解できる群だけがこの問題の実
際の解である。したがつて、この問題に対する２
回回転および４回回転対称の満足できる解を有す
る配置ばかりでなく、６回回転対象を有する配置
も適切でかつ高密度に実装された素子の構造につ
いての解を表す。実際には、金属の１つの層は２
回またはそれ以下の回転対称を必ず持つから、そ
れらの配置は、第２図の素子部分について示され
ているように４回回転対称の場合には長方形状に
構成し、第３Ａ図に示されている６回回転対称の
場合には三角形状に構成せねばならない。
第３Ａ図に示す素子部分も半導体基体の表面に
交差して形成されたソース領域とドレイン領域を
有する。それらの領域は破線で示されている。こ
の半導体基体の主面は絶縁層を支持する。ソース
領域とドレイン領域を主面に交差させることによ
つて、主面内に高密度に実装された三角形状の表
面部分が設けられる。第３Ａ図ではそれらの三角
形表面部分は正三角形として示されているが、必
ずしも正三角形にする必要はない。実線で示す小
さな三角形はソース領域とドレイン領域とに電気
的接続を行うための部分で、それぞれの電気的接
続はソース相互接続要素とドレイン相互接続要素
とによつて行われる。
交差して形成されたソース領域とドレイン領域を
有する。それらの領域は破線で示されている。こ
の半導体基体の主面は絶縁層を支持する。ソース
領域とドレイン領域を主面に交差させることによ
つて、主面内に高密度に実装された三角形状の表
面部分が設けられる。第３Ａ図ではそれらの三角
形表面部分は正三角形として示されているが、必
ずしも正三角形にする必要はない。実線で示す小
さな三角形はソース領域とドレイン領域とに電気
的接続を行うための部分で、それぞれの電気的接
続はソース相互接続要素とドレイン相互接続要素
とによつて行われる。
ソース三角形表面部分とドレイン三角形表面部
分との間の分離表面に沿つて延ばされ、網目が三
角形状であつてゲートに組合わされる網状組織を
形状する長い破線は、ソースまたはドレインを表
す各三角形状表面部分の周囲に大きな三角形を構
成する。それらの大きな三角形にはソースとドレ
インの各三角形表面部分に組合わされるゲートの
網状部分が含まれる。それらの大きあ三角形表面
部分を互いに関連させて考えると、大きな三角形
は（ここでは正三角形として示してある）高密度
に実装された六角形状のマトリツクス構造体にお
ける６回回転対称を明らかにしている。同様に、
第２図においても長方形または正方形の網目の中
大きな四辺形（実際には正方形）を形成するため
に長い破線がつけ加えられている。それらの大き
な正方形部分は高密度で実装された正方形マトリ
ツクス構造体の形成における４回回転対称を明ら
かにしている。
分との間の分離表面に沿つて延ばされ、網目が三
角形状であつてゲートに組合わされる網状組織を
形状する長い破線は、ソースまたはドレインを表
す各三角形状表面部分の周囲に大きな三角形を構
成する。それらの大きな三角形にはソースとドレ
インの各三角形表面部分に組合わされるゲートの
網状部分が含まれる。それらの大きあ三角形表面
部分を互いに関連させて考えると、大きな三角形
は（ここでは正三角形として示してある）高密度
に実装された六角形状のマトリツクス構造体にお
ける６回回転対称を明らかにしている。同様に、
第２図においても長方形または正方形の網目の中
大きな四辺形（実際には正方形）を形成するため
に長い破線がつけ加えられている。それらの大き
な正方形部分は高密度で実装された正方形マトリ
ツクス構造体の形成における４回回転対称を明ら
かにしている。
上記した群論的な解（group theoretical
solution）の範囲内で可能な種々の配置の相対的
な長所を決定するために、各配置についてRpoＡ
積を評価せねばならない。そのために、評価され
る配置に関連する各電界効果トランジスタが、ド
レイン−ソース間電圧VDSが小さな値である直線
領域で動作しているものと仮定する。MOSFET
に対する導通時チヤンネル抵抗値を求めるための
周知の式がたとえば次の表現によつて与えられる Rpo＝Leff／WeffμCpx（VGS−VT） この式において、用いられている記号の意味は
次の通りである。
solution）の範囲内で可能な種々の配置の相対的
な長所を決定するために、各配置についてRpoＡ
積を評価せねばならない。そのために、評価され
る配置に関連する各電界効果トランジスタが、ド
レイン−ソース間電圧VDSが小さな値である直線
領域で動作しているものと仮定する。MOSFET
に対する導通時チヤンネル抵抗値を求めるための
周知の式がたとえば次の表現によつて与えられる Rpo＝Leff／WeffμCpx（VGS−VT） この式において、用いられている記号の意味は
次の通りである。
Rpo△
＝導通状態時のチヤンネル抵抗値
Ｌ△
＝チヤンネルの長さ
Weff△
＝実効チヤンネル幅
Cpx△
＝ゲート−酸化物コンデンサの単位面
積当りの容量
μ△
＝チヤンネル・キヤリヤの移動度
VGS△
＝ゲート−ソース間電圧
VT△
＝しきい値電圧
解析を続けるために、前記した群論の範囲内で
見出される配置解を表す第１Ｃ，２，３Ａ図に示
されている各配置における単位セルから得られた
値を前式のWeffにまず代入することによりRpoＡ
積を求める。これら３つの図に示されている各単
位セルは、用いた群論により決定される各配置に
ついての関連する最小寸法の基本的なセルを表
す。第１Ｃ，２，３Ａ図に示されている各配置に
ついてのRpoＡ積を求める作業は、前記した式の
Weffに適切な値を代入したものに対応する単位セ
ルの面積を掛け合わせることによつて終了する。
見出される配置解を表す第１Ｃ，２，３Ａ図に示
されている各配置における単位セルから得られた
値を前式のWeffにまず代入することによりRpoＡ
積を求める。これら３つの図に示されている各単
位セルは、用いた群論により決定される各配置に
ついての関連する最小寸法の基本的なセルを表
す。第１Ｃ，２，３Ａ図に示されている各配置に
ついてのRpoＡ積を求める作業は、前記した式の
Weffに適切な値を代入したものに対応する単位セ
ルの面積を掛け合わせることによつて終了する。
下記の式は第１Ｃ，２，３Ａ図に示されている
幾何学的配置についてのものである。
幾何学的配置についてのものである。
（RpoＡ）1C図＝Ｌ（Ｌ＋wc＋2d）／μCpx（VGS−VT
） （RpoＡ）２図＝ Ｌ（Ｌ＋wc＋2d）2／μCpx２（wc＋2d）（VGS−VT
） （RpoＡ）3A図 ＝２(3)1/2Ｌ｛We／２(3)１／２＋ｄ＋L/２｝2／μ
Cpx｛wc＋２(3)1/2ｄ｝（VGS−VT） これらの式においてwcはソース領域とドレイ
ン領域との各主面部分に対して相互接続要素素に
より行われる電気接点の幅、ｄはソース領域とド
レイン領域との各主面部分におけるチヤンネルの
縁部と電気接点との間の最小必要間隔である。。
） （RpoＡ）２図＝ Ｌ（Ｌ＋wc＋2d）2／μCpx２（wc＋2d）（VGS−VT
） （RpoＡ）3A図 ＝２(3)1/2Ｌ｛We／２(3)１／２＋ｄ＋L/２｝2／μ
Cpx｛wc＋２(3)1/2ｄ｝（VGS−VT） これらの式においてwcはソース領域とドレイ
ン領域との各主面部分に対して相互接続要素素に
より行われる電気接点の幅、ｄはソース領域とド
レイン領域との各主面部分におけるチヤンネルの
縁部と電気接点との間の最小必要間隔である。。
第１Ｃ、２，３Ａ図に示されている各配置の
RpoＡ積を求めるための上の３つの式の意味は、
ソース領域またはドレイン領域当りの実効チヤン
ネル領域幅wc＋2dを表す定められたパラメータ
が実効チヤンネル長Ｌに関して変えられた時に、
式の値を比較することによつて知ることができ
る。チヤンネル幅がチヤンネル長よりはるかに大
きいとき、すなわちwc＋2d≫Ｌの時であるよう
な限界においては、第２図の垂直な中心線格子を
表すRpoＡ積である。（RpoＡ）２図は、wc，ｄ，
Ｌの同じ値に対する第１Ｃ図に示されている反覆
帯状構成のRpoＡ積すなわち（RpoＡ）１Ｃ図の半
分に近づく。一方、第３Ａ図に示されている三角
形網状組織についてのRpoＡ積である（RpoＡ）３
Ａ図は本発明により達成された改良のもので、第
１Ｃ図に示されている反覆帯状配置のたつた1/3
である。いいかえれば、以下に示す結果はできる
だけ短いチヤンネル長を用いるという希望の条件
で得られるものである。
RpoＡ積を求めるための上の３つの式の意味は、
ソース領域またはドレイン領域当りの実効チヤン
ネル領域幅wc＋2dを表す定められたパラメータ
が実効チヤンネル長Ｌに関して変えられた時に、
式の値を比較することによつて知ることができ
る。チヤンネル幅がチヤンネル長よりはるかに大
きいとき、すなわちwc＋2d≫Ｌの時であるよう
な限界においては、第２図の垂直な中心線格子を
表すRpoＡ積である。（RpoＡ）２図は、wc，ｄ，
Ｌの同じ値に対する第１Ｃ図に示されている反覆
帯状構成のRpoＡ積すなわち（RpoＡ）１Ｃ図の半
分に近づく。一方、第３Ａ図に示されている三角
形網状組織についてのRpoＡ積である（RpoＡ）３
Ａ図は本発明により達成された改良のもので、第
１Ｃ図に示されている反覆帯状配置のたつた1/3
である。いいかえれば、以下に示す結果はできる
だけ短いチヤンネル長を用いるという希望の条件
で得られるものである。
（RpoＡ）２図→0.50（RpoＡ）
1C図，wc＋2d≫Ｌ
（RpoＡ）3A図→0.33（RpoＡ）
1C図，wc＋2d≫Ｌ
これらの同じ式に対して、wc＋2dがＬにほぼ
等しい時は、第１Ｃ，２，３Ａ図に示されている
３種類の配置についてのRpoＡ積はほぼ等しい。
最後に、wc＋2dがＬよりはるかに小さい時は、
第１図に示す配置が最小のRpoＡ積を示すことが
判明する。
等しい時は、第１Ｃ，２，３Ａ図に示されている
３種類の配置についてのRpoＡ積はほぼ等しい。
最後に、wc＋2dがＬよりはるかに小さい時は、
第１図に示す配置が最小のRpoＡ積を示すことが
判明する。
この関係を第４図のグラフに示す。このグラフ
には第１Ｃ，２，３Ａ図に示されている各配置に
ついてのRpoＡ積がチヤンネル長Ｌの関数として
示されている。このグラフではRpoＡ積は係数Cpx
（VGS−VT）により正規化されており、配置則に
よりwc＝５ミクロン，ｄ＝６ミクロンにできる
という仮定をしている。これらの式により第４図
に示されている結果は、三角形の網状構造、すな
わち、第３図Ａ図の高密度で実装された六角形マ
トリツクス構造は、チヤンネルの長さが比較的短
かくなるとより小さいRpoＡ積を持つということ
であり、上述のものが最も望ましいということで
ある。もちろん、これはモノリシツク集積回路の
製造において通常使用される製造方法における制
限に合致するのに十分なほどの適度の大きさより
も大きくないように選択されているソース領域と
ドレイン領域との寸法によつて上記の状況は達成
される。
には第１Ｃ，２，３Ａ図に示されている各配置に
ついてのRpoＡ積がチヤンネル長Ｌの関数として
示されている。このグラフではRpoＡ積は係数Cpx
（VGS−VT）により正規化されており、配置則に
よりwc＝５ミクロン，ｄ＝６ミクロンにできる
という仮定をしている。これらの式により第４図
に示されている結果は、三角形の網状構造、すな
わち、第３図Ａ図の高密度で実装された六角形マ
トリツクス構造は、チヤンネルの長さが比較的短
かくなるとより小さいRpoＡ積を持つということ
であり、上述のものが最も望ましいということで
ある。もちろん、これはモノリシツク集積回路の
製造において通常使用される製造方法における制
限に合致するのに十分なほどの適度の大きさより
も大きくないように選択されているソース領域と
ドレイン領域との寸法によつて上記の状況は達成
される。
もちろん、間隔を最小にするためのモノリシツ
ク集積回路の配置則は第１Ｃ，２，３Ａ図に示さ
れている各配置における各単位セルの相対最小寸
法を指定しがちであるから、先に述べたRpoＡ積
を最小にする問題に対するそれらの対称群解の与
えられた一つの解に対して、Rpo積を十分に小さ
くできる可能性を実際の配置が達成できないこと
がある。したがつて、第４図のグラフで示されて
いる関係があつても、たとえば第２図に示されて
いる４回回転対称群配置のRpoＡ積は、比較的チ
ヤンネル長の短かいものに対してさえ、第３Ａ図
に示されている６回回転対称群構造のRpoＡ積よ
りも小さいことが実際にはあり得る。したがつ
て、前記した解を選択する前に模擬試験構造また
は実際の試験構造によつて、それらの解のうちか
ら任意の相対的な結果を必ず調べなければならな
い。
ク集積回路の配置則は第１Ｃ，２，３Ａ図に示さ
れている各配置における各単位セルの相対最小寸
法を指定しがちであるから、先に述べたRpoＡ積
を最小にする問題に対するそれらの対称群解の与
えられた一つの解に対して、Rpo積を十分に小さ
くできる可能性を実際の配置が達成できないこと
がある。したがつて、第４図のグラフで示されて
いる関係があつても、たとえば第２図に示されて
いる４回回転対称群配置のRpoＡ積は、比較的チ
ヤンネル長の短かいものに対してさえ、第３Ａ図
に示されている６回回転対称群構造のRpoＡ積よ
りも小さいことが実際にはあり得る。したがつ
て、前記した解を選択する前に模擬試験構造また
は実際の試験構造によつて、それらの解のうちか
ら任意の相対的な結果を必ず調べなければならな
い。
たとえば、第１Ｃ，２，３Ａ図に示されている
構成についての以上述べた解析は、ソース領域と
ドレイン領域とを電気的に接続するための相互接
続要素を解析において無視できるとの仮定の上に
立つて行つてきたものである。しかしそうではな
い場合、すなわち、ある配置が他の配置とは反対
に最小間隔則が比較的細いリード線を用いる相互
接続要素を必要とする場合には、相互接続要素の
ために比較的高い抵抗値が導入されることにな
る。そうすると、２つの配置、たとえば第２図と
第３Ａ図に示されている配置の相対的な長所は、
上で行つた解析で結論づけられた長所とは全く逆
であることがある。しかし、理論と実際との両方
において、第３Ａ図に示されている三角形網状配
置は、与えられた導通時チヤンネル抵抗値に対し
て、第２図に示されている垂直中心線格子の場合
におけるものよりも小さいモノリシツク集積回路
表面積を有することが判明している。実際には、
相互接続要素の抵抗値は、第３Ａ図に示されてい
る三角形網状配置の方が、第２図に示されている
垂直中心線格子配置よりも比較的低くすることさ
えできる。
構成についての以上述べた解析は、ソース領域と
ドレイン領域とを電気的に接続するための相互接
続要素を解析において無視できるとの仮定の上に
立つて行つてきたものである。しかしそうではな
い場合、すなわち、ある配置が他の配置とは反対
に最小間隔則が比較的細いリード線を用いる相互
接続要素を必要とする場合には、相互接続要素の
ために比較的高い抵抗値が導入されることにな
る。そうすると、２つの配置、たとえば第２図と
第３Ａ図に示されている配置の相対的な長所は、
上で行つた解析で結論づけられた長所とは全く逆
であることがある。しかし、理論と実際との両方
において、第３Ａ図に示されている三角形網状配
置は、与えられた導通時チヤンネル抵抗値に対し
て、第２図に示されている垂直中心線格子の場合
におけるものよりも小さいモノリシツク集積回路
表面積を有することが判明している。実際には、
相互接続要素の抵抗値は、第３Ａ図に示されてい
る三角形網状配置の方が、第２図に示されている
垂直中心線格子配置よりも比較的低くすることさ
えできる。
モノリシツク集積回路の主面を占める面積の目
乗にコストが比例するのが普通であることについ
ては先に説明した。第５図は第１Ｃ図に示す反覆
帯状配置を基準コストとしてとり、他の配置の相
対的なコストを指数で示すグラフである。最低コ
ストの配置の選択は、チヤンネルの幅wcと長さ
ｄとの値が固定されているある特定の配置に関連
して選択されるチヤンネルの長さに、明らかに関
係することが注意されたい。チヤンネルの長さが
7.5ミクロンの時には、第２図に示されている垂
直中心線格子配置のコストは、第１Ｃ図に示され
ている反覆帯状配置のコストの約50％であること
が予測でき、三角形網状配置のコストは第１Ｃ図
に示す配置の37％であることを予測できる。
乗にコストが比例するのが普通であることについ
ては先に説明した。第５図は第１Ｃ図に示す反覆
帯状配置を基準コストとしてとり、他の配置の相
対的なコストを指数で示すグラフである。最低コ
ストの配置の選択は、チヤンネルの幅wcと長さ
ｄとの値が固定されているある特定の配置に関連
して選択されるチヤンネルの長さに、明らかに関
係することが注意されたい。チヤンネルの長さが
7.5ミクロンの時には、第２図に示されている垂
直中心線格子配置のコストは、第１Ｃ図に示され
ている反覆帯状配置のコストの約50％であること
が予測でき、三角形網状配置のコストは第１Ｃ図
に示す配置の37％であることを予測できる。
なお、先に示した諸式で用いたコストの解析に
おいては、実際ある配置の方が他の配置のものよ
り相互接続路の抵抗値が相対的に高くなるという
配置則を考慮に入れていない。
おいては、実際ある配置の方が他の配置のものよ
り相互接続路の抵抗値が相対的に高くなるという
配置則を考慮に入れていない。
高密度で実装される六角形マトリツクス構造を
用いて作られた別の電界効果トランジスタを第３
Ｂ図に示す。この素子では導通時チヤンネル抵抗
値と、ソース相互接続要素の金属化延長部とドレ
イン相互接続要素の金属化延長部の抵抗値とを共
に低くできる。更に、第３Ｂ図に示されている金
属化延長部は、第３Ａ図に示されている構造パタ
ーンにおけるよりも、第３Ｂ図に示されているパ
ターンにおける方が少くともいくつかの金属化方
法によつて容易に設けることができる。
用いて作られた別の電界効果トランジスタを第３
Ｂ図に示す。この素子では導通時チヤンネル抵抗
値と、ソース相互接続要素の金属化延長部とドレ
イン相互接続要素の金属化延長部の抵抗値とを共
に低くできる。更に、第３Ｂ図に示されている金
属化延長部は、第３Ａ図に示されている構造パタ
ーンにおけるよりも、第３Ｂ図に示されているパ
ターンにおける方が少くともいくつかの金属化方
法によつて容易に設けることができる。
第３Ｂ図に示されている構造では、ソース領域
の三角形表面部分１０は三角形ゲート表面部分１
６の中にそれと一致した状態で設けられる。ドレ
イン領域の網状表面部分１３は、ソース領域表面
部分とドレイン領域表面部分とを中に含む三角形
開口部を有する網状パターンを形成する。このよ
うにして、後者の領域は第３Ｂ図に示されている
素子の表面に密に配置され、そしてそれらの領域
は素子を覆うパツシペーシヨン層の下側に設けら
れる。
の三角形表面部分１０は三角形ゲート表面部分１
６の中にそれと一致した状態で設けられる。ドレ
イン領域の網状表面部分１３は、ソース領域表面
部分とドレイン領域表面部分とを中に含む三角形
開口部を有する網状パターンを形成する。このよ
うにして、後者の領域は第３Ｂ図に示されている
素子の表面に密に配置され、そしてそれらの領域
は素子を覆うパツシペーシヨン層の下側に設けら
れる。
第３Ｂ図において、実線で描かれている最小の
三角形は絶縁層に設けられた開口部を示すもの
で、その開口部の中にはソース相互接続要素によ
りソース領域１０に対する電気的接続が行われ
る。平行な実線は絶縁層に設けられた開口部を示
し、それらの開口部の中ではドレイン相互接続要
素によるドレイン領域１３への電気的接続が行わ
れる。ゲート領域１６を相互接続するために別の
相互接続要素層も必要とする。その相互接続を行
うための開口部は第３Ｂ図には示していない。
三角形は絶縁層に設けられた開口部を示すもの
で、その開口部の中にはソース相互接続要素によ
りソース領域１０に対する電気的接続が行われ
る。平行な実線は絶縁層に設けられた開口部を示
し、それらの開口部の中ではドレイン相互接続要
素によるドレイン領域１３への電気的接続が行わ
れる。ゲート領域１６を相互接続するために別の
相互接続要素層も必要とする。その相互接続を行
うための開口部は第３Ｂ図には示していない。
第３Ｂ図に示す分離されているゲート領域を電
気的に相互に接続するための別の相互接続要素層
を設ける必要を避けるために、第３Ｃ図の構造は
半導体中でゲート領域をソース領域の周囲に接続
するのに用いることができ、これにより接続され
たゲート領域の複数の列が形成される。そして、
それらの列も半導体中で接続されるならば半導体
中に１つの連続したゲート領域を作れる可能性が
得られるが、それらの列を半導体中で接続できな
いときはそれらの列を相互は接続するために必要
なもの以外のゲート相互接続は少くとも必要とし
ない。第３Ｃ図における半導体中でのゲート領域
１６の相互接続の点以外は、この図に示されてい
る構造は第３Ｂ図に示されている構造とほぼ同じ
である。
気的に相互に接続するための別の相互接続要素層
を設ける必要を避けるために、第３Ｃ図の構造は
半導体中でゲート領域をソース領域の周囲に接続
するのに用いることができ、これにより接続され
たゲート領域の複数の列が形成される。そして、
それらの列も半導体中で接続されるならば半導体
中に１つの連続したゲート領域を作れる可能性が
得られるが、それらの列を半導体中で接続できな
いときはそれらの列を相互は接続するために必要
なもの以外のゲート相互接続は少くとも必要とし
ない。第３Ｃ図における半導体中でのゲート領域
１６の相互接続の点以外は、この図に示されてい
る構造は第３Ｂ図に示されている構造とほぼ同じ
である。
第３Ｂ図および第３Ｃ図において、三角形表面
部分を有するソース領域１０と、三角形表面部分
を有するドレイン領域１３としてそれぞれ示され
ている領域を、領域１０と１３としていずれを還
択するかは任意である。すなわち、ドレイン領域
１３が三角形表面部分となり、ソース領域１０が
ゲート部分とドレイン三角形表面部分を囲む網状
表面部分を形成するように、Ｄという記号がつけ
られている領域１３とＳという記号がつけられて
いる領域１０とを入れかえることができる。
部分を有するソース領域１０と、三角形表面部分
を有するドレイン領域１３としてそれぞれ示され
ている領域を、領域１０と１３としていずれを還
択するかは任意である。すなわち、ドレイン領域
１３が三角形表面部分となり、ソース領域１０が
ゲート部分とドレイン三角形表面部分を囲む網状
表面部分を形成するように、Ｄという記号がつけ
られている領域１３とＳという記号がつけられて
いる領域１０とを入れかえることができる。
解析を行うために第３Ｃ図に示す構造を選択す
ることにする。この図には第１Ｃ，２，３Ｃ図に
示されている単位セルと同じ性質の単位セルが同
じやり方で示されている。第３Ｃ図に示されてい
る配置のRpoＡ積は次式で与えられる。
ることにする。この図には第１Ｃ，２，３Ｃ図に
示されている単位セルと同じ性質の単位セルが同
じやり方で示されている。第３Ｃ図に示されてい
る配置のRpoＡ積は次式で与えられる。
（RpoＡ）3C図＝Ｌ｛3L＋3d1＋2d2＋(3)1/2／２wc1＋
wc2／μCpx６｛２(3)1/2Ｌ＋２(3)1/2d1＋wc1｝（VGS−
VT） ×｛２(3)1/2Ｌ＋２(3)1/2d1＋wc1＋４／(3)1/2wd
｝ この式においてＬはゲート領域を横切る長さ、
wdはドレイン領域のアームを横切る幅をそれぞ
れ表し、wc1，wc2はそれぞれソース領域１０と
ドレイン領域１３とに設けられる開口部の寸法、
d1，d2はそれぞれ関連する接続開口部の外側のソ
ース領域とドレイン領域とに残つている距離を表
す。
wc2／μCpx６｛２(3)1/2Ｌ＋２(3)1/2d1＋wc1｝（VGS−
VT） ×｛２(3)1/2Ｌ＋２(3)1/2d1＋wc1＋４／(3)1/2wd
｝ この式においてＬはゲート領域を横切る長さ、
wdはドレイン領域のアームを横切る幅をそれぞ
れ表し、wc1，wc2はそれぞれソース領域１０と
ドレイン領域１３とに設けられる開口部の寸法、
d1，d2はそれぞれ関連する接続開口部の外側のソ
ース領域とドレイン領域とに残つている距離を表
す。
この式の解析を続行すれば、第１Ｃ図に示す構
造の性能に関し第３Ｃ図に示す構造の性能は、第
３Ａ図に示す構造の性能にほぼ等しいことがわか
る。したがつて、第３Ａ図に示す高密度に実装さ
れた六角形マトリツクス構造の性能は、第３Ｂ，
３Ｃ図に示す構造の性能にほぼ等しい。
造の性能に関し第３Ｃ図に示す構造の性能は、第
３Ａ図に示す構造の性能にほぼ等しいことがわか
る。したがつて、第３Ａ図に示す高密度に実装さ
れた六角形マトリツクス構造の性能は、第３Ｂ，
３Ｃ図に示す構造の性能にほぼ等しい。
第６図はソース相互接続要素とドレイン相互接
続要素との上に設けられるパツシベーシヨン層の
ない、本発明の電界トランジスタ素子（第３Ａ図
に関連する）の上面図である。いくつかのソース
領域およびドレイン領域と半導体基体の主面との
交差により生じた三角形の表面部分が第６図に示
されているが、それらが実際に使用できる素子に
設けられるソース領域とドレイン領域の数を示す
ものと解してはならない。実際の素子ではそれら
の三角形表面部分の数は通常は数千であり、５万
をこえることもしばしばある。
続要素との上に設けられるパツシベーシヨン層の
ない、本発明の電界トランジスタ素子（第３Ａ図
に関連する）の上面図である。いくつかのソース
領域およびドレイン領域と半導体基体の主面との
交差により生じた三角形の表面部分が第６図に示
されているが、それらが実際に使用できる素子に
設けられるソース領域とドレイン領域の数を示す
ものと解してはならない。実際の素子ではそれら
の三角形表面部分の数は通常は数千であり、５万
をこえることもしばしばある。
通常はアルミニウムで作られるソース相互接続
要素１２には記号Ｓがつけられている。やはり通
常アルミニウムで作られるドレイン相互接続要素
１５には記号Ｄがつけられている。
要素１２には記号Ｓがつけられている。やはり通
常アルミニウムで作られるドレイン相互接続要素
１５には記号Ｄがつけられている。
ゲート接続開口部１７には記号Ｇがつけられて
いる。ゲート接続開口部１７から電解効果トラン
ジスタのゲート部分の上を通つて延びる延長部に
は番号１６がつけられており、その延長部は破線
で描かれている長方形の全てを含むが、ソース領
域とドレイン領域を含む三角形表面部分の上の部
分はほぼ除かれるJFETでは領域１６は半導体基
体のうちソース領域およびドレイン領域の導電形
とは逆の導電形の部分を表す。この場合にはゲー
ト抵抗値を最低にする時に用いられるそのような
JFETのゲート領域の上を通つて、そのゲート領
域に接触する導体とすることもできる。
MOSFETにおいては、領域１６は下側の絶縁層
の上のゲート導電材料を表す。その絶縁層は通常
は二酸化シリコンで作られ、半導体基体とゲート
導電層１６を分離する。この場合には領域１６は
ポリシリコンまたは金属で作られるのが普通であ
る。ポリシリコンはソース相互接続要素とドレイ
ン相互接続要素を含む上側の金属層を短絡させる
おそれが非常に少いために、配置の間隔則をきつ
くできるからポリシリコンは最もも小型の構造の
ものに選択される。しかし、ゲート１６に金属が
用いられるとリードの抵抗値が低くなるから、高
速スイツチングが主な目的の場合にはゲート１６
には金属が選択される。
いる。ゲート接続開口部１７から電解効果トラン
ジスタのゲート部分の上を通つて延びる延長部に
は番号１６がつけられており、その延長部は破線
で描かれている長方形の全てを含むが、ソース領
域とドレイン領域を含む三角形表面部分の上の部
分はほぼ除かれるJFETでは領域１６は半導体基
体のうちソース領域およびドレイン領域の導電形
とは逆の導電形の部分を表す。この場合にはゲー
ト抵抗値を最低にする時に用いられるそのような
JFETのゲート領域の上を通つて、そのゲート領
域に接触する導体とすることもできる。
MOSFETにおいては、領域１６は下側の絶縁層
の上のゲート導電材料を表す。その絶縁層は通常
は二酸化シリコンで作られ、半導体基体とゲート
導電層１６を分離する。この場合には領域１６は
ポリシリコンまたは金属で作られるのが普通であ
る。ポリシリコンはソース相互接続要素とドレイ
ン相互接続要素を含む上側の金属層を短絡させる
おそれが非常に少いために、配置の間隔則をきつ
くできるからポリシリコンは最もも小型の構造の
ものに選択される。しかし、ゲート１６に金属が
用いられるとリードの抵抗値が低くなるから、高
速スイツチングが主な目的の場合にはゲート１６
には金属が選択される。
半導体基体の主面内の三角形表面部分１０は、
二酸化シリコン絶縁層の下に示されている交差す
るソース領域のために、第１Ａ図においてソース
領域を示していた記号Ｓが第６図では表面部分１
０につけられている。また、三角形の表面部分１
３には第１Ａ図でドレイン領域を示すために用い
られた記号Ｄがつけられている。
二酸化シリコン絶縁層の下に示されている交差す
るソース領域のために、第１Ａ図においてソース
領域を示していた記号Ｓが第６図では表面部分１
０につけられている。また、三角形の表面部分１
３には第１Ａ図でドレイン領域を示すために用い
られた記号Ｄがつけられている。
通常はドーブされた二酸化シリコンで作られる
別のパツシベーシヨン層が第６図に示されている
構造体の上に設けられているが、いまの場合には
図示を明確にするためにその層は示していない。
別のパツシベーシヨン層が第６図に示されている
構造体の上に設けられているが、いまの場合には
図示を明確にするためにその層は示していない。
第６図に示されている素子の一部をMOSFET
で構成した場合について第７図に示す。ソース相
互接続要素およびドレイン相互接続要素と半導体
基体との間には、ソース領域とドレイン領域への
電気接点を入れるための穴１１，１４が絶縁層を
除去して設けられる。
で構成した場合について第７図に示す。ソース相
互接続要素およびドレイン相互接続要素と半導体
基体との間には、ソース領域とドレイン領域への
電気接点を入れるための穴１１，１４が絶縁層を
除去して設けられる。
第８図は第７図の１８線に沿う断面図である。
第８図に示す構造には、第６，７図に示す構造に
はなかつたりんけい酸塩（Phosphosilicate）ガ
ラスパツシベーシヨン層２０が設けられている。
二酸化シリコン絶縁層１９がゲートを保護すると
ともに、そのゲートを半導体基体の主面から分離
させる。
第８図に示す構造には、第６，７図に示す構造に
はなかつたりんけい酸塩（Phosphosilicate）ガ
ラスパツシベーシヨン層２０が設けられている。
二酸化シリコン絶縁層１９がゲートを保護すると
ともに、そのゲートを半導体基体の主面から分離
させる。
三角形表面部分１３に関連するｎ形ドレイン領
域が半導体基体２１の中へりんが拡散またはイオ
ン打込みにより約1018atoms／cm2の濃度に添加す
ることにより設けられ、表面部分１０に関連する
ソース領域もそれと同様にして設けられる。これ
らのソース領域とドレイン領域の外側に当る半導
体基体はホウ素が約２×1015atoms／cm2の濃度で
添加されてｐ形となつている。ソース領域とドレ
イン領域との間の通常の間隔は前述したように
7.5ミクロンである。また、半導体基体部分２１
とゲートとの間の距離は通常1000オングストロー
ムである。
域が半導体基体２１の中へりんが拡散またはイオ
ン打込みにより約1018atoms／cm2の濃度に添加す
ることにより設けられ、表面部分１０に関連する
ソース領域もそれと同様にして設けられる。これ
らのソース領域とドレイン領域の外側に当る半導
体基体はホウ素が約２×1015atoms／cm2の濃度で
添加されてｐ形となつている。ソース領域とドレ
イン領域との間の通常の間隔は前述したように
7.5ミクロンである。また、半導体基体部分２１
とゲートとの間の距離は通常1000オングストロー
ムである。
あるMOS素子は第８図に示すものとは多少異
なりやり方で作ることができる。すなわち、その
場合にはゲート領域１６は第８図に示されている
通りに設けるが、ソース領域１０とドレイン領域
１３は、半導体基体の主面のうちゲートのすぐ近
くの部分にドーブされたポリシリコンを付着させ
て設ける。この場合には、ソース領域およびドレ
イン領域として機能させる高濃度にドープされた
領域は半導体基体中には設けられない。
なりやり方で作ることができる。すなわち、その
場合にはゲート領域１６は第８図に示されている
通りに設けるが、ソース領域１０とドレイン領域
１３は、半導体基体の主面のうちゲートのすぐ近
くの部分にドーブされたポリシリコンを付着させ
て設ける。この場合には、ソース領域およびドレ
イン領域として機能させる高濃度にドープされた
領域は半導体基体中には設けられない。
第９図は第６図および第７図に対応するJFET
構造を示す。しかし、第９図に示す構造では、半
導体基体２１はホウ素を５×1014atoms／cm2にド
ープされたｐ形シリコン基板の上に形成された、
りんを1015atoms／cm2の濃度に添加されたｎ形シ
リコン・エピタキシヤル層を表す。層２１はその
主面に三角形表面部分を形成するソース領域とド
レイン領域を含む。ソース領域とドレイン領域が
ゲート領域１６の下で連続であるように、すなわ
ちそれらの領域が互いに接触するように、それら
の領域はゲート領域１６を部分的に囲む。ゲート
領域１６はホウ素を1018atoms／cm2の濃度に添加
することにより形成される。
構造を示す。しかし、第９図に示す構造では、半
導体基体２１はホウ素を５×1014atoms／cm2にド
ープされたｐ形シリコン基板の上に形成された、
りんを1015atoms／cm2の濃度に添加されたｎ形シ
リコン・エピタキシヤル層を表す。層２１はその
主面に三角形表面部分を形成するソース領域とド
レイン領域を含む。ソース領域とドレイン領域が
ゲート領域１６の下で連続であるように、すなわ
ちそれらの領域が互いに接触するように、それら
の領域はゲート領域１６を部分的に囲む。ゲート
領域１６はホウ素を1018atoms／cm2の濃度に添加
することにより形成される。
ゲート領域１６の表面に付着されるゲート電気
接点として別の金属層２３が第９図に破線で示さ
れている。この金属層２３はゲート領域１６の表
面にオーミツクに接触しているものであるが、半
導体基体内でゲート領域を唯一のゲート相互接続
要素として用いるよりはゲート抵抗値を低くする
ために用いることもできる。層２１の中のゲート
領域として機能する領域をなくしたとすると、層
２１に対して整流接触する金属層２３はシヨツト
キー障壁電界効果トランジスタ素子におけるゲー
ト領域を形成する。
接点として別の金属層２３が第９図に破線で示さ
れている。この金属層２３はゲート領域１６の表
面にオーミツクに接触しているものであるが、半
導体基体内でゲート領域を唯一のゲート相互接続
要素として用いるよりはゲート抵抗値を低くする
ために用いることもできる。層２１の中のゲート
領域として機能する領域をなくしたとすると、層
２１に対して整流接触する金属層２３はシヨツト
キー障壁電界効果トランジスタ素子におけるゲー
ト領域を形成する。
先に説明したように、望ましい電界効果トラン
ジスタ素子は導通時のチヤンネル抵抗値が低いば
かりでなく、非導通時において実際のドレインと
実際のソースとの間および実際のドレインと基板
との間にそれぞれかかる十分に高い電圧、すなわ
ち、パンチスル−電圧と降伏電圧とに耐えること
ができなければならない。このことは、十分に高
い電圧を取り扱う電力回路においてスイツチすな
わち制御素子として用いられる電界効果トランジ
スタの場合に特にそうである。
ジスタ素子は導通時のチヤンネル抵抗値が低いば
かりでなく、非導通時において実際のドレインと
実際のソースとの間および実際のドレインと基板
との間にそれぞれかかる十分に高い電圧、すなわ
ち、パンチスル−電圧と降伏電圧とに耐えること
ができなければならない。このことは、十分に高
い電圧を取り扱う電力回路においてスイツチすな
わち制御素子として用いられる電界効果トランジ
スタの場合に特にそうである。
十分に高いパンチスルー電圧に耐えられるよう
にするためには、もちろん素子のチヤンネルの長
さを長くすることである。しかし、そうすると導
通時のチヤンネル抵抗値が高くなるとともに、ス
イツチング速度が低くなるし、ドレインと基板と
の間のpn接合の降伏電圧はほとんど上昇しない
という欠点が生ずる。この降伏電圧は、動かない
電荷により発生される電界の降伏への寄与を決定
するソース領域とドレイン領域におけるドーピン
グ・レベルと、それらの領域の幾何学的形状とに
よつて影響を受ける。ソース領域とドレイン領域
との幾何学的形状についていえば、それらの領域
の曲率は与えられた電位に対する実効電界を著し
く高くすることがあり、そのために降状の開始を
早めることになる。
にするためには、もちろん素子のチヤンネルの長
さを長くすることである。しかし、そうすると導
通時のチヤンネル抵抗値が高くなるとともに、ス
イツチング速度が低くなるし、ドレインと基板と
の間のpn接合の降伏電圧はほとんど上昇しない
という欠点が生ずる。この降伏電圧は、動かない
電荷により発生される電界の降伏への寄与を決定
するソース領域とドレイン領域におけるドーピン
グ・レベルと、それらの領域の幾何学的形状とに
よつて影響を受ける。ソース領域とドレイン領域
との幾何学的形状についていえば、それらの領域
の曲率は与えられた電位に対する実効電界を著し
く高くすることがあり、そのために降状の開始を
早めることになる。
また、ゲート領域を設けることによりその領域
がなかつた時のパンチスルー電圧と降伏電圧とが
大幅に変化することがある。そのような変化が起
る原因は、ゲート絶縁層へのホツト・キヤリヤの
注入、導電性ゲートによる表面電気力線の集中、
ゲートの下のアナモラス（anamolous）表面伝導
等である。
がなかつた時のパンチスルー電圧と降伏電圧とが
大幅に変化することがある。そのような変化が起
る原因は、ゲート絶縁層へのホツト・キヤリヤの
注入、導電性ゲートによる表面電気力線の集中、
ゲートの下のアナモラス（anamolous）表面伝導
等である。
第１０図はパンチスルー電圧と降伏電圧との問
題を軽減したMOS素子の構造を示す。第１０図
に示されている素子は多重ソースと多重ドレイン
を有する電界効果トランジスタの個々のMOS電
界効果トランジスタ素子の横断面を表すものと理
解すべきである。したがつて、第１０図は、第６
図の一部からとられ、かつ第３Ａ図に関連する第
７図の横断面１８の多少広い変形例である。第１
０図にもパツシベーシヨン層２０が設けられてい
る。
題を軽減したMOS素子の構造を示す。第１０図
に示されている素子は多重ソースと多重ドレイン
を有する電界効果トランジスタの個々のMOS電
界効果トランジスタ素子の横断面を表すものと理
解すべきである。したがつて、第１０図は、第６
図の一部からとられ、かつ第３Ａ図に関連する第
７図の横断面１８の多少広い変形例である。第１
０図にもパツシベーシヨン層２０が設けられてい
る。
しかし、第１０図では三角形表面部分１０，１
３をそれぞれ形成するソース領域とドレイン領域
はもはや半導体基体内には形成されず、その代り
にドープされたポリシリコンの付着により半導体
の表面に形成される。第１０図に示されている
MOS電界効果トランジスタ素子のチヤンネルは、
ゲート１６の下の半導体２１の中で起る反転によ
つてその半導体の中に再び起る。このチヤンネル
はドープされたポリシリコンの付着により作られ
るソースとドレイン間に形成される。
３をそれぞれ形成するソース領域とドレイン領域
はもはや半導体基体内には形成されず、その代り
にドープされたポリシリコンの付着により半導体
の表面に形成される。第１０図に示されている
MOS電界効果トランジスタ素子のチヤンネルは、
ゲート１６の下の半導体２１の中で起る反転によ
つてその半導体の中に再び起る。このチヤンネル
はドープされたポリシリコンの付着により作られ
るソースとドレイン間に形成される。
ｐ形のシリコン半導体基体２１にはホウ素原子
が約２×1015atoms／cm2の濃度でドープされてい
る。この半導体基体の主面には通常２×
1016atoms／cm2の濃度にホウ素をイオン注入によ
り添加されたきい値電圧調節領域２１′を設ける
ことができる。この領域２１′はこの電界効果ト
ランジスタのしきい値電圧を調節するためのもの
である。このしきい値電圧調節領域は先に説明し
た素子のいくつかにも設けることができる。三角
形表面部分１０，１３をそれぞれ形成するポリシ
リコンのソース領域とドレイン領域は、（第１０
図に示す六角形マトリツクスの高密度に実装され
た構造に設けられた多重ソースおよび多重ドレイ
ン領域素子においては）、りんを1018atoms／cm2
の濃度にドービングすることによつてｎ形にされ
る。ゲート１６はドープされたポリシリコンまた
は金属で構成できる。ドープされたポリシリコン
製のドレイン領域とソース領域の厚さは通常は
0.3〜0.4ミクロンであり、通常は４ミクロンの間
隔をおいて分離される。それらの領域のテーパー
をなす部分の長さは半導体基体２１の表面に沿つ
て少くとも１ミクロンであるが、なるべく２ミク
ロンとする。二酸化シリコン層１９の厚さは通常
2000オングストロームである。その他のパラメー
タの値は以下に説明する基準によつておそらく定
められる。
が約２×1015atoms／cm2の濃度でドープされてい
る。この半導体基体の主面には通常２×
1016atoms／cm2の濃度にホウ素をイオン注入によ
り添加されたきい値電圧調節領域２１′を設ける
ことができる。この領域２１′はこの電界効果ト
ランジスタのしきい値電圧を調節するためのもの
である。このしきい値電圧調節領域は先に説明し
た素子のいくつかにも設けることができる。三角
形表面部分１０，１３をそれぞれ形成するポリシ
リコンのソース領域とドレイン領域は、（第１０
図に示す六角形マトリツクスの高密度に実装され
た構造に設けられた多重ソースおよび多重ドレイ
ン領域素子においては）、りんを1018atoms／cm2
の濃度にドービングすることによつてｎ形にされ
る。ゲート１６はドープされたポリシリコンまた
は金属で構成できる。ドープされたポリシリコン
製のドレイン領域とソース領域の厚さは通常は
0.3〜0.4ミクロンであり、通常は４ミクロンの間
隔をおいて分離される。それらの領域のテーパー
をなす部分の長さは半導体基体２１の表面に沿つ
て少くとも１ミクロンであるが、なるべく２ミク
ロンとする。二酸化シリコン層１９の厚さは通常
2000オングストロームである。その他のパラメー
タの値は以下に説明する基準によつておそらく定
められる。
もちろん、第１０図は独立した電界効果素子、
または他のトランジスタあるいは各種のトランジ
スタを有するモノリシツク集積回路の中に含まれ
る１個の電界効素子のいずれかを表すことができ
る。この構造は第３Ａ，６，７図に示す配置につ
いてはもちろんのこと、モノリシツク集積回路に
おける第１，２，３Ｂまた３Ｃ図の配置について
も用いることができる。
または他のトランジスタあるいは各種のトランジ
スタを有するモノリシツク集積回路の中に含まれ
る１個の電界効素子のいずれかを表すことができ
る。この構造は第３Ａ，６，７図に示す配置につ
いてはもちろんのこと、モノリシツク集積回路に
おける第１，２，３Ｂまた３Ｃ図の配置について
も用いることができる。
非導通時には十分に高い正の電正すなわち逆バ
イアス電圧がドレイン領域１３にかけられるか
ら、第１０図に短に破線で示されている空乏領域
が形成される。低い逆バイアス電圧がかけられる
と第１０図に長い破線で囲まれた空乏領域が生
じ、高い逆バイアス電圧がかけられると長い破線
で囲まれた空乏領域が生ずる。第１図に、第１０
図に示されている構造はドレイン領域１３とソー
ス領域１０のそれぞれの周囲の空乏領域がいつし
よになる電圧、すなわち、それらの空乏領域の間
を突き抜けさせる最低電圧を高くする。その理由
は、チヤンネルに隣接する終端領域の端部におい
てドープされたポリシリコンドレイン領域１３の
境界すなわち縁部の性質が急変するからである。
イアス電圧がドレイン領域１３にかけられるか
ら、第１０図に短に破線で示されている空乏領域
が形成される。低い逆バイアス電圧がかけられる
と第１０図に長い破線で囲まれた空乏領域が生
じ、高い逆バイアス電圧がかけられると長い破線
で囲まれた空乏領域が生ずる。第１図に、第１０
図に示されている構造はドレイン領域１３とソー
ス領域１０のそれぞれの周囲の空乏領域がいつし
よになる電圧、すなわち、それらの空乏領域の間
を突き抜けさせる最低電圧を高くする。その理由
は、チヤンネルに隣接する終端領域の端部におい
てドープされたポリシリコンドレイン領域１３の
境界すなわち縁部の性質が急変するからである。
そして、半導体層２１の空乏領域部は、空乏領
域内の金属化接合の両側において等量の移動しな
い電荷の保持をほぼこの縁部で開始する。
域内の金属化接合の両側において等量の移動しな
い電荷の保持をほぼこの縁部で開始する。
この等量の電荷の保持と、比較的高濃度にドー
プされたドレイン領域１３の比較的長い広がりは
また、逆バイアス電圧の上昇とともに起る空乏領
域の拡大が半導体層２１の表面に垂直な方向にほ
とんど生じ、その表面に平行な方向には非常にわ
ずかしか生じないということを意味する。すなわ
ち、半導体層２１の表面に垂直な方向への空乏領
域の拡大はドレイン領域内で起る空乏領域の中で
付加された移動しない電荷を平衝させる多くの電
荷を含むから、層２１の表面に平行な方向へは層
２１の内部で空乏領域が更に拡がることはほとん
どない。更に、ドレイン領域１３の中における空
乏領域が拡大するとその一部はその境界から比較
的離れている所で起る。その理由はこのドレイン
領域の縁部がテーパーをなしているからである。
ソース領域１０は通常は同様な構造である。
プされたドレイン領域１３の比較的長い広がりは
また、逆バイアス電圧の上昇とともに起る空乏領
域の拡大が半導体層２１の表面に垂直な方向にほ
とんど生じ、その表面に平行な方向には非常にわ
ずかしか生じないということを意味する。すなわ
ち、半導体層２１の表面に垂直な方向への空乏領
域の拡大はドレイン領域内で起る空乏領域の中で
付加された移動しない電荷を平衝させる多くの電
荷を含むから、層２１の表面に平行な方向へは層
２１の内部で空乏領域が更に拡がることはほとん
どない。更に、ドレイン領域１３の中における空
乏領域が拡大するとその一部はその境界から比較
的離れている所で起る。その理由はこのドレイン
領域の縁部がテーパーをなしているからである。
ソース領域１０は通常は同様な構造である。
第１０図に示す構造を用いることにより最低パ
ンチスルー電圧を高くできるばかりでなく、ドー
プされたポリシリコン・ドレイン領域１３と基板
として機能する半導体基体２１との間のpn接合
の降伏電圧も高くなる。この降伏電圧の上昇は、
第１０図に示すように、ドレイン領域１３のテー
パー状縁部の長さと厚さすなわちテーパーに直接
関係する。ドレイン領域１３の終端縁部が半導体
層２１の表面に垂直な平面状境界だとすると、層
２１の中における空乏領域の拡がりがその表面に
平行であるから、ドレイン領域１３のドープされ
たポリシリコン付着部がその表面に遭遇する点に
おける空乏領域の境界に比較的鋭い角度が存在す
る。空乏領域の形がそのように急に変化するため
に、その急に変化する点で空乏領域を横切つて比
較的急な電圧の傾きが生ずる。このことは与えら
れた電圧に対してその点の電界が比較的強くな
り、そのために降伏電圧が比較的低くなることを
意味する。一方、テーパ状の終端縁部を有するド
レイン領域１３はその空乏領域の境界には鋭角が
生じないために電位の傾きはあまり大きくならな
い。したがつて、降伏電圧は平面状接合の場合の
降伏電圧とはあまり大幅には異ならない。
ンチスルー電圧を高くできるばかりでなく、ドー
プされたポリシリコン・ドレイン領域１３と基板
として機能する半導体基体２１との間のpn接合
の降伏電圧も高くなる。この降伏電圧の上昇は、
第１０図に示すように、ドレイン領域１３のテー
パー状縁部の長さと厚さすなわちテーパーに直接
関係する。ドレイン領域１３の終端縁部が半導体
層２１の表面に垂直な平面状境界だとすると、層
２１の中における空乏領域の拡がりがその表面に
平行であるから、ドレイン領域１３のドープされ
たポリシリコン付着部がその表面に遭遇する点に
おける空乏領域の境界に比較的鋭い角度が存在す
る。空乏領域の形がそのように急に変化するため
に、その急に変化する点で空乏領域を横切つて比
較的急な電圧の傾きが生ずる。このことは与えら
れた電圧に対してその点の電界が比較的強くな
り、そのために降伏電圧が比較的低くなることを
意味する。一方、テーパ状の終端縁部を有するド
レイン領域１３はその空乏領域の境界には鋭角が
生じないために電位の傾きはあまり大きくならな
い。したがつて、降伏電圧は平面状接合の場合の
降伏電圧とはあまり大幅には異ならない。
第１０図に示す構造の別の利点は、ドレイン領
域１３内の空乏領域の縁部が、ドレイン領域１３
に高い逆バイアス電圧がかかつた時に、ゲート１
６の実際の部分の下に出てくることである。その
結果として、降伏電圧を変化させるゲートの説明
に関連して先に述べた問題のいくつかを解消もし
くは軽くすることにより、降伏電圧を高くするこ
とができる。したがつて、ドレイン領域１３と半
導体層２１とのポリシリコン付着部内でのドーピ
ング分布と、ゲート導体１６の実際部分の下のド
レイン領域１３のテーパー部の範囲と、ゲート絶
縁層１９の層さとは、ドレイン空乏領域が降伏の
起る以前にゲートにゲート導体１６の実際の部分
の下のドレイン領域１３のそれらの部分を通つて
拡がるように選択すべきである。
域１３内の空乏領域の縁部が、ドレイン領域１３
に高い逆バイアス電圧がかかつた時に、ゲート１
６の実際の部分の下に出てくることである。その
結果として、降伏電圧を変化させるゲートの説明
に関連して先に述べた問題のいくつかを解消もし
くは軽くすることにより、降伏電圧を高くするこ
とができる。したがつて、ドレイン領域１３と半
導体層２１とのポリシリコン付着部内でのドーピ
ング分布と、ゲート導体１６の実際部分の下のド
レイン領域１３のテーパー部の範囲と、ゲート絶
縁層１９の層さとは、ドレイン空乏領域が降伏の
起る以前にゲートにゲート導体１６の実際の部分
の下のドレイン領域１３のそれらの部分を通つて
拡がるように選択すべきである。
第１０図に示す構造は任意の結晶学的平面を半
導体２１の主面として用いることができるので、
ある特定の結晶学的方向においては高いキヤリア
の移動度が得られる。
導体２１の主面として用いることができるので、
ある特定の結晶学的方向においては高いキヤリア
の移動度が得られる。
このことは、Ｖ溝をエツチングする必要がある
ために使用できる結晶学的方向が制限され、した
がつてキヤリアの移動度が低くて導通時の低抗値
が高く、そのためにスイツチング時間が長くなる
Ｖ−MOS素子と対照的である。
ために使用できる結晶学的方向が制限され、した
がつてキヤリアの移動度が低くて導通時の低抗値
が高く、そのためにスイツチング時間が長くなる
Ｖ−MOS素子と対照的である。
第１０図に示されている構造は拡散工程を含ま
ないために高温度処理を必要としない簡単な方法
で作ることができる。すなわち、ドープされたポ
リシリコンは高い温度を必要としない蒸着法によ
つて付着でき、既にドープされた半導体基体２１
の中または上にはその他のドープされた領域は設
けられない。
ないために高温度処理を必要としない簡単な方法
で作ることができる。すなわち、ドープされたポ
リシリコンは高い温度を必要としない蒸着法によ
つて付着でき、既にドープされた半導体基体２１
の中または上にはその他のドープされた領域は設
けられない。
第８，９，１０図に示されている横断面図は適
切に選択されるならば、第６図および第７図が第
３Ａ図に関連するのとほぼ同様に第３Ｂ，３Ｃ図
に関連する。すなわち、第３Ａ図に示されている
幾何学的形状配置から第３Ｂ，３Ｃ図に示さてい
る幾何学的形状配置へ変つても、その製造方法を
大幅に変える必要はない。
切に選択されるならば、第６図および第７図が第
３Ａ図に関連するのとほぼ同様に第３Ｂ，３Ｃ図
に関連する。すなわち、第３Ａ図に示されている
幾何学的形状配置から第３Ｂ，３Ｃ図に示さてい
る幾何学的形状配置へ変つても、その製造方法を
大幅に変える必要はない。
第１０図に示されている構造では、ドープされ
たポリシリコン・ソース領域１０とドレイン領域
１３とが基板構造の上に拡がつた（１ミクロンお
よびできれば２ミクロンの距離だけ）テーパー状
終端縁部を有することが必要である。しかし、こ
れはある種の製造方法では製造が困難となる構造
である。第１１図は最低パンチスルー電圧と最低
降伏電圧を高くする別のMOS電界効果素子の構
造を示す。この第１１図に示す構造は個々の
MOS電界効果トランジスタの横断面、またはい
くつかのソース領域といくつかのドレイン領域を
有するMOS電界効果素子の一部の横断面を表す
ものと理解されたい。したがつて、第１１図に示
す横断面図はパツシベーシヨン層が付加された場
合の第７図における線１８に沿う横断面および第
６，３Ａ図に示されている横断面図の広い変形例
である。同様に、第１１図は第２，３Ｂまたは３
Ｃ図に示されている構造にドレイン相互接続要素
とソース相互接続要素とパツシベーシヨン層とを
付加した場合の横断面と考えることができる。
たポリシリコン・ソース領域１０とドレイン領域
１３とが基板構造の上に拡がつた（１ミクロンお
よびできれば２ミクロンの距離だけ）テーパー状
終端縁部を有することが必要である。しかし、こ
れはある種の製造方法では製造が困難となる構造
である。第１１図は最低パンチスルー電圧と最低
降伏電圧を高くする別のMOS電界効果素子の構
造を示す。この第１１図に示す構造は個々の
MOS電界効果トランジスタの横断面、またはい
くつかのソース領域といくつかのドレイン領域を
有するMOS電界効果素子の一部の横断面を表す
ものと理解されたい。したがつて、第１１図に示
す横断面図はパツシベーシヨン層が付加された場
合の第７図における線１８に沿う横断面および第
６，３Ａ図に示されている横断面図の広い変形例
である。同様に、第１１図は第２，３Ｂまたは３
Ｃ図に示されている構造にドレイン相互接続要素
とソース相互接続要素とパツシベーシヨン層とを
付加した場合の横断面と考えることができる。
第１０図に示されている構造とは対照的に、第
１１図に示されている構造は半導体基体２１の中
に形成されたソース領域１０とドレイン領域１３
を有する。しかし、このMOS電界効トランジス
タのドレイン−基板間のpn接合に高い逆バイア
ス電圧が加えられて（これは基板すなわち半導体
基体２１の他の部分に対してドレイン領域１３に
正電圧がかけられることを意味する）非導通状態
にされた時に、ドレイン−基板間のpn接合が電
子なだれ降伏を起す前にドレイン領域１３から電
荷キヤリアが完全になくなるように、領域１０と
１３におけるドーピング・レベルは極めて低くさ
れる。その結果として、ドレイン−基板接合の周
囲の空乏領域のドレイン領域側が、十分に高い逆
バイアス電圧がかけられた時に、ドレイン相互接
続要素１５の中まで延びる。これと同様な結果が
ソース領域１０でも得られる。
１１図に示されている構造は半導体基体２１の中
に形成されたソース領域１０とドレイン領域１３
を有する。しかし、このMOS電界効トランジス
タのドレイン−基板間のpn接合に高い逆バイア
ス電圧が加えられて（これは基板すなわち半導体
基体２１の他の部分に対してドレイン領域１３に
正電圧がかけられることを意味する）非導通状態
にされた時に、ドレイン−基板間のpn接合が電
子なだれ降伏を起す前にドレイン領域１３から電
荷キヤリアが完全になくなるように、領域１０と
１３におけるドーピング・レベルは極めて低くさ
れる。その結果として、ドレイン−基板接合の周
囲の空乏領域のドレイン領域側が、十分に高い逆
バイアス電圧がかけられた時に、ドレイン相互接
続要素１５の中まで延びる。これと同様な結果が
ソース領域１０でも得られる。
ソース領域１０とドレイン領域１３がそれぞれ
逆バイアス時に完全な空乏となる前に、臨界電界
に達してしまうほどの不純物ドーピングを含まな
いようにしておくと、降伏特性はほぼ関連の金属
化接合上の比較的長い通路上に拡がる空乏領域と
これらの領域に設けられる電気接点要素の周囲に
存在する条件とにより決まるようになる。これに
よつてゲート１６が降伏に影響を及ばすことを大
幅に解消でき、金属化接合の基板側における空乏
領域の横方向の拡がりを制限する。
逆バイアス時に完全な空乏となる前に、臨界電界
に達してしまうほどの不純物ドーピングを含まな
いようにしておくと、降伏特性はほぼ関連の金属
化接合上の比較的長い通路上に拡がる空乏領域と
これらの領域に設けられる電気接点要素の周囲に
存在する条件とにより決まるようになる。これに
よつてゲート１６が降伏に影響を及ばすことを大
幅に解消でき、金属化接合の基板側における空乏
領域の横方向の拡がりを制限する。
それらの条件が確実に存在するようにするため
に、第１１図に示す構造は高濃度にドープされた
ポリシリコン相互接続要素１２と、高濃度にドー
プされたポリシリコンドレイン相互接続要素１５
を用いる。領域１０と１３を設けたのに続いて相
互接続要素を設けることにより領域１０，１３の
中へわずかな拡散が行われることになる。その拡
散が行われる部分は半導体基体２１とそれらの相
互接続要素との境界部のすぐ下に示されている。
この拡散の深さは非常に浅くて約0.1ミクロンま
たはそれ以下であるから、逆バイアスがかけられ
ている状態の下でも領域１０，１３の振舞いに大
きな影響を及ぼすものではない。
に、第１１図に示す構造は高濃度にドープされた
ポリシリコン相互接続要素１２と、高濃度にドー
プされたポリシリコンドレイン相互接続要素１５
を用いる。領域１０と１３を設けたのに続いて相
互接続要素を設けることにより領域１０，１３の
中へわずかな拡散が行われることになる。その拡
散が行われる部分は半導体基体２１とそれらの相
互接続要素との境界部のすぐ下に示されている。
この拡散の深さは非常に浅くて約0.1ミクロンま
たはそれ以下であるから、逆バイアスがかけられ
ている状態の下でも領域１０，１３の振舞いに大
きな影響を及ぼすものではない。
ｎ形にドープされたポリシリコンのソース相互
接続要素１２とドレイン相互接続要素１５は1018
〜1019atoms／cm2の濃度でりんがドープされる。
ｎ形のソース領域１０とｎ形のドレイン領域１３
へドープされるりんの濃度は約0.1〜４×
1016atoms／cm2程度である。このドーピングは慎
重に制御される不純物を用いて以下に述べるイオ
ン注入法により行われる。（）ドープされたポ
リシリコン電気接点の高いドーピング・レベル
と、（）ソース領域とドレイン領域との低いド
ーピング・レベルとによつて、ソース領域とドレ
イン領域との周囲のpn接合の電気接点側に含ま
れる接点乏領域部分が、それらのpn接合にかけ
られている逆バイアス電圧が高くなると、非常に
速やかにソース相互接続要素とドレイン相互接続
要素との中へ拡がることになる。半導体基体２１
のドーピング・レベルはそれをＰ形にするような
レベルであり、通常は基体２１のシリコン中へ約
５×1015atoms／cm2以下の濃度でホウ素をドープ
することにより得られる。
接続要素１２とドレイン相互接続要素１５は1018
〜1019atoms／cm2の濃度でりんがドープされる。
ｎ形のソース領域１０とｎ形のドレイン領域１３
へドープされるりんの濃度は約0.1〜４×
1016atoms／cm2程度である。このドーピングは慎
重に制御される不純物を用いて以下に述べるイオ
ン注入法により行われる。（）ドープされたポ
リシリコン電気接点の高いドーピング・レベル
と、（）ソース領域とドレイン領域との低いド
ーピング・レベルとによつて、ソース領域とドレ
イン領域との周囲のpn接合の電気接点側に含ま
れる接点乏領域部分が、それらのpn接合にかけ
られている逆バイアス電圧が高くなると、非常に
速やかにソース相互接続要素とドレイン相互接続
要素との中へ拡がることになる。半導体基体２１
のドーピング・レベルはそれをＰ形にするような
レベルであり、通常は基体２１のシリコン中へ約
５×1015atoms／cm2以下の濃度でホウ素をドープ
することにより得られる。
ｐ形であるしきい値電圧調節領域２１′は半導
体基体２１の主面のすぐ近くに設けることもあれ
ば、そうでない場合もある。この領域は長い１点
鎖線で第１１図に示されている。このMOS電界
効果トランジスタのしきい値電圧を調節するため
にこの領域２１′が設けられる場合には、その領
域２１は約２×1018atoms／cm2の濃度にホウ素原
子を注入することにより作られる。半導体基体２
１の主面の下におけるしきい値電圧調節領域２
１′の深さはソース領域１０とドレイン領域１３
との深さより浅く、またはそれに等しく、あるい
はそれより深くできる。
体基体２１の主面のすぐ近くに設けることもあれ
ば、そうでない場合もある。この領域は長い１点
鎖線で第１１図に示されている。このMOS電界
効果トランジスタのしきい値電圧を調節するため
にこの領域２１′が設けられる場合には、その領
域２１は約２×1018atoms／cm2の濃度にホウ素原
子を注入することにより作られる。半導体基体２
１の主面の下におけるしきい値電圧調節領域２
１′の深さはソース領域１０とドレイン領域１３
との深さより浅く、またはそれに等しく、あるい
はそれより深くできる。
ドレイン−基板間のpn接合にかけられる逆バ
イアス電圧を高くした時の効果を第１１図に破線
で示す。第１１図に示す素子では、逆バイアスは
基板に対してドレイン相互接続要素１５を正にす
るようなバイアスである。逆バイアス電圧が低い
時はドレイン領域１３を半導体基体２１の残りの
部分から分離する金属化pn接合を示す実線の両
側の一対の長い破線がこの条件における空乏領域
の限界を示す。すなわち、空乏領域は半導体基体
２１の中でもつぱら生ずる。
イアス電圧を高くした時の効果を第１１図に破線
で示す。第１１図に示す素子では、逆バイアスは
基板に対してドレイン相互接続要素１５を正にす
るようなバイアスである。逆バイアス電圧が低い
時はドレイン領域１３を半導体基体２１の残りの
部分から分離する金属化pn接合を示す実線の両
側の一対の長い破線がこの条件における空乏領域
の限界を示す。すなわち、空乏領域は半導体基体
２１の中でもつぱら生ずる。
ドレイン−基板間の金属化接合の両側における
空乏領域内の動かない電荷は等しくしなければな
らないから、pn接合のわん曲している部分の周
囲の空乏領域はドレイン領域１３の中へ延びる深
さより浅く半導体基体２１の中へ延びる。その理
由は、逆バイアス電圧が高くなつて空乏領域の境
界がpn接合から後退すると、その空乏層の境界
のうちpn接合の半導体基体側の境界の曲率半径
が、pn接合のドレイン側の境界の曲率半径より
大きいために、pn接合の半導体基体側における
空乏領域内の方がpn接合のドレイン領域１３の
側の空乏領域よりも早く別の動かない電荷を含む
ことになるからである。したがつて、空乏領域は
チヤンネル領域の中へはあまり迅速には延びず、
したがつて最低パンチスル−電圧が高くなる。
空乏領域内の動かない電荷は等しくしなければな
らないから、pn接合のわん曲している部分の周
囲の空乏領域はドレイン領域１３の中へ延びる深
さより浅く半導体基体２１の中へ延びる。その理
由は、逆バイアス電圧が高くなつて空乏領域の境
界がpn接合から後退すると、その空乏層の境界
のうちpn接合の半導体基体側の境界の曲率半径
が、pn接合のドレイン側の境界の曲率半径より
大きいために、pn接合の半導体基体側における
空乏領域内の方がpn接合のドレイン領域１３の
側の空乏領域よりも早く別の動かない電荷を含む
ことになるからである。したがつて、空乏領域は
チヤンネル領域の中へはあまり迅速には延びず、
したがつて最低パンチスル−電圧が高くなる。
ドレイン相互接続要素１５にかかる逆バイアス
電圧が高い場合には空乏領域は第１１図に短い破
線で示すようなものとなる。この場合には、pn
接合のドレイン領域１３側の空乏領域境界はドー
プされたポリシリコン相互接続要素１５まで後退
していた。また、空乏領域の限界は、pn接合の
基板側ではチヤンネルの中へほんのわずかしか延
びないが、基板側の空乏領域は基板の中へ深く延
びる。そうなる理由は、ドレイン相互接続要素１
５における逆バイアス電圧を増大して行くと、半
導体基体２１の主面に平行な方向においては移動
しない電荷はほとんどなくなる（完全に空乏化さ
れると、ドレイン領域１３にはもはや移動しない
電荷はない）。従つて、金属化結合の両側の空乏
領域内の移動しない電荷を等量に保つために、逆
バイアス電圧が高くなるにつれ、この同一方向に
沿つたチヤンネル領域の基体側ではもはや移動し
ない電荷は見出せない。
電圧が高い場合には空乏領域は第１１図に短い破
線で示すようなものとなる。この場合には、pn
接合のドレイン領域１３側の空乏領域境界はドー
プされたポリシリコン相互接続要素１５まで後退
していた。また、空乏領域の限界は、pn接合の
基板側ではチヤンネルの中へほんのわずかしか延
びないが、基板側の空乏領域は基板の中へ深く延
びる。そうなる理由は、ドレイン相互接続要素１
５における逆バイアス電圧を増大して行くと、半
導体基体２１の主面に平行な方向においては移動
しない電荷はほとんどなくなる（完全に空乏化さ
れると、ドレイン領域１３にはもはや移動しない
電荷はない）。従つて、金属化結合の両側の空乏
領域内の移動しない電荷を等量に保つために、逆
バイアス電圧が高くなるにつれ、この同一方向に
沿つたチヤンネル領域の基体側ではもはや移動し
ない電荷は見出せない。
したがつて、第１１図に示すMOS電界効果ト
ランジスタ素子では突き抜け現象を起すことなし
にチヤンネルの長さを非常に短くできる。チヤン
ネルを短くすることによつて導通時のチヤンネル
抵抗値を低くできるとともに、この素子により占
められる半導体基体の主面の面積を小さくでき
る。
ランジスタ素子では突き抜け現象を起すことなし
にチヤンネルの長さを非常に短くできる。チヤン
ネルを短くすることによつて導通時のチヤンネル
抵抗値を低くできるとともに、この素子により占
められる半導体基体の主面の面積を小さくでき
る。
また、第１１図において一対の短い破線により
示されている状態では、ドレイン−基板間のpn
接合のドレイン１３側の空乏領域がドレイン相互
接続要素１５の中まで後退しているために、降伏
電圧の最低値も大幅に高くなる。第１１図に示す
構造配置では電界がある程度わん曲しているが、
低い濃度でドープされているドレイン領域を使用
しているために、ドレイン相互接続要素１５へか
けられた逆バイアス電圧は低濃度のさらされた動
かない電荷を有する空乏領域のかなりの長さの上
に伝えられて、ある特定の逆バイアス電圧に対す
る電界の強さを弱くする。ドレイン相互接続要素
の中の空乏領域のドレイン部分の境界により、降
伏に及ぼすゲートの影響ははるかに小さくなる。
このように、第１１図に示されている構造は、ソ
ース領域とドレイン領域としてそれぞれ機能する
長くて細いテーパー状のドープされたポリシリコ
ン領域を形成することを必要としないやり方で、
最低パンチスルー電圧と最低降伏電圧とを高くす
ることができる。
示されている状態では、ドレイン−基板間のpn
接合のドレイン１３側の空乏領域がドレイン相互
接続要素１５の中まで後退しているために、降伏
電圧の最低値も大幅に高くなる。第１１図に示す
構造配置では電界がある程度わん曲しているが、
低い濃度でドープされているドレイン領域を使用
しているために、ドレイン相互接続要素１５へか
けられた逆バイアス電圧は低濃度のさらされた動
かない電荷を有する空乏領域のかなりの長さの上
に伝えられて、ある特定の逆バイアス電圧に対す
る電界の強さを弱くする。ドレイン相互接続要素
の中の空乏領域のドレイン部分の境界により、降
伏に及ぼすゲートの影響ははるかに小さくなる。
このように、第１１図に示されている構造は、ソ
ース領域とドレイン領域としてそれぞれ機能する
長くて細いテーパー状のドープされたポリシリコ
ン領域を形成することを必要としないやり方で、
最低パンチスルー電圧と最低降伏電圧とを高くす
ることができる。
第１０図および第１１図に示されている構造で
は、通常なされているような半導体基体中に高濃
度でドープされたソース領域と高濃度にドープさ
れたドレイン領域を設けるための拡散工程を用い
ないために、ゲート導体の有効部分と、ソース相
互接続要素接点およびドレイン相互接続要素接点
との間隔をより狭くできる。そうなる理由は、半
導体基体の主面内にMOS電界効果素子を形成す
る場合に、ソース領域とドレイン領域を側面方向
へ拡散させる必要がないからである。すなわち、
第１０図に示す構造では、ソース相互接続要素と
ドレイン相互接続要素とはドープされたポリシリ
コンの付着により設けられ、半導体基体２１の中
には側面へ拡散するような構造は設けられないか
らである。一方、第１１図に示す構造では、低濃
度にドープされたソース領域と低濃度にドープさ
れたドレイン領域とは、ゲート導体１６にセルフ
アラインさせるイオン注入法によつて半導体基体
２１の中に設けることができる。このことは
MOS電界効果素子を形成するのに半導体基体の
主面の比較的小さな面積が使用されるだけでよい
ことを意味する。ゲートに対するソース接点とド
レイン接点とのこの狭い間隔のためにソース接点
とドレイン接点の間で素子を横切る距離を短くで
き、かつそれらの接点が実効的なソース領域およ
びドレイン領域として機能するため、実効的なソ
ースとドレインの間、および実効ゲート部分の間
の多少長い距離を相殺する傾向がある。
は、通常なされているような半導体基体中に高濃
度でドープされたソース領域と高濃度にドープさ
れたドレイン領域を設けるための拡散工程を用い
ないために、ゲート導体の有効部分と、ソース相
互接続要素接点およびドレイン相互接続要素接点
との間隔をより狭くできる。そうなる理由は、半
導体基体の主面内にMOS電界効果素子を形成す
る場合に、ソース領域とドレイン領域を側面方向
へ拡散させる必要がないからである。すなわち、
第１０図に示す構造では、ソース相互接続要素と
ドレイン相互接続要素とはドープされたポリシリ
コンの付着により設けられ、半導体基体２１の中
には側面へ拡散するような構造は設けられないか
らである。一方、第１１図に示す構造では、低濃
度にドープされたソース領域と低濃度にドープさ
れたドレイン領域とは、ゲート導体１６にセルフ
アラインさせるイオン注入法によつて半導体基体
２１の中に設けることができる。このことは
MOS電界効果素子を形成するのに半導体基体の
主面の比較的小さな面積が使用されるだけでよい
ことを意味する。ゲートに対するソース接点とド
レイン接点とのこの狭い間隔のためにソース接点
とドレイン接点の間で素子を横切る距離を短くで
き、かつそれらの接点が実効的なソース領域およ
びドレイン領域として機能するため、実効的なソ
ースとドレインの間、および実効ゲート部分の間
の多少長い距離を相殺する傾向がある。
第１１図のソース領域１０とドレイン領域１３
が、それらの領域を基板の残りの部分から分離す
るpn接合が降伏する前に、空乏状態となるよう
にするために両方の領域におけるドーピング・レ
ベルを適切な値にする（少くとも大体対称的な性
能が望ましい）ことが重要なので、それらの領域
へのドーピングは比較的精密に行わなければなら
ない。濃度レベルのみを基準とするよりも、半導
体基体の主面のうちソース領域とドレイン領域と
が交差する部分の下側における単位面積当りの不
純物原子の総数を制御すべきである。すなわち、
イオン注入の正味の不純物量、つまり半導体基体
中における注入深さ全体にわたる濃度の積分を制
御せねばならず、そして、ソース領域１０とドレ
イン領域１３とにおけるりん原子の過剰量が領域
２１′（またはしきい値調節領域２１′が設けられ
ていない時は基板２１）におけるホウ素原子より
約１×1013atoms／cm2より少い量であるようにす
る。
が、それらの領域を基板の残りの部分から分離す
るpn接合が降伏する前に、空乏状態となるよう
にするために両方の領域におけるドーピング・レ
ベルを適切な値にする（少くとも大体対称的な性
能が望ましい）ことが重要なので、それらの領域
へのドーピングは比較的精密に行わなければなら
ない。濃度レベルのみを基準とするよりも、半導
体基体の主面のうちソース領域とドレイン領域と
が交差する部分の下側における単位面積当りの不
純物原子の総数を制御すべきである。すなわち、
イオン注入の正味の不純物量、つまり半導体基体
中における注入深さ全体にわたる濃度の積分を制
御せねばならず、そして、ソース領域１０とドレ
イン領域１３とにおけるりん原子の過剰量が領域
２１′（またはしきい値調節領域２１′が設けられ
ていない時は基板２１）におけるホウ素原子より
約１×1013atoms／cm2より少い量であるようにす
る。
第１１図に示されているソース領域１０とドレ
イン領域１３との適切なドーピング・レベルが達
成されたかどうかは、逆バイアスをかけられた時
に接合が降伏することなしにたとえばドレイン領
域が完全に空乏状態にされたことを調べることに
より決定できる。そのためには25〜35Vの逆バイ
アスをかける必要がある。一方、ｐチヤンネル素
子の場合には、約80〜90Vという高い逆バイアス
電圧をかけてもドレイン−基板間のpn接合が降
伏することなしに、その接合が完全に空乏状態に
ならなければならない。実際には、それらの要求
を満す素子のたとえばドレイン−基板間のpn接
合の降伏電圧は、ソースと基板が基通接地された
場合には、約200Vかそれ以上であることが見出
されている。
イン領域１３との適切なドーピング・レベルが達
成されたかどうかは、逆バイアスをかけられた時
に接合が降伏することなしにたとえばドレイン領
域が完全に空乏状態にされたことを調べることに
より決定できる。そのためには25〜35Vの逆バイ
アスをかける必要がある。一方、ｐチヤンネル素
子の場合には、約80〜90Vという高い逆バイアス
電圧をかけてもドレイン−基板間のpn接合が降
伏することなしに、その接合が完全に空乏状態に
ならなければならない。実際には、それらの要求
を満す素子のたとえばドレイン−基板間のpn接
合の降伏電圧は、ソースと基板が基通接地された
場合には、約200Vかそれ以上であることが見出
されている。
150KVの注入エネルギーを用いた場合には半
導体基体２１の主面の約１ミクロン下側の深さに
設けられているpn接合によつて、第１１図のソ
ース領域１０とドレイン領域１３は半導体基体２
１の残りの部分から分離させられる。ソース領域
１０とドレイン領域１３とはゲート１６の下で２
〜４ミクロンだけお互いに分離させられる。ゲー
ト１６はドープされたポリシリコンまたは金属で
作られ、厚さが約2000Åの二酸化シリコン絶縁層
１９の一部により半導体基体２１の主面から分離
させられる。
導体基体２１の主面の約１ミクロン下側の深さに
設けられているpn接合によつて、第１１図のソ
ース領域１０とドレイン領域１３は半導体基体２
１の残りの部分から分離させられる。ソース領域
１０とドレイン領域１３とはゲート１６の下で２
〜４ミクロンだけお互いに分離させられる。ゲー
ト１６はドープされたポリシリコンまたは金属で
作られ、厚さが約2000Åの二酸化シリコン絶縁層
１９の一部により半導体基体２１の主面から分離
させられる。
ドープされたポリシリコンは、第１１図のソー
ス相互接続要素とドレイン相互接続要素とを作る
ために満足して使用できる唯一の材料ではない。
別の材料で作つた構造の例を第１２図に示す。こ
の場合には、ドープされたソース相互接続要素１
２とドレイン相互接続要素１５は多重金属層接点
を用いて作られる。それらの接点のうち第１の接
点は白金であつて、これはシリコン半導体基体２
１（およびしきい値調節領域２１′が設けられて
いる場合にはその領域も）の中にあるそれらの相
互接続要素の下側に注入または拡散されている非
常に浅いn+形領域と白金との間の境界にけい化
白金を作るようなやり方で設けられる。この構造
においては、第１２図にn+と配されている領域
は半導体基体２１の主面から0.1ミクロンより浅
い位置へイオン注入によつて設けられる。それか
らこの金属の上に種々の金属層を設けて、周知の
モノリツシク集積回路用電気接点構造体の１つで
相互接続要素を形成する。その他の相互接続要素
構造体には、シリコンにアルミニウム接点を接触
させるような他の材料を用いたり、あるいはそれ
らの接点の下に設けられているn+領域を貫く針
状部を生じないその他の金属構造を使用できる。
ス相互接続要素とドレイン相互接続要素とを作る
ために満足して使用できる唯一の材料ではない。
別の材料で作つた構造の例を第１２図に示す。こ
の場合には、ドープされたソース相互接続要素１
２とドレイン相互接続要素１５は多重金属層接点
を用いて作られる。それらの接点のうち第１の接
点は白金であつて、これはシリコン半導体基体２
１（およびしきい値調節領域２１′が設けられて
いる場合にはその領域も）の中にあるそれらの相
互接続要素の下側に注入または拡散されている非
常に浅いn+形領域と白金との間の境界にけい化
白金を作るようなやり方で設けられる。この構造
においては、第１２図にn+と配されている領域
は半導体基体２１の主面から0.1ミクロンより浅
い位置へイオン注入によつて設けられる。それか
らこの金属の上に種々の金属層を設けて、周知の
モノリツシク集積回路用電気接点構造体の１つで
相互接続要素を形成する。その他の相互接続要素
構造体には、シリコンにアルミニウム接点を接触
させるような他の材料を用いたり、あるいはそれ
らの接点の下に設けられているn+領域を貫く針
状部を生じないその他の金属構造を使用できる。
第１１および１２図の素子は非導通時に生ずる
合成電界をより遠くまで拡げさせることによつて
降伏電圧を増大させ、これにより素子が非導通状
態にあるとき電場の任意の点における電界の強さ
を減らし、ソース領域あるいはドレイン領域が逆
電圧に耐えるのである。ソース又はドレイン位置
の電界の強さを減らす別の方法はこの電界を支承
する他の手段を設けることである。これは、半導
体基体中のソースやドレイン領域を囲むpn接合
を含むソースあるいはドレイン領域の近傍の絶縁
材の中に設けられるフイールドプレート、即ち、
シールド電極の使用によつて達成できる。ゲート
導体又はゲート領域が半導体基体の電極材から離
れているのと同じ距離だけ絶縁材の中でシールド
電極を半導体基体の電極材から離して使えば降伏
電圧は改善されるが、シールド電極を更に幾分半
導体基体から離したものほどの改善は得られな
い。
合成電界をより遠くまで拡げさせることによつて
降伏電圧を増大させ、これにより素子が非導通状
態にあるとき電場の任意の点における電界の強さ
を減らし、ソース領域あるいはドレイン領域が逆
電圧に耐えるのである。ソース又はドレイン位置
の電界の強さを減らす別の方法はこの電界を支承
する他の手段を設けることである。これは、半導
体基体中のソースやドレイン領域を囲むpn接合
を含むソースあるいはドレイン領域の近傍の絶縁
材の中に設けられるフイールドプレート、即ち、
シールド電極の使用によつて達成できる。ゲート
導体又はゲート領域が半導体基体の電極材から離
れているのと同じ距離だけ絶縁材の中でシールド
電極を半導体基体の電極材から離して使えば降伏
電圧は改善されるが、シールド電極を更に幾分半
導体基体から離したものほどの改善は得られな
い。
第１３図はシールド電極を用いて素子のパンチ
スルー電圧と降伏電圧の最低値を増大し得た別の
MOS電界効果素子の第１の変形を示す。
スルー電圧と降伏電圧の最低値を増大し得た別の
MOS電界効果素子の第１の変形を示す。
第１３図（および引続いて第１４，１５図の他
の変形）に示すように種々の変形がとれるこの構
造は、独立したMOS電界効果トランジスタ素子
の断面図あるいは幾つかのソースとドレイン領域
を有するMOS電界効果素子の一部の断面図を表
わすものと解されるべきである。結局、１３図
（および第１４，１５図）に示す断面図は、第１
３図では幾分幅広く示されているがパツシベーシ
ヨ層を付加したとした場合の第７図の断面１８の
変形であり、而して、また第６および３Ａ図の変
形でもある。勿論Ｄ−MOS素子の第６，７図の
領域２４は第１０，１１，１２図で説明しなかつ
たようにここでも説明しない。かかるものはここ
では説明しない。第１３図（および第１４，１５
図）の断面構造は、ドレインとソースの相互接続
手段とパツシベーシヨン層を第２，３Ｂ，３Ｃ図
に付加したとした場合の第２，３Ｂ又は３Ｃ図に
おける素子の断面であるとみてよい。
の変形）に示すように種々の変形がとれるこの構
造は、独立したMOS電界効果トランジスタ素子
の断面図あるいは幾つかのソースとドレイン領域
を有するMOS電界効果素子の一部の断面図を表
わすものと解されるべきである。結局、１３図
（および第１４，１５図）に示す断面図は、第１
３図では幾分幅広く示されているがパツシベーシ
ヨ層を付加したとした場合の第７図の断面１８の
変形であり、而して、また第６および３Ａ図の変
形でもある。勿論Ｄ−MOS素子の第６，７図の
領域２４は第１０，１１，１２図で説明しなかつ
たようにここでも説明しない。かかるものはここ
では説明しない。第１３図（および第１４，１５
図）の断面構造は、ドレインとソースの相互接続
手段とパツシベーシヨン層を第２，３Ｂ，３Ｃ図
に付加したとした場合の第２，３Ｂ又は３Ｃ図に
おける素子の断面であるとみてよい。
第１３Ａ図のMOS電界効果トランジスタ素子
は半導体基体２１に形成される一対の終端領域を
有する。勿論これらの領域は、第１３Ａ図におい
て、分割ゲート導体１６あるいは分割ゲート領域
となつているものの下に現われるチヤンネル領域
とされるものに対する終端領域として機能する。
このゲート導体部を１６′と１６″で示す。終端領
域１０はソース領域１０として、また終端領域１
３はドレイン領域として説明を続ける。そして、
第１３Ａ図の素子はあたかも直流電圧を印加して
用いられているかの如く幾分独断的に表わしてあ
る。しかしながら、印加電圧の極性により領域１
０と領域１３のどちらかが回路上動作の任意の特
定の時間において、ソース領域あるいはドレイン
領域として実際に働くかが決まるので、これらの
終端領域は回路上はソース領域又はドレイン領域
のいづれかとなつて実際には動作する。これらの
領域は、交流電圧回路に用いられたときは交番し
て両領域の働きをする。
は半導体基体２１に形成される一対の終端領域を
有する。勿論これらの領域は、第１３Ａ図におい
て、分割ゲート導体１６あるいは分割ゲート領域
となつているものの下に現われるチヤンネル領域
とされるものに対する終端領域として機能する。
このゲート導体部を１６′と１６″で示す。終端領
域１０はソース領域１０として、また終端領域１
３はドレイン領域として説明を続ける。そして、
第１３Ａ図の素子はあたかも直流電圧を印加して
用いられているかの如く幾分独断的に表わしてあ
る。しかしながら、印加電圧の極性により領域１
０と領域１３のどちらかが回路上動作の任意の特
定の時間において、ソース領域あるいはドレイン
領域として実際に働くかが決まるので、これらの
終端領域は回路上はソース領域又はドレイン領域
のいづれかとなつて実際には動作する。これらの
領域は、交流電圧回路に用いられたときは交番し
て両領域の働きをする。
外部相互接続手段１２は、ソース領域１０の開
口部１１に設けられたものが示され、同じく外部
相互接続手段１５はドレイン領域１３の開口部１
４に設けられたものが示されている。二酸化シリ
コンの絶縁層１９は、ゲート１６′と１６″の周り
に示され、パツシベーシヨン層２０は、絶縁層１
９および相互接続手段１２と１５の上に示されて
いる。
口部１１に設けられたものが示され、同じく外部
相互接続手段１５はドレイン領域１３の開口部１
４に設けられたものが示されている。二酸化シリ
コンの絶縁層１９は、ゲート１６′と１６″の周り
に示され、パツシベーシヨン層２０は、絶縁層１
９および相互接続手段１２と１５の上に示されて
いる。
また、二酸化シリコン絶縁層１９は一対のシー
ルド電極２８と２９の周りに設けられているもの
が示されている。シールド電極２８は完全に外部
相互接続手段１２を囲み、絶縁層１９内にあつ
て、ソース領域１０と半導体基体２１の他の部分
との間に生ずるpn接合のと直接向き合つている。
このpn接合は第１３Ａ図に示すように基体の主
面と交差する。同様にして、シールド電極２９は
外部接続手段１５を囲み、ドレイン領域１３と半
導体基体２１の他の部分間に生ずるpn接合と向
き合つており、この接合は基体の主面と交差す
る。
ルド電極２８と２９の周りに設けられているもの
が示されている。シールド電極２８は完全に外部
相互接続手段１２を囲み、絶縁層１９内にあつ
て、ソース領域１０と半導体基体２１の他の部分
との間に生ずるpn接合のと直接向き合つている。
このpn接合は第１３Ａ図に示すように基体の主
面と交差する。同様にして、シールド電極２９は
外部接続手段１５を囲み、ドレイン領域１３と半
導体基体２１の他の部分間に生ずるpn接合と向
き合つており、この接合は基体の主面と交差す
る。
シールド電極２８と２９の各々はゲート導体１
６′と１６″のそれぞれが半導体基体２１の主面か
ら離れている距離よりもこの主面から離れている
ものが示されている。シールド電極２８と２９の
主面からの離間距離は、通常、同じ主面とゲート
導体１６′と１６″のそれぞれの離間距離の２倍か
ら５倍である。
６′と１６″のそれぞれが半導体基体２１の主面か
ら離れている距離よりもこの主面から離れている
ものが示されている。シールド電極２８と２９の
主面からの離間距離は、通常、同じ主面とゲート
導体１６′と１６″のそれぞれの離間距離の２倍か
ら５倍である。
MOS電界効果トランジスタ素子が非導通状態
にある場合、すなわち、ドレイン−基体間のpn
接合に大きな逆バイアスがかけられており（第１
３Ａ図においてはドレイン領域１３は基体。すな
わち、半導体基体２１の他の部分に対し、正であ
ることを意味する）、かつシールド電極２９とゲ
ート１６″は、第１３Ａ図に破線で示すように相
接続され、更にドレイン領域１３に接続されてい
る場合を考える。すると、シールド電極２９とゲ
ート導体１６″から発する追加的の電界は、ドレ
イン領域１３の空乏領域縁部から発する電界を半
導体基体２１の主面の下のより深い所に生ずる空
乏層内の電荷上で、終りにさせ、これにより半導
体基体２１の主面内のドレイン領域のpn接合部
の電界強度を弱くする。上記主面とゲート導体１
６″間の距離に比し、シールド電極２９と半導体
基体２１の主面間の距離の方が、大きいことによ
りシールド電極２９から発する電界に関連して降
伏電圧は大きくなる。それはこの電界が、導体１
６″に生ずる電界よりも遠い所まで拡がるからで
ある。それにも拘わらずシールド電極２９は、ド
レイン領域１３に生ずる空乏領域の縁部により近
い所に位置しているので、シールド電極２９から
発する電界はこの空乏領域縁部から発する電界に
かなりの影響を及ぼす。
にある場合、すなわち、ドレイン−基体間のpn
接合に大きな逆バイアスがかけられており（第１
３Ａ図においてはドレイン領域１３は基体。すな
わち、半導体基体２１の他の部分に対し、正であ
ることを意味する）、かつシールド電極２９とゲ
ート１６″は、第１３Ａ図に破線で示すように相
接続され、更にドレイン領域１３に接続されてい
る場合を考える。すると、シールド電極２９とゲ
ート導体１６″から発する追加的の電界は、ドレ
イン領域１３の空乏領域縁部から発する電界を半
導体基体２１の主面の下のより深い所に生ずる空
乏層内の電荷上で、終りにさせ、これにより半導
体基体２１の主面内のドレイン領域のpn接合部
の電界強度を弱くする。上記主面とゲート導体１
６″間の距離に比し、シールド電極２９と半導体
基体２１の主面間の距離の方が、大きいことによ
りシールド電極２９から発する電界に関連して降
伏電圧は大きくなる。それはこの電界が、導体１
６″に生ずる電界よりも遠い所まで拡がるからで
ある。それにも拘わらずシールド電極２９は、ド
レイン領域１３に生ずる空乏領域の縁部により近
い所に位置しているので、シールド電極２９から
発する電界はこの空乏領域縁部から発する電界に
かなりの影響を及ぼす。
ゲート導体部１６″と１６′間の電気的接触を防
ぐ絶縁により、ゲート導体１６″は第１３Ａ図に
示す素子が“オン”に切換えられることなくドレ
イン領域１３と同じ電圧になる。同様の状態は外
部相互接続手段１２に印加される逆電圧に対しソ
ース領域１０にも存在する。
ぐ絶縁により、ゲート導体１６″は第１３Ａ図に
示す素子が“オン”に切換えられることなくドレ
イン領域１３と同じ電圧になる。同様の状態は外
部相互接続手段１２に印加される逆電圧に対しソ
ース領域１０にも存在する。
第１３Ａ図に示された破線の回路は、そつくり
そのままそこに示された素子を対称的に例えば、
交流回路に使用して、動作し得る。この構造体が
“オン”に切換えられるときは２つのスイツチバ
ー３０と３１は一緒に共通のスイツチ点３３に切
換えられる。次にスイツチ点３３は素子のしきい
値より大きい正の電圧源に接続される。この状態
においては第１３Ａ図の素子は、ゲート導体１
６′と１６″がトランジスタゲートとして共に連帯
して機能する通常のMOS電界効果トランジスタ
の動作と同様に動作する。
そのままそこに示された素子を対称的に例えば、
交流回路に使用して、動作し得る。この構造体が
“オン”に切換えられるときは２つのスイツチバ
ー３０と３１は一緒に共通のスイツチ点３３に切
換えられる。次にスイツチ点３３は素子のしきい
値より大きい正の電圧源に接続される。この状態
においては第１３Ａ図の素子は、ゲート導体１
６′と１６″がトランジスタゲートとして共に連帯
して機能する通常のMOS電界効果トランジスタ
の動作と同様に動作する。
第１３Ａ図の構造体が、代つて“オフ”の状態
に切換えられることが望まれるときは、スイツチ
バー３０は外部接続手段１２に接続され、これに
よりゲート導体１６′を外接接続手段１２、而し
てソース領域１０に接続される。同様にしてスイ
ツチバー３１は、外部接続手段１５而してドレイ
ン領域１３に接続される。この接続関係により、
第１３Ａ図の素子は逆電圧が外部接続手段１５而
してゲート導体１６′に印加されるかあるいは外
部接続手段１２而してゲート導体１６′に印加さ
れるかして“オフ”状態に保たれる。たつた１つ
のゲートのみが逆電圧に接続され、他方のゲート
は上記の印加電圧とは逆極性なので、チヤンネル
はこの他方のゲートの下では完成されず従つて素
子は“オフ”である。
に切換えられることが望まれるときは、スイツチ
バー３０は外部接続手段１２に接続され、これに
よりゲート導体１６′を外接接続手段１２、而し
てソース領域１０に接続される。同様にしてスイ
ツチバー３１は、外部接続手段１５而してドレイ
ン領域１３に接続される。この接続関係により、
第１３Ａ図の素子は逆電圧が外部接続手段１５而
してゲート導体１６′に印加されるかあるいは外
部接続手段１２而してゲート導体１６′に印加さ
れるかして“オフ”状態に保たれる。たつた１つ
のゲートのみが逆電圧に接続され、他方のゲート
は上記の印加電圧とは逆極性なので、チヤンネル
はこの他方のゲートの下では完成されず従つて素
子は“オフ”である。
第１３Ｂ図は第１３Ａ図の素子のシールド電極
２８とゲート導体１６′間およびシールド電極２
９とゲート導体１６″間の破線の相互接続を連続
した構造体で置き換えたものを示す。この構造体
は第１３Ａ図に示す破線の短絡に代つてゲート導
体とこれに対応するシールド電極間の短絡を効果
的に与える。かくして、第１３Ａ図のソース領域
１０に関連するシールドとゲート導体は、第１３
Ｂ図では同一の共通符号１６′，２８で示される。
同様にして、ドレイン領域１３に関連のシールド
とゲート導体の共通符号は１６″，２９である。
２８とゲート導体１６′間およびシールド電極２
９とゲート導体１６″間の破線の相互接続を連続
した構造体で置き換えたものを示す。この構造体
は第１３Ａ図に示す破線の短絡に代つてゲート導
体とこれに対応するシールド電極間の短絡を効果
的に与える。かくして、第１３Ａ図のソース領域
１０に関連するシールドとゲート導体は、第１３
Ｂ図では同一の共通符号１６′，２８で示される。
同様にして、ドレイン領域１３に関連のシールド
とゲート導体の共通符号は１６″，２９である。
第１３Ｂ図の素子を使うと仮定すると、第１３
Ａ図の破線の回路は第１３Ｃ図に示す回路を使う
ことにより一層実用上便利となる。第１３Ａ図の
スイツチングバー３０は、第１３Ｃ図では電界効
果トランジスタ３０′と結合抵抗３０″により与え
られる。同様にして、スイツチングバー３１は電
界効果トランジスタ３１′と結合抵抗３１″により
与えられる。ある場合にはトランジスタスイツチ
ング回路が抵抗３０″および３１″の代りに用いら
れる。
Ａ図の破線の回路は第１３Ｃ図に示す回路を使う
ことにより一層実用上便利となる。第１３Ａ図の
スイツチングバー３０は、第１３Ｃ図では電界効
果トランジスタ３０′と結合抵抗３０″により与え
られる。同様にして、スイツチングバー３１は電
界効果トランジスタ３１′と結合抵抗３１″により
与えられる。ある場合にはトランジスタスイツチ
ング回路が抵抗３０″および３１″の代りに用いら
れる。
抵抗３０″と３１″を有する第１３Ｃ図のものは
第１３Ａ図のスイツチング機能をほぼ果す。この
概略図は第１３Ａ図の破線の回路により遂行され
るスイツチング機能を示すのには十分なものであ
る。
第１３Ａ図のスイツチング機能をほぼ果す。この
概略図は第１３Ａ図の破線の回路により遂行され
るスイツチング機能を示すのには十分なものであ
る。
第１３Ａ，１３Ｂ図においては、破線の構造体
がシールド電極２８，２９の近傍あるいは一体の
シールド−ゲート導体電極１６′，２８および１
６″，２９に直結されて図の極く右端と左端に示
されている。これらの破線の構造体は第１３Ａ，
１３Ｂ図の構造体が、第７，６，２，３Ａ，３Ｂ
又は３Ｃ図に示した如き電界効果素子の断面であ
るとしたときに見える形で示してある。これらの
破線の構造体は同一の目的でまた第１３Ｄ図およ
び第１４，１５図の断面図にみられる構造の中に
も示されている。これら破線の構造体については
これ以上の説明は行わない。
がシールド電極２８，２９の近傍あるいは一体の
シールド−ゲート導体電極１６′，２８および１
６″，２９に直結されて図の極く右端と左端に示
されている。これらの破線の構造体は第１３Ａ，
１３Ｂ図の構造体が、第７，６，２，３Ａ，３Ｂ
又は３Ｃ図に示した如き電界効果素子の断面であ
るとしたときに見える形で示してある。これらの
破線の構造体は同一の目的でまた第１３Ｄ図およ
び第１４，１５図の断面図にみられる構造の中に
も示されている。これら破線の構造体については
これ以上の説明は行わない。
第１３Ａ又は１３Ｂ図の構造は、第１１図又は
第１２図の構造とうまく結合すれば、第１３Ａ図
又は第１３Ｂ図の構造単独のものより一層高い降
伏電圧を得ることができる。第１１図に示す構造
に第１３Ａ図に示す構造を結合させた結果のもの
は第１３Ｄ図に示されている。なお、第１３Ａ又
は１３Ｂ図のどちらかと第１１および１２図との
結合も示し得る。しきい値電圧調節領域は第１３
Ａ，１３Ｂ又は１３Ｄ図のいづれにも示されてい
ないが要すれば素子のしきい値電圧を調整できる
ように設けることができる。
第１２図の構造とうまく結合すれば、第１３Ａ図
又は第１３Ｂ図の構造単独のものより一層高い降
伏電圧を得ることができる。第１１図に示す構造
に第１３Ａ図に示す構造を結合させた結果のもの
は第１３Ｄ図に示されている。なお、第１３Ａ又
は１３Ｂ図のどちらかと第１１および１２図との
結合も示し得る。しきい値電圧調節領域は第１３
Ａ，１３Ｂ又は１３Ｄ図のいづれにも示されてい
ないが要すれば素子のしきい値電圧を調整できる
ように設けることができる。
第１３Ｄ図において、ソースおよびドレイン領
域外の半導体基体２１の不純物の分布、ソースと
ドレイン領域の不純物の分布、半導体基体２１と
ゲート基体１６′，１６″間の絶縁層の厚さおよび
ポリシリコンの外部接続手段１２，１５の不純物
のレベルは、ソースおよびドレイン領域を囲む
pn接合に逆バイアス電圧がかけられたとき雪崩
降伏が起る前にソースやドレイン領域から電荷キ
ヤリアが完全になくなるように決められる。通常
の場合、半導体基体２１の不純物はホウ素原子が
２×1016atoms／cm2の濃度に達するようにされ
る。ポリシリコンがドープされたｎ形導電性のソ
ースおよびドレインの相互接続手段１２，１５は
通常りんが約1018〜1019atoms／cm2になるように
ドープされる。
域外の半導体基体２１の不純物の分布、ソースと
ドレイン領域の不純物の分布、半導体基体２１と
ゲート基体１６′，１６″間の絶縁層の厚さおよび
ポリシリコンの外部接続手段１２，１５の不純物
のレベルは、ソースおよびドレイン領域を囲む
pn接合に逆バイアス電圧がかけられたとき雪崩
降伏が起る前にソースやドレイン領域から電荷キ
ヤリアが完全になくなるように決められる。通常
の場合、半導体基体２１の不純物はホウ素原子が
２×1016atoms／cm2の濃度に達するようにされ
る。ポリシリコンがドープされたｎ形導電性のソ
ースおよびドレインの相互接続手段１２，１５は
通常りんが約1018〜1019atoms／cm2になるように
ドープされる。
また、半導体基体２１でｎ型導電性のソースお
よびドレイン領域１０，１３にドーピングするの
にりん原子が（0.1〜４）×1016atoms／cm2のオー
ダーで用いられる。これはイオン注入法により慎
重に制御された量が与えられ、半導体基体の単位
面積当りの正味の不純物原子の総数が注意深く制
御される。そして上記不純物が注入されるのはソ
ースとドレイン領域と交差する半導体基体の主面
部の下の半導体基体内にである。換言すればイオ
ン注入の正味の不純物量すなわち、半導体基体２
１中における注入深さ全体にわたる濃度の積分を
制御して、ホウ素の不純物原子に対するソース領
域１０又はドレイン領域１３のりん原子の過剰量
を約１×1013atoms／cm2以下の量としなければな
らない。また、この正味量は一般にソースとドレ
イン領域の外の半導体基体２１に現われる不純物
濃度にわたつてもよいし、半導体基体２１の主面
の近傍に設けられるしきい値調節領域にわたつて
もよい。
よびドレイン領域１０，１３にドーピングするの
にりん原子が（0.1〜４）×1016atoms／cm2のオー
ダーで用いられる。これはイオン注入法により慎
重に制御された量が与えられ、半導体基体の単位
面積当りの正味の不純物原子の総数が注意深く制
御される。そして上記不純物が注入されるのはソ
ースとドレイン領域と交差する半導体基体の主面
部の下の半導体基体内にである。換言すればイオ
ン注入の正味の不純物量すなわち、半導体基体２
１中における注入深さ全体にわたる濃度の積分を
制御して、ホウ素の不純物原子に対するソース領
域１０又はドレイン領域１３のりん原子の過剰量
を約１×1013atoms／cm2以下の量としなければな
らない。また、この正味量は一般にソースとドレ
イン領域の外の半導体基体２１に現われる不純物
濃度にわたつてもよいし、半導体基体２１の主面
の近傍に設けられるしきい値調節領域にわたつて
もよい。
また、ゲート導体１６′又は１６″はドープされ
たポリシリコンでも、金属でもよい。結局、ソー
ス領域１０内に生ずる高濃度にドープされた領域
とドレイン領域１３内に生ずる高濃度にドープさ
れた領域とはポリシリコンがドープされた外部接
続手段１２と１５の界面直下にそれぞれある。こ
れらの高濃度にドープされたn+形導電性の領域
の拡がりは通常半導体基体２１の主面下において
0.3ミクロン以下である。
たポリシリコンでも、金属でもよい。結局、ソー
ス領域１０内に生ずる高濃度にドープされた領域
とドレイン領域１３内に生ずる高濃度にドープさ
れた領域とはポリシリコンがドープされた外部接
続手段１２と１５の界面直下にそれぞれある。こ
れらの高濃度にドープされたn+形導電性の領域
の拡がりは通常半導体基体２１の主面下において
0.3ミクロン以下である。
第１３Ｅ図は半導体基体２１にソース領域１０
あるいはドレイン領域１３の部分を作るのに用い
られた不純物量に対してプロツトした素子の降伏
電圧のグラフを示す。そして、上記の部分という
のはそれぞれポリシリコン外部相互接続手段１２
および１５の直下に現われる高濃度にドープされ
た部分を除いた部分をいう。これらの比較的低濃
度にドープされた領域１０と領域１３の部分は導
電性のより低い終端領域と称され、第１３Ｄ図の
ソース領域１０およびドレイン領域１３として動
作する完全な終端領域部分である。下方の曲線は
導電性のより低い終端領域のみのものに対するも
ので、第１３Ａ，１３Ｂ図に示すようなシールド
電極を設けずまた使用しない第１１図または第１
２図に示す構造における不純物対降伏電圧を表わ
す。
あるいはドレイン領域１３の部分を作るのに用い
られた不純物量に対してプロツトした素子の降伏
電圧のグラフを示す。そして、上記の部分という
のはそれぞれポリシリコン外部相互接続手段１２
および１５の直下に現われる高濃度にドープされ
た部分を除いた部分をいう。これらの比較的低濃
度にドープされた領域１０と領域１３の部分は導
電性のより低い終端領域と称され、第１３Ｄ図の
ソース領域１０およびドレイン領域１３として動
作する完全な終端領域部分である。下方の曲線は
導電性のより低い終端領域のみのものに対するも
ので、第１３Ａ，１３Ｂ図に示すようなシールド
電極を設けずまた使用しない第１１図または第１
２図に示す構造における不純物対降伏電圧を表わ
す。
この下方の曲線の形は、次のように説明でき
る。すなわち、不純物量の低い方においては導電
性のより低い領域は半導体基部２１の主たる部分
の一部のように実際上、みえるほど低濃度にドー
プされ、ポリシリコンの外部接続手段の下の高濃
度にドープされたn+領域のみが半導体基体２１
における終端領域として実較的に動作する。かか
る場合の素子はソースおよびドレインとして動作
するn+形の導電性領域を有した通常のMOS電界
効果トランジスタのように見え、低濃度にドープ
された領域は一般的に動作に関与しない。第１３
Ｅ図の下方の曲線の右端の不純物量の高い方では
終端領域の低濃度にドープされた部分においてな
されることになつているドーピング量は通常の
MOS電界効果トランジスタのソースおよびドレ
イン領域とそう変らないので全体のソース領域１
０とドレイン領域１３は、そのようなトランジス
タの通常のソースおよびドレイン領域のように見
える。
る。すなわち、不純物量の低い方においては導電
性のより低い領域は半導体基部２１の主たる部分
の一部のように実際上、みえるほど低濃度にドー
プされ、ポリシリコンの外部接続手段の下の高濃
度にドープされたn+領域のみが半導体基体２１
における終端領域として実較的に動作する。かか
る場合の素子はソースおよびドレインとして動作
するn+形の導電性領域を有した通常のMOS電界
効果トランジスタのように見え、低濃度にドープ
された領域は一般的に動作に関与しない。第１３
Ｅ図の下方の曲線の右端の不純物量の高い方では
終端領域の低濃度にドープされた部分においてな
されることになつているドーピング量は通常の
MOS電界効果トランジスタのソースおよびドレ
イン領域とそう変らないので全体のソース領域１
０とドレイン領域１３は、そのようなトランジス
タの通常のソースおよびドレイン領域のように見
える。
第１３Ｅ図の上方の曲線は少くとも第１３Ｄ図
に示す構造に対し、適切なパラメータが選ばれた
ときは、上述の曲線に対しあらゆる不純物量にお
いて降伏電圧は大とし得る。従つて、第１３Ａ図
又は第１３Ｂ図の構造に第１１図又は第１２図の
いづれかの構造を結合させれば降伏電圧のより高
い様子が得られる。上方の曲線の一般的な形は下
方の曲線の形と同じく説明される。
に示す構造に対し、適切なパラメータが選ばれた
ときは、上述の曲線に対しあらゆる不純物量にお
いて降伏電圧は大とし得る。従つて、第１３Ａ図
又は第１３Ｂ図の構造に第１１図又は第１２図の
いづれかの構造を結合させれば降伏電圧のより高
い様子が得られる。上方の曲線の一般的な形は下
方の曲線の形と同じく説明される。
第１３図に示す構造の他の変形で、多くの同一
の利点が得られるものを第１４図に示す。第１４
Ａ図においては第１３Ａ図が２つの分離ゲート導
体１６′と１６″であるのに対し、たつた１つのゲ
ート導体１６のものである。また、第１３Ａ図が
２つのシールド電極２８と２９であるのに第１４
Ａ図ではたつた１つのシールド電極３４のもので
ある。第１４Ａ図の構造は、第１３図に示す構造
よりはモノリシツク集積回路に容易に作ることが
できる。また、第１３Ａ図の素子を動作させるた
めの破線で示したスイツチング回路の多くは第１
４Ａ図の素子を動作させる上で必要としない。そ
の理由は、ゲート導体１６が全体としてシールド
電極３４と無関係に動作させられるからである。
シールド電極３４は第１４Ａ図に示す素子のしき
い値電圧より大きい正の一定電圧で動作させられ
るが外部接続手段１２又は１５のいづれかにおけ
る“オフ”時の逆バイアス電圧ほど高い電圧で動
作させられる必要はない。
の利点が得られるものを第１４図に示す。第１４
Ａ図においては第１３Ａ図が２つの分離ゲート導
体１６′と１６″であるのに対し、たつた１つのゲ
ート導体１６のものである。また、第１３Ａ図が
２つのシールド電極２８と２９であるのに第１４
Ａ図ではたつた１つのシールド電極３４のもので
ある。第１４Ａ図の構造は、第１３図に示す構造
よりはモノリシツク集積回路に容易に作ることが
できる。また、第１３Ａ図の素子を動作させるた
めの破線で示したスイツチング回路の多くは第１
４Ａ図の素子を動作させる上で必要としない。そ
の理由は、ゲート導体１６が全体としてシールド
電極３４と無関係に動作させられるからである。
シールド電極３４は第１４Ａ図に示す素子のしき
い値電圧より大きい正の一定電圧で動作させられ
るが外部接続手段１２又は１５のいづれかにおけ
る“オフ”時の逆バイアス電圧ほど高い電圧で動
作させられる必要はない。
換言すれば、シールド電極３４は、第１４Ａ図
の素子が“オン”状態が望まれようと“オフ”状
態が望まれようと一定の正の電圧で動作させられ
る。“オン”の時は、シールド電極３４はゲート
電極１６と同じく正の電圧にあり、これらの電極
は共に半導体基体のソース領域１０とドレイン領
域１３間のチヤンネル領域を形成するように動作
するが、ゲート電極１６の方が半導体基体により
近いのでこのチヤンネル領域の形成に対する影響
が大きい。第１４Ａ図の素子造体が“オフ”状態
にあることが望まれるときは、シールド電極３４
は第１３Ａ図のシールド電極２８と２９と全く同
様に動作する。シールド電極３４から発する電界
は、それぞれソース領域１０とドレイン領域１３
の周りのpn接合の半導体基体の主面との交差点
で生ずる電界強度を弱め、これにより、第１４Ａ
図の素子の降伏電圧を高める。また、この目的上
シールド電極３４に印加される電圧は最適値に選
ばれる。なんとなれば、シールド電極３４は第１
３Ａおよび１３Ｂ図のシールド電極２８，２９の
ようにはソース領域１０にもドレイン領域１３に
も接続されないからである。第１３図のこれらの
構造においては、シールド電極２８，２９に印加
される電圧はできるだけ最良の降伏電圧を達成す
るため非常に高くできるし、幾つかの構造におい
ては降伏電圧の増大に役立たせることもできる。
電圧源への接続のための破線の相互接続手段３５
はシールド電極３４に接続されたものが示されて
いる。しかし、勿論だがこの破線の相互接続回路
に関するスイツチング機能は示されていない。
の素子が“オン”状態が望まれようと“オフ”状
態が望まれようと一定の正の電圧で動作させられ
る。“オン”の時は、シールド電極３４はゲート
電極１６と同じく正の電圧にあり、これらの電極
は共に半導体基体のソース領域１０とドレイン領
域１３間のチヤンネル領域を形成するように動作
するが、ゲート電極１６の方が半導体基体により
近いのでこのチヤンネル領域の形成に対する影響
が大きい。第１４Ａ図の素子造体が“オフ”状態
にあることが望まれるときは、シールド電極３４
は第１３Ａ図のシールド電極２８と２９と全く同
様に動作する。シールド電極３４から発する電界
は、それぞれソース領域１０とドレイン領域１３
の周りのpn接合の半導体基体の主面との交差点
で生ずる電界強度を弱め、これにより、第１４Ａ
図の素子の降伏電圧を高める。また、この目的上
シールド電極３４に印加される電圧は最適値に選
ばれる。なんとなれば、シールド電極３４は第１
３Ａおよび１３Ｂ図のシールド電極２８，２９の
ようにはソース領域１０にもドレイン領域１３に
も接続されないからである。第１３図のこれらの
構造においては、シールド電極２８，２９に印加
される電圧はできるだけ最良の降伏電圧を達成す
るため非常に高くできるし、幾つかの構造におい
ては降伏電圧の増大に役立たせることもできる。
電圧源への接続のための破線の相互接続手段３５
はシールド電極３４に接続されたものが示されて
いる。しかし、勿論だがこの破線の相互接続回路
に関するスイツチング機能は示されていない。
また、第１１図又は第１２図に示されている構
造は、第１４Ａ図の構造と効果的に結合し得る。
その結合したものがｐチヤンネル素子で第１４Ｂ
図に示す。この場合、ソース領域１０とドレイン
領域１３以外の半導体基体２１内の不純物分布と
ソース領域１０とドレイン領域１３の低濃度でド
ープされた部分の不純物分布と、ポリシリコンの
外部相互接続手段１２および１５のドーピングレ
ベルと、およびゲート導体１６と半導体基体２１
の主面間の絶縁層の厚さとはソース領域１０又は
ドレイン領域１３からこれらの領域に逆バイアス
電圧がかけられたとき、これらの領域を囲むpn
接合が雪崩降伏を起す前に完全に荷電キヤリアが
なくなるようにすべて選ばれる。第１４Ｂ図の構
造の良好な素子のこれら種々のパラメータの代表
的な値は、第１３Ｄ図の素子のそれと大体同じで
あるが、勿論第１４Ｂ図の素子はｐチヤンネル素
子であり、第１１，１２，１３図のｎチヤンネル
素子とは異なるため不純物の型は逆となつてい
る。このｎチヤンネルからｐチヤンネル素子への
変更は、どちらの型のものも作れるということを
単に示すためのもので、素子の特定の用途によつ
てはある型のものが他方の型より優るということ
があるかもしれない。
造は、第１４Ａ図の構造と効果的に結合し得る。
その結合したものがｐチヤンネル素子で第１４Ｂ
図に示す。この場合、ソース領域１０とドレイン
領域１３以外の半導体基体２１内の不純物分布と
ソース領域１０とドレイン領域１３の低濃度でド
ープされた部分の不純物分布と、ポリシリコンの
外部相互接続手段１２および１５のドーピングレ
ベルと、およびゲート導体１６と半導体基体２１
の主面間の絶縁層の厚さとはソース領域１０又は
ドレイン領域１３からこれらの領域に逆バイアス
電圧がかけられたとき、これらの領域を囲むpn
接合が雪崩降伏を起す前に完全に荷電キヤリアが
なくなるようにすべて選ばれる。第１４Ｂ図の構
造の良好な素子のこれら種々のパラメータの代表
的な値は、第１３Ｄ図の素子のそれと大体同じで
あるが、勿論第１４Ｂ図の素子はｐチヤンネル素
子であり、第１１，１２，１３図のｎチヤンネル
素子とは異なるため不純物の型は逆となつてい
る。このｎチヤンネルからｐチヤンネル素子への
変更は、どちらの型のものも作れるということを
単に示すためのもので、素子の特定の用途によつ
てはある型のものが他方の型より優るということ
があるかもしれない。
第１４Ｃ図に示す他の変形は、第１１図又は第
１２図の構造の一部分のみを変更したもので降伏
電圧の点を向上させたものである。すなわち、ソ
ース領域１０あるいはドレイン領域１３の低濃度
にドープされた部分がそれぞれ外部相互接続手段
１２および１５の下に生ずるp+領域を全体的に
囲むのではなくて（半導体基体２１の主面に沿う
ところを除き）、低濃度にドープされた領域は、
第１４Ｃ図ではP+領域の周りに環状領域として
生じており、この環状下の半導体基体２１の残部
とも接触している。
１２図の構造の一部分のみを変更したもので降伏
電圧の点を向上させたものである。すなわち、ソ
ース領域１０あるいはドレイン領域１３の低濃度
にドープされた部分がそれぞれ外部相互接続手段
１２および１５の下に生ずるp+領域を全体的に
囲むのではなくて（半導体基体２１の主面に沿う
ところを除き）、低濃度にドープされた領域は、
第１４Ｃ図ではP+領域の周りに環状領域として
生じており、この環状下の半導体基体２１の残部
とも接触している。
第１４Ｃ図に示す構造のものは、第１４Ｂ図に
示すものほど降伏電圧は高くないが、第１４Ａ図
に示すものよりは降伏電圧は高い。更に、第１４
Ｃ図に示す構造のものは完全にセルフアライン法
で作ることができ、従つて、半導体基体２１の主
面の占有面積に関する限り、同一の“オン”時の
チヤンネル抵抗の素子を作る必要な面積は、第１
４Ｂ図の場合に比べ小さく、より小さい素子が得
られる。かくして、特定の用途に関連し、第１４
Ｃ図の素子で達成される降伏電圧で十分ならば、
第１４Ｃ図の構造の単一素子又はモノリシツク集
積回路の製造が第１４Ｂ図の構造によるものより
コストは安く、従つてチツプもより小さくてす
む。第１４Ｃ図の構造のものの製法の詳細な説明
は後述する。この場合、不純物の分布や間隔等の
値は代表的な値のものである。
示すものほど降伏電圧は高くないが、第１４Ａ図
に示すものよりは降伏電圧は高い。更に、第１４
Ｃ図に示す構造のものは完全にセルフアライン法
で作ることができ、従つて、半導体基体２１の主
面の占有面積に関する限り、同一の“オン”時の
チヤンネル抵抗の素子を作る必要な面積は、第１
４Ｂ図の場合に比べ小さく、より小さい素子が得
られる。かくして、特定の用途に関連し、第１４
Ｃ図の素子で達成される降伏電圧で十分ならば、
第１４Ｃ図の構造の単一素子又はモノリシツク集
積回路の製造が第１４Ｂ図の構造によるものより
コストは安く、従つてチツプもより小さくてす
む。第１４Ｃ図の構造のものの製法の詳細な説明
は後述する。この場合、不純物の分布や間隔等の
値は代表的な値のものである。
第１４Ｄ図は、第１４Ｂ図又は第１４Ｃ図の構
造のものについて導電性のより低い終端領域の不
純物量に対する素子の降伏電圧をプロツトしたも
のであるが、これら両図の実際の素子のプロツト
された曲線の値はお互いに異なる。導電性のより
低い終端領域のみと記してある最下方の曲線は、
第１１図又は第１２図、すなわち、第１４Ｂ図又
は第１４Ｃ図でシールド電極を設けないものおよ
び使用しないものの場合を示す。最上方の曲線は
第１４Ｂ図または第１４Ｃ図においてこれらの図
のｐチヤンネル素子に対しては適切な極性である
マイナス60Vでシールド電極が動作させられた場
合を表わす。これらの曲線の形は、第１３Ｅ図の
曲線の形のところで説明したのと全く同じ方法で
説明される。
造のものについて導電性のより低い終端領域の不
純物量に対する素子の降伏電圧をプロツトしたも
のであるが、これら両図の実際の素子のプロツト
された曲線の値はお互いに異なる。導電性のより
低い終端領域のみと記してある最下方の曲線は、
第１１図又は第１２図、すなわち、第１４Ｂ図又
は第１４Ｃ図でシールド電極を設けないものおよ
び使用しないものの場合を示す。最上方の曲線は
第１４Ｂ図または第１４Ｃ図においてこれらの図
のｐチヤンネル素子に対しては適切な極性である
マイナス60Vでシールド電極が動作させられた場
合を表わす。これらの曲線の形は、第１３Ｅ図の
曲線の形のところで説明したのと全く同じ方法で
説明される。
第１４Ｄ図に示す真中の曲線は、第１４Ｂ図又
は第１４Ｃ図においてシールド電極３４がゲート
導体１６に又は終端領域を除く半導体基体すなわ
ち、サブストレートに電気的に直接接続された場
合を表わす。シールド電極３４をゲート導体１６
と短絡させると、シールド電極３４がない場合よ
り降伏電圧は高く、しかし、シールド電極３４が
適切な電圧にバイアスされたときに得られる降伏
電圧よりは高くはないが全く有用である。その理
由は、そのための電源が不要で、かかる電源の素
子への又はかかる素子を有するモノリシツク集積
回路チツプへの外部接続手段を設ける必要がない
からである。すなわち、シールド電極３４は素子
のあるいは相互接続を別に必要としない素子を含
むモノリシツク集積回路チツプのゲート導体１６
あるいはサブストレートに電気的に直接接続され
る。
は第１４Ｃ図においてシールド電極３４がゲート
導体１６に又は終端領域を除く半導体基体すなわ
ち、サブストレートに電気的に直接接続された場
合を表わす。シールド電極３４をゲート導体１６
と短絡させると、シールド電極３４がない場合よ
り降伏電圧は高く、しかし、シールド電極３４が
適切な電圧にバイアスされたときに得られる降伏
電圧よりは高くはないが全く有用である。その理
由は、そのための電源が不要で、かかる電源の素
子への又はかかる素子を有するモノリシツク集積
回路チツプへの外部接続手段を設ける必要がない
からである。すなわち、シールド電極３４は素子
のあるいは相互接続を別に必要としない素子を含
むモノリシツク集積回路チツプのゲート導体１６
あるいはサブストレートに電気的に直接接続され
る。
シールド電極３４とゲート導体１６との短絡に
よつて降伏電圧はシールド電極３４がない場合よ
り高くなる。このシールド電極３４がない場合と
いうのは、シールド電極の存在がいかにより高い
降伏電圧を招来するかという今までの説明を考慮
すれば想定できそうにない。上述の説明では、シ
ールド電極にかかる電圧によりシールド電極から
発する電界は、半導体基体２１の主面とソース領
域やドレイン領域との交差する所においてこれら
両領域の各々の周りのpn接合からソース領域あ
るいはドレイン領域の空乏領域の縁部を源とする
電界を駆逐するということを示した。シールド電
極３４がゲート導体１６に短絡されると、シール
ド電極３４に生ずる電圧はほとんどないか全くな
くなると考えられる。その理由は、ゲート導体１
６は素子を“オフ”状態に保つためにゼロ電圧か
ゼロ電圧に近いからである。従つて、シールド電
極３４から発する電界はない。むしろ、ソース領
域１０とドレイン領域１３のいづれに逆バイアス
電圧がかけられるかにより、ソース領域１０とド
レイン領域１５のいづれか一方の空乏層の縁部か
ら発する電界の一部はシールド電極３４で終る。
よつて降伏電圧はシールド電極３４がない場合よ
り高くなる。このシールド電極３４がない場合と
いうのは、シールド電極の存在がいかにより高い
降伏電圧を招来するかという今までの説明を考慮
すれば想定できそうにない。上述の説明では、シ
ールド電極にかかる電圧によりシールド電極から
発する電界は、半導体基体２１の主面とソース領
域やドレイン領域との交差する所においてこれら
両領域の各々の周りのpn接合からソース領域あ
るいはドレイン領域の空乏領域の縁部を源とする
電界を駆逐するということを示した。シールド電
極３４がゲート導体１６に短絡されると、シール
ド電極３４に生ずる電圧はほとんどないか全くな
くなると考えられる。その理由は、ゲート導体１
６は素子を“オフ”状態に保つためにゼロ電圧か
ゼロ電圧に近いからである。従つて、シールド電
極３４から発する電界はない。むしろ、ソース領
域１０とドレイン領域１３のいづれに逆バイアス
電圧がかけられるかにより、ソース領域１０とド
レイン領域１５のいづれか一方の空乏層の縁部か
ら発する電界の一部はシールド電極３４で終る。
実際シールド電極３４がゲート導体１６又はサ
ブストレートに短絡されているとき、逆バイアス
電圧がかかつているソース領域１０とドレイン領
域１３のどちらかを囲むpn接合を横切る電界が
なぜ弱まるのかの説明となる。シールド電極３４
から発する電界はなく半導体基体２１の主面上の
これらのpn接合の交差する所で生ずる電界には
変化はない。むしろ、ソース領域１０又はドレイ
ン領域１３のどちらに逆バイアス電圧がかかつて
も、空乏層の縁部から発する電界はシールド電極
３４で終り、半導体基体２１に生ずる空乏領域部
の電荷やゲート導体１６で終らざるを得ないもの
と対照をなす。かくして、半導体基体２１の電荷
やゲート導体１６で電界の一部が終端しないよう
に転向させることにより、空乏領域の縁部から半
導体基体２１およびゲート導体１６に至る通路に
沿つて存在する所定の逆バイアス電圧に対する電
界はシールド電極がないとした場合に生ずるもの
より小さくなる。結局、この電界がソース領域お
よびドレイン領域の周りのpn接合に降伏を生じ
させてしまう前に、より大きな逆バイアス電圧が
ソース領域１０又はドレイン領域１３の一方の
pn接合に印加できる。また、シールド電極３４
の相対的な位置とソース領域１０あるいはドレイ
ン領域１３の一層低濃度でドープされた部分によ
り降伏電圧を増大する電界の湾曲は小さくなる。
ブストレートに短絡されているとき、逆バイアス
電圧がかかつているソース領域１０とドレイン領
域１３のどちらかを囲むpn接合を横切る電界が
なぜ弱まるのかの説明となる。シールド電極３４
から発する電界はなく半導体基体２１の主面上の
これらのpn接合の交差する所で生ずる電界には
変化はない。むしろ、ソース領域１０又はドレイ
ン領域１３のどちらに逆バイアス電圧がかかつて
も、空乏層の縁部から発する電界はシールド電極
３４で終り、半導体基体２１に生ずる空乏領域部
の電荷やゲート導体１６で終らざるを得ないもの
と対照をなす。かくして、半導体基体２１の電荷
やゲート導体１６で電界の一部が終端しないよう
に転向させることにより、空乏領域の縁部から半
導体基体２１およびゲート導体１６に至る通路に
沿つて存在する所定の逆バイアス電圧に対する電
界はシールド電極がないとした場合に生ずるもの
より小さくなる。結局、この電界がソース領域お
よびドレイン領域の周りのpn接合に降伏を生じ
させてしまう前に、より大きな逆バイアス電圧が
ソース領域１０又はドレイン領域１３の一方の
pn接合に印加できる。また、シールド電極３４
の相対的な位置とソース領域１０あるいはドレイ
ン領域１３の一層低濃度でドープされた部分によ
り降伏電圧を増大する電界の湾曲は小さくなる。
以下に示す３つの利点は、少くともゲート１６
をシールド電極３４に短絡したときに、第１４Ｂ
図又は第１４Ｃ図のいづれかに示す構造のものか
ら得られる。
をシールド電極３４に短絡したときに、第１４Ｂ
図又は第１４Ｃ図のいづれかに示す構造のものか
ら得られる。
利点の第１は、これらいづれかの図の素子が
“オフ”のときサブストレートとゲート導体１
６／シールド電極３４間に発生する電界がないと
いうことである。これはサブストレートとゲート
がほぼ同一電圧にあつて“オフ”状態を生じるの
で本当である。従つて、素子が“オフ”のときサ
ブストレートとゲート間には、フオーラ・ノルド
ハイム トンネル（Fowler−Mordheim
tunnelling）がほとんどない。このフオーラ・ノ
ルドハイムトンネルが生ずると異常な動作結果と
なる。
“オフ”のときサブストレートとゲート導体１
６／シールド電極３４間に発生する電界がないと
いうことである。これはサブストレートとゲート
がほぼ同一電圧にあつて“オフ”状態を生じるの
で本当である。従つて、素子が“オフ”のときサ
ブストレートとゲート間には、フオーラ・ノルド
ハイム トンネル（Fowler−Mordheim
tunnelling）がほとんどない。このフオーラ・ノ
ルドハイムトンネルが生ずると異常な動作結果と
なる。
第２は、シールド電極３４の存在によりソース
領域１０又はドレイン領域１３のいづれかの低濃
度にドープされた部分はこれらの領域と半導体基
体２１間のpn接合に沿つてばかりでなく、半導
体基体２１の主面に沿つてこの主面と、大体平行
な縁部を有する空乏領域を形成させる。結局、半
導体基体２１中への接合に沿う空乏領域は増大す
る電圧に追髄するほど迅速には成長せず、従つて
ゲート導体１６の所定の幅に対する素子のパンチ
スルー電圧はシールド電極３４がない場合のもの
より増大する。
領域１０又はドレイン領域１３のいづれかの低濃
度にドープされた部分はこれらの領域と半導体基
体２１間のpn接合に沿つてばかりでなく、半導
体基体２１の主面に沿つてこの主面と、大体平行
な縁部を有する空乏領域を形成させる。結局、半
導体基体２１中への接合に沿う空乏領域は増大す
る電圧に追髄するほど迅速には成長せず、従つて
ゲート導体１６の所定の幅に対する素子のパンチ
スルー電圧はシールド電極３４がない場合のもの
より増大する。
最後の利点は、降伏電圧を増大する目的で低濃
度にドープされたソース領域１０とドレイン領域
１３の部分と共にシールド電極３４を使用する
と、第１４Ｂ，第１４Ｃ図に示す構造のものの
“オン”時のチヤンネル抵抗をシールド電極３４
がない場合のものより減らせる。その理由は、こ
れらの図のいづれにもみられる素子を“オン”に
切換える目的で、ゲート領域１６にかなりの電圧
を印加するとシールド電極３４にはかなりの電圧
が現われるからである。シールド電極３４にかか
るこの電圧はソース領域１０とドレイン領域１３
の一方又は他方の低濃度にドープされた部分で、
半導体基体２１の主面に生ずるエンハンスメント
を増やし、これにより“オン”時のチヤンネル抵
抗を減らす。
度にドープされたソース領域１０とドレイン領域
１３の部分と共にシールド電極３４を使用する
と、第１４Ｂ，第１４Ｃ図に示す構造のものの
“オン”時のチヤンネル抵抗をシールド電極３４
がない場合のものより減らせる。その理由は、こ
れらの図のいづれにもみられる素子を“オン”に
切換える目的で、ゲート領域１６にかなりの電圧
を印加するとシールド電極３４にはかなりの電圧
が現われるからである。シールド電極３４にかか
るこの電圧はソース領域１０とドレイン領域１３
の一方又は他方の低濃度にドープされた部分で、
半導体基体２１の主面に生ずるエンハンスメント
を増やし、これにより“オン”時のチヤンネル抵
抗を減らす。
第１４Ｂ図又は第１４Ｃ図のシールド電極３４
をゲート導体１６に接続しないで用いた場合は、
電界により誘起される接合降伏の可能性のため欠
点が生ずる。これは、シールド電極３４の縁部の
直下の半導体基体２１内に逆転層を誘起し、か
つ、仮想ソースとして働き比較的低い降伏電圧を
有する鋭いかどを有するシールド電極３４に生ず
る電圧の所為である。しかしながら、適切な形状
のものを選んだり、シールド電極３４に印加する
電圧を限定すればこの欠点が生ずるのを防止でき
る。
をゲート導体１６に接続しないで用いた場合は、
電界により誘起される接合降伏の可能性のため欠
点が生ずる。これは、シールド電極３４の縁部の
直下の半導体基体２１内に逆転層を誘起し、か
つ、仮想ソースとして働き比較的低い降伏電圧を
有する鋭いかどを有するシールド電極３４に生ず
る電圧の所為である。しかしながら、適切な形状
のものを選んだり、シールド電極３４に印加する
電圧を限定すればこの欠点が生ずるのを防止でき
る。
シールド電極３４はゲート導体１６に電気的に
直接接続することが望ましいので、第１４Ｂ、第
１４Ｃ図にこの短絡手段として破線相互接続３６
が示されている。しかしながら、これは個別の外
部接続手段である必要はなく、素子自身あるいは
かかる素子を含むモノリシツク集積回路における
接続手段でもよい。実際、素子はドープされたポ
リシリコン又は金属からなるシールド電極３４と
ゲート導体１６を現実に相接合して個別の相互接
線、それが内部接続であろうと外部接続であろう
と一切必要としない方法で作ることができる。先
に述べたように、シールド電極３４はサブストレ
ート、即ち、半導体基体２１の部分に接続できる
が上述の利点を全て残しながら達成できるという
わけにはいかない。
直接接続することが望ましいので、第１４Ｂ、第
１４Ｃ図にこの短絡手段として破線相互接続３６
が示されている。しかしながら、これは個別の外
部接続手段である必要はなく、素子自身あるいは
かかる素子を含むモノリシツク集積回路における
接続手段でもよい。実際、素子はドープされたポ
リシリコン又は金属からなるシールド電極３４と
ゲート導体１６を現実に相接合して個別の相互接
線、それが内部接続であろうと外部接続であろう
と一切必要としない方法で作ることができる。先
に述べたように、シールド電極３４はサブストレ
ート、即ち、半導体基体２１の部分に接続できる
が上述の利点を全て残しながら達成できるという
わけにはいかない。
第１４Ｂ，１４Ｃ図に示したようなシールド電
極３４とゲート導体１６間の電気的直結を達成す
る別の手段を第１５図に示す。すなわち、シール
ド電極３４とゲート導体１６は第１４Ａ図の構造
に対し、第１５Ａ図に示すような共通の構造のも
のに作ることができる。この共通の構造体には組
符号１６，３４が付されている。同様にして、第
１５Ｂ図は第１４Ｃ図に対応する。
極３４とゲート導体１６間の電気的直結を達成す
る別の手段を第１５図に示す。すなわち、シール
ド電極３４とゲート導体１６は第１４Ａ図の構造
に対し、第１５Ａ図に示すような共通の構造のも
のに作ることができる。この共通の構造体には組
符号１６，３４が付されている。同様にして、第
１５Ｂ図は第１４Ｃ図に対応する。
第１５Ｃ図のものは、第１４Ｂ図に示す構造体
に対応するが低濃度にドープされたソース領域１
０とドレイン領域１３の部分に違いがある。この
違いというのは、ソース領域１０とドレイン領域
１３の各々の低濃度にドープされた部分の底部に
こぶを設けた点である。このこぶは第１５Ｃ図に
示す構造体を作る別の製法により生ずる。この製
法においては、領域１０と１３の各々の低濃度に
ドープされた部分のこぶの所は領域１０と１３の
低濃度にドープされた部分の残部とは別個に作ら
れる。勿論、領域１０と１３の各々の低濃度にド
ープされた部分のこの２つの部分の製造は、第１
４Ｂ図に示す構造の所で述べた。シールド電極３
４の対応する破線の変形部分は、変更し得るとい
うことを示すために第１５Ｃ図に表わしてある。
破線の変形部分は、第１５Ｃ図の構造体の右端お
よび左端に生じているシールド電極部分から盛り
上つたものか反対に下つたものと共に示されてい
る。これらは、前述したように第１５Ｃ図の断面
が先に述べたように複数のソース領域およびドレ
イン領域を有する電界効果素子のほんの一部の場
合にみられる構造を示すように表わされている。
に対応するが低濃度にドープされたソース領域１
０とドレイン領域１３の部分に違いがある。この
違いというのは、ソース領域１０とドレイン領域
１３の各々の低濃度にドープされた部分の底部に
こぶを設けた点である。このこぶは第１５Ｃ図に
示す構造体を作る別の製法により生ずる。この製
法においては、領域１０と１３の各々の低濃度に
ドープされた部分のこぶの所は領域１０と１３の
低濃度にドープされた部分の残部とは別個に作ら
れる。勿論、領域１０と１３の各々の低濃度にド
ープされた部分のこの２つの部分の製造は、第１
４Ｂ図に示す構造の所で述べた。シールド電極３
４の対応する破線の変形部分は、変更し得るとい
うことを示すために第１５Ｃ図に表わしてある。
破線の変形部分は、第１５Ｃ図の構造体の右端お
よび左端に生じているシールド電極部分から盛り
上つたものか反対に下つたものと共に示されてい
る。これらは、前述したように第１５Ｃ図の断面
が先に述べたように複数のソース領域およびドレ
イン領域を有する電界効果素子のほんの一部の場
合にみられる構造を示すように表わされている。
次に、第１６図について述べる。ここには第１
４Ｃ図に示す素子を作る製法の工程結果が示され
る。この工程は半導体基体から始まり、この基体
は一般にシリコンで4ohm−cmの比抵抗を有する
程度にりんがドープされたものである。シリコン
は一般にツオクラルスキー成長（czochralski
grown）によるもので、主面を有し、主面内およ
び主面上に製造工程が施される。この平面は
（100）平面である。この半導体基体を第１６Ａ図
では１１０で示し、ｎ型の導電性のものを示す。
４Ｃ図に示す素子を作る製法の工程結果が示され
る。この工程は半導体基体から始まり、この基体
は一般にシリコンで4ohm−cmの比抵抗を有する
程度にりんがドープされたものである。シリコン
は一般にツオクラルスキー成長（czochralski
grown）によるもので、主面を有し、主面内およ
び主面上に製造工程が施される。この平面は
（100）平面である。この半導体基体を第１６Ａ図
では１１０で示し、ｎ型の導電性のものを示す。
二酸化シリコンの薄層１１１は半導体基体１１
０を975℃の酸素雰囲気に２時間置くことにより
基体の表面に熱的に成長する。これにより薄層は
大体650Åの厚さとなる。次に窒化シリコン１１
２の層が標準化学蒸着法（以下「SCVD」とい
う）により層１１１の表面に付着され、その層の
厚さはおおよそ2000Åである。その後、また
SCVDで層１１２上に大体1000Åの二酸化シリコ
ンの別の層１１３を付着させる。最後にフオトレ
ジスタ層が層１１３上に設けられ、次に、所望の
パターンに開口部がこの層に設けられる。これら
は全て標準法でなされる。
０を975℃の酸素雰囲気に２時間置くことにより
基体の表面に熱的に成長する。これにより薄層は
大体650Åの厚さとなる。次に窒化シリコン１１
２の層が標準化学蒸着法（以下「SCVD」とい
う）により層１１１の表面に付着され、その層の
厚さはおおよそ2000Åである。その後、また
SCVDで層１１２上に大体1000Åの二酸化シリコ
ンの別の層１１３を付着させる。最後にフオトレ
ジスタ層が層１１３上に設けられ、次に、所望の
パターンに開口部がこの層に設けられる。これら
は全て標準法でなされる。
この二酸化フオトレジスト層の配置により二酸
化シリコン層１１３がエツチ液としてバツフア
HFを用いてフオトレジスタ層の開口部を通して
エツチングされる。次にフオトレジストは除去さ
れ、続いてH3PO4を用いる標準のウエツトエツ
チング法を用いて層１１３の開口部を通して窒化
シリコン層１１２をエツチングする。これらの開
口部は分離領域（field region）が形成される所
に当たり、形成される電子素子を互いに分離す
る。これらの分離領域は、素子領域（feature
region）を囲む、かつその素子領域の輪郭を形づ
くり、その中および下に個々の電子素子が作られ
る。
化シリコン層１１３がエツチ液としてバツフア
HFを用いてフオトレジスタ層の開口部を通して
エツチングされる。次にフオトレジストは除去さ
れ、続いてH3PO4を用いる標準のウエツトエツ
チング法を用いて層１１３の開口部を通して窒化
シリコン層１１２をエツチングする。これらの開
口部は分離領域（field region）が形成される所
に当たり、形成される電子素子を互いに分離す
る。これらの分離領域は、素子領域（feature
region）を囲む、かつその素子領域の輪郭を形づ
くり、その中および下に個々の電子素子が作られ
る。
単一のソースおよび単一のドレインのみを有す
るMOS電界効果トランジスタが、第１５Ａ図の
４つの素子領域に形成されているのが示されてい
るが、上述した類の多数のソースおよびドレイン
を有する電界効果素子も同一製法で作れる。
るMOS電界効果トランジスタが、第１５Ａ図の
４つの素子領域に形成されているのが示されてい
るが、上述した類の多数のソースおよびドレイン
を有する電界効果素子も同一製法で作れる。
層１１３と１１２を貫通した分離領域開口部を
設けた後、層１１１の露出した部分とその下のシ
リコンは、120kevのネルギーを有するりんイオ
ンを用いてイオン打込みされる。この打込みは不
純物量1013ions／cm2でなされる。このイオン打込
みは分離領域のしきい値を調整すりのに用いら
れ、しきい値を高くして、隣接する素子領域の隣
接する電子素子間でのMOS電界効果トランジス
タの動作を防止する。イオン打込みにより、半導
体基体１１０の主面下約0.1ミクロンの所にn+型
の導電性領域を作る。
設けた後、層１１１の露出した部分とその下のシ
リコンは、120kevのネルギーを有するりんイオ
ンを用いてイオン打込みされる。この打込みは不
純物量1013ions／cm2でなされる。このイオン打込
みは分離領域のしきい値を調整すりのに用いら
れ、しきい値を高くして、隣接する素子領域の隣
接する電子素子間でのMOS電界効果トランジス
タの動作を防止する。イオン打込みにより、半導
体基体１１０の主面下約0.1ミクロンの所にn+型
の導電性領域を作る。
次に、酸化分離帯（field oxide）１１４を作
るためこの構造体を975℃の酸素雰囲気中に10時
間置く。これにより分離領域は層１１３と１１２
の開口部を通して熱成長によつて酸化される。同
時に分離領域に最初に打込まれたイオンは、拡散
により半導体基体１１０の中に深く浸透する。そ
の結果を第１６Ｂ図に示す。図では分離領域に最
初に打込まれたりんイオンは0.1ミクロンの深さ
まで浸透しそれを番号１１５で示す。
るためこの構造体を975℃の酸素雰囲気中に10時
間置く。これにより分離領域は層１１３と１１２
の開口部を通して熱成長によつて酸化される。同
時に分離領域に最初に打込まれたイオンは、拡散
により半導体基体１１０の中に深く浸透する。そ
の結果を第１６Ｂ図に示す。図では分離領域に最
初に打込まれたりんイオンは0.1ミクロンの深さ
まで浸透しそれを番号１１５で示す。
次にマスクしないで二酸化シリコン層１１３の
残りがバツフアHFを用いて除去される。層１１
３は酸化分離帯１１４より非常に薄く、層１１３
の除去と一緒にエツチングをしても領域１１４は
大して除去されないのでマスクをする必要がな
い。このエツチングをした層１１４を１１４′と
する。全ての窒化シリコン層１１２はH3PO4で
エツチングすることにより除去される。
残りがバツフアHFを用いて除去される。層１１
３は酸化分離帯１１４より非常に薄く、層１１３
の除去と一緒にエツチングをしても領域１１４は
大して除去されないのでマスクをする必要がな
い。このエツチングをした層１１４を１１４′と
する。全ての窒化シリコン層１１２はH3PO4で
エツチングすることにより除去される。
次に選択された開口部を有するフオトレジスト
層は標準法で酸化物層１１１の表面に設けられ
る。これらの開口部は素子領域上に層１１１の開
口部分を露出させるためフオトレジスト層に作ら
れる。素子領域には、デプレツシヨンの素子が形
成されるはずで従つて、デプレツシヨン形の領域
を形成すべくイオン打込みが施されることにな
る。第１６図に示す製造法は、通常のMOS電界
効果トランジスタと高い降伏電圧のMOS電界効
果トランジスタとを作る場合を示す。また、一方
の通常のMOS電界効果トランジスタはエンハン
スメント形で、他方のはデプレツシヨンのもので
ある。高い降伏電圧のMOS電界効果トランジス
タに対するこれらの同一の代替物が示される。
層は標準法で酸化物層１１１の表面に設けられ
る。これらの開口部は素子領域上に層１１１の開
口部分を露出させるためフオトレジスト層に作ら
れる。素子領域には、デプレツシヨンの素子が形
成されるはずで従つて、デプレツシヨン形の領域
を形成すべくイオン打込みが施されることにな
る。第１６図に示す製造法は、通常のMOS電界
効果トランジスタと高い降伏電圧のMOS電界効
果トランジスタとを作る場合を示す。また、一方
の通常のMOS電界効果トランジスタはエンハン
スメント形で、他方のはデプレツシヨンのもので
ある。高い降伏電圧のMOS電界効果トランジス
タに対するこれらの同一の代替物が示される。
層１１１の上のフオトレジストに開口部が作ら
れた後イオン打込みが100Kevのエネルギーを有
し、不純物量が（0.5〜4.0）×1012ions／cm2のホウ
素を用いて行われる。その結果、半導体基体１１
０の主面下の約0.3ミクロンの所にpn接合を有す
るデプレツシヨン形の領域ができる。この結果を
第１６Ｃ図に示す。図においてフオトレジスト層
には番号１１６が付されている。高い降伏電圧の
MOS電界効果トランジスタのデプレツシヨン形
の領域を番号１１７で示し、他方、通常のMOS
電界効果トランジスタのデプレツシヨン形の領域
を１１８で示す。
れた後イオン打込みが100Kevのエネルギーを有
し、不純物量が（0.5〜4.0）×1012ions／cm2のホウ
素を用いて行われる。その結果、半導体基体１１
０の主面下の約0.3ミクロンの所にpn接合を有す
るデプレツシヨン形の領域ができる。この結果を
第１６Ｃ図に示す。図においてフオトレジスト層
には番号１１６が付されている。高い降伏電圧の
MOS電界効果トランジスタのデプレツシヨン形
の領域を番号１１７で示し、他方、通常のMOS
電界効果トランジスタのデプレツシヨン形の領域
を１１８で示す。
デプレツシヨン形の領域のイオン打込み終了
後、フオトレジスト１１６は除かれる。次に素子
は、その構造体を975℃に半時間置くことにより
焼なましされる。その後、二酸化シリコン層１１
１はまたバツフアHFを用いてエツチングで除か
れる。層１１１のエツチングは、酸化分離領域１
１４が比較的厚いのでマスクなしで行われる。エ
ツチングにより酸化分離領域の一部は除去されそ
れを番号１１４″で示す。
後、フオトレジスト１１６は除かれる。次に素子
は、その構造体を975℃に半時間置くことにより
焼なましされる。その後、二酸化シリコン層１１
１はまたバツフアHFを用いてエツチングで除か
れる。層１１１のエツチングは、酸化分離領域１
１４が比較的厚いのでマスクなしで行われる。エ
ツチングにより酸化分離領域の一部は除去されそ
れを番号１１４″で示す。
次に、ゲート酸化物の厚さがその用途に照らし
て作られる素子の設計に従つて選ばれる1000Åと
2500Åの間のある値になるまで構造体を975℃の
４％のHCLを含む酸素雰囲気に置くことにより
ゲート酸化物を熱的成長させる。薄膜抵抗
（sheet resistance）が50オーム／□になるよう
にりんがドープされた5000Åのポリシリコンが
SCVDで付着される。勿論、ドープされないポリ
シリコンを付着し、その後不純物を打ち込んで、
高導電度にすることもできる。ポリシリコンの付
着後、二酸化シリコンがSCVDによつてドープさ
れたポリシリコン上に4000Åの厚さにまで付着さ
れる。最後に、この二酸化シリコンの付着に続い
て標準法により二酸化シリコンの上に所望の開口
部パターンをフオトレジスト層に作る。
て作られる素子の設計に従つて選ばれる1000Åと
2500Åの間のある値になるまで構造体を975℃の
４％のHCLを含む酸素雰囲気に置くことにより
ゲート酸化物を熱的成長させる。薄膜抵抗
（sheet resistance）が50オーム／□になるよう
にりんがドープされた5000Åのポリシリコンが
SCVDで付着される。勿論、ドープされないポリ
シリコンを付着し、その後不純物を打ち込んで、
高導電度にすることもできる。ポリシリコンの付
着後、二酸化シリコンがSCVDによつてドープさ
れたポリシリコン上に4000Åの厚さにまで付着さ
れる。最後に、この二酸化シリコンの付着に続い
て標準法により二酸化シリコンの上に所望の開口
部パターンをフオトレジスト層に作る。
この最後に与えられたフオトレジスト層の開口
部はある位置に設けられ、その位置の下には作ら
れるMOS電界効果トランジスタのポリシリコン
ゲート領域部を設けることが望まれない。ポリシ
リコンの上に設けられた二酸化シリコンはフオト
レジストのこれらの開口部を通してバツフアHF
を用いてエツチングされ、次に標準プラスマエツ
チング法を用いて不要なドープされたポリシリコ
ンは除かれる。このプラスマエツチングの後、エ
ツチ液を用いてフオトレジストを除去する。その
結果を第１６Ｄに示す。図ではドープされたポリ
シリコンを１１９で示し、このポリシリコンは作
られる個々のMOS電界効果トランジスタのゲー
トを作るために残されている。ポリシリコンゲー
トを作るためのマスクとして最初に用いられた残
つている二酸化シリコンを１２０で示す。半導体
基体１１０の主面からゲート１１９を分離するゲ
ート酸化物として用いられる二酸化シリコン層を
１３０で示す。
部はある位置に設けられ、その位置の下には作ら
れるMOS電界効果トランジスタのポリシリコン
ゲート領域部を設けることが望まれない。ポリシ
リコンの上に設けられた二酸化シリコンはフオト
レジストのこれらの開口部を通してバツフアHF
を用いてエツチングされ、次に標準プラスマエツ
チング法を用いて不要なドープされたポリシリコ
ンは除かれる。このプラスマエツチングの後、エ
ツチ液を用いてフオトレジストを除去する。その
結果を第１６Ｄに示す。図ではドープされたポリ
シリコンを１１９で示し、このポリシリコンは作
られる個々のMOS電界効果トランジスタのゲー
トを作るために残されている。ポリシリコンゲー
トを作るためのマスクとして最初に用いられた残
つている二酸化シリコンを１２０で示す。半導体
基体１１０の主面からゲート１１９を分離するゲ
ート酸化物として用いられる二酸化シリコン層を
１３０で示す。
また、第１６Ｄ図に示されているものは低伝導
度の終端領域部、すなわち、低伝導度のソースと
ドレイン領域部を作つた後のもので、それは、
100kevのエネルギーで1012〜1013ions／cm2の不純
物量を用い半導体基体１１０にホウ素イオンを打
ち込んで遂行される。この範囲で用いられる実際
の不純物量は作られる素子の用途による。酸化分
離領域１１４″と酸化シリコンキヤツプ１２０を
有するポリシリコンゲート１１９は打込みマスク
として用いられる。結局、このようにして設けら
れたイオンの打込まれた低伝導度の部分は作られ
る個々のMOS電界効果トランジスタにすでに設
けられている酸化分離帯およびゲートとセルフア
ラインされる。低伝導度のドレインとソース領域
部と半導体基体１１０の他の部との間のpn接合
はこの基体の主面の下に0.3ミクロンまで拡がる。
度の終端領域部、すなわち、低伝導度のソースと
ドレイン領域部を作つた後のもので、それは、
100kevのエネルギーで1012〜1013ions／cm2の不純
物量を用い半導体基体１１０にホウ素イオンを打
ち込んで遂行される。この範囲で用いられる実際
の不純物量は作られる素子の用途による。酸化分
離領域１１４″と酸化シリコンキヤツプ１２０を
有するポリシリコンゲート１１９は打込みマスク
として用いられる。結局、このようにして設けら
れたイオンの打込まれた低伝導度の部分は作られ
る個々のMOS電界効果トランジスタにすでに設
けられている酸化分離帯およびゲートとセルフア
ラインされる。低伝導度のドレインとソース領域
部と半導体基体１１０の他の部との間のpn接合
はこの基体の主面の下に0.3ミクロンまで拡がる。
高い降伏電圧のエンハンスメント形のMOS電
界効果トランジスタの低伝導度のソースおよびド
レイン領域部、すなわち、終端領域を形成するイ
オンの打込まれる領域を１２１と１２２で示す。
高い降伏電圧のデプレツシヨン形のMOS電界効
果トランジスタの低伝導度の終端領域部を形成す
るイオンの打込まれる領域を１２３と１２４で示
す。このトランジスタのイオンの打込まれるデプ
レツシヨン形の領域を１１７′で示す。これは素
子のゲート領域１１９の真下にあるようにかなり
幅が狭められている。
界効果トランジスタの低伝導度のソースおよびド
レイン領域部、すなわち、終端領域を形成するイ
オンの打込まれる領域を１２１と１２２で示す。
高い降伏電圧のデプレツシヨン形のMOS電界効
果トランジスタの低伝導度の終端領域部を形成す
るイオンの打込まれる領域を１２３と１２４で示
す。このトランジスタのイオンの打込まれるデプ
レツシヨン形の領域を１１７′で示す。これは素
子のゲート領域１１９の真下にあるようにかなり
幅が狭められている。
通常のエンハンスメント形のMOS電界効果ト
ランジスタのソースとドレイン領域が生ずる所に
位置した最後のイオン打ち込みが施される領域を
１２５と１２６で示す。最後に、通常のデプレツ
シヨン形のMOS電界効果トランジスタのソース
とドレイン領域が作られる所に位置したイオン打
込みされる領域を１２７と１２８で示す。デプレ
ツシヨン形の領域１１８は通常のデプレツシヨン
形の素子のゲート１１９の真下にあるようにかな
り幅が狭められていることを考慮して１１８′で
示す。
ランジスタのソースとドレイン領域が生ずる所に
位置した最後のイオン打ち込みが施される領域を
１２５と１２６で示す。最後に、通常のデプレツ
シヨン形のMOS電界効果トランジスタのソース
とドレイン領域が作られる所に位置したイオン打
込みされる領域を１２７と１２８で示す。デプレ
ツシヨン形の領域１１８は通常のデプレツシヨン
形の素子のゲート１１９の真下にあるようにかな
り幅が狭められていることを考慮して１１８′で
示す。
次の工程として、二酸化シリコンがポリシリコ
ン１１９でカバーされていない所のゲート酸化物
１３０の上と、ゲートキヤツプ１２０でカバーさ
れていない所のポリシリコンゲート１１９の上お
よびゲートキヤツプ１２０の上に設けられる。
ン１１９でカバーされていない所のゲート酸化物
１３０の上と、ゲートキヤツプ１２０でカバーさ
れていない所のポリシリコンゲート１１９の上お
よびゲートキヤツプ１２０の上に設けられる。
この二酸化シリコンはこの構造体を975℃で４
％のHCLを含む酸素雰囲気中に３時間置くこと
により、半導体基体１１０とゲート１１９の露出
した表面に先ず熱的成長により1600Åの厚さに設
けられる。次にSCVDで１％のりんを含む厚さ
3000Åの二酸化シリコンをこの構造体に付着す
る。この構造配列体は950℃に半時間置かれて、
二酸化シリコンの“密集”が与えられる。結局、
二酸化シリコンはゲート領域１１９の周りに全て
現われ、ゲート酸化物層１３０を含むこのすべて
の酸化物は一般的に１３０′で示す。
％のHCLを含む酸素雰囲気中に３時間置くこと
により、半導体基体１１０とゲート１１９の露出
した表面に先ず熱的成長により1600Åの厚さに設
けられる。次にSCVDで１％のりんを含む厚さ
3000Åの二酸化シリコンをこの構造体に付着す
る。この構造配列体は950℃に半時間置かれて、
二酸化シリコンの“密集”が与えられる。結局、
二酸化シリコンはゲート領域１１９の周りに全て
現われ、ゲート酸化物層１３０を含むこのすべて
の酸化物は一般的に１３０′で示す。
この工程のこの点で、シールド電極は50オー
ム／□の薄膜抵抗を持つと言つてもよい程度まで
りんをドープした厚さ5000Åのポリシリコン層を
SCVDで付着させて設けられる。勿論、後で拡散
又はイオン打込みによりドープし得るドープされ
ていないポリシリコンを付着させてもよい。この
付着の次に、この構造体を975℃の酸素雰囲気に
１時間置くことにより二酸化シリコンがドープさ
れたポリシリコン層の上に0.1ミクロンの厚さに
成長させられる。この二酸化シリコンの付着に続
いて標準法を用いて付着した二酸化シリコンの上
に所望のパターンの開口部を有するフオトレジス
ト層を設ける。これらの開口部はフオトレジスト
層のある位置に設けられる。次にこれらの開口部
の下の半導体基体１１０に不純物を入れると高い
降伏電圧のトランジスタ素子の高伝導度の終端領
域部、すなわち、高伝導度のドレインおよびソー
ス領域部と通常のトランジスタのソースとドレイ
ン領域とが得られる。この高伝導度の終端領域部
は半導体基体１１０の主面からみたとき、全体と
しては終端領域の低伝導度内に位置している。
ム／□の薄膜抵抗を持つと言つてもよい程度まで
りんをドープした厚さ5000Åのポリシリコン層を
SCVDで付着させて設けられる。勿論、後で拡散
又はイオン打込みによりドープし得るドープされ
ていないポリシリコンを付着させてもよい。この
付着の次に、この構造体を975℃の酸素雰囲気に
１時間置くことにより二酸化シリコンがドープさ
れたポリシリコン層の上に0.1ミクロンの厚さに
成長させられる。この二酸化シリコンの付着に続
いて標準法を用いて付着した二酸化シリコンの上
に所望のパターンの開口部を有するフオトレジス
ト層を設ける。これらの開口部はフオトレジスト
層のある位置に設けられる。次にこれらの開口部
の下の半導体基体１１０に不純物を入れると高い
降伏電圧のトランジスタ素子の高伝導度の終端領
域部、すなわち、高伝導度のドレインおよびソー
ス領域部と通常のトランジスタのソースとドレイ
ン領域とが得られる。この高伝導度の終端領域部
は半導体基体１１０の主面からみたとき、全体と
しては終端領域の低伝導度内に位置している。
フオトレジスト層のこれらの開口部の下の二酸
化シリコンはバツフアHFを用いて除かれる。次
にフオトレジストが除かれる。この二酸化シリコ
ンのエツチンングとフオトレジストの除去の後、
二酸化シリコン層の開口部を通してHF／
HNO3／CH3COOHが１：100：110の比で混合し
ている混合液を用いてホトレジスト層のこれら開
口部の下にある最後に付着したトーピングされた
ポリシリコンの二酸化シリコンに同心状の開口部
をエツチングし、続いて他のエツチ液を用いてポ
リシリコン層に同心状の開口部を設ける。シール
ド極として使う目的で設けられるこの第２のポリ
シリコン層は第１６図の右方の２つの素子領域に
作られる通常のMOS電界効果トランジスタに対
しては必要とされない。なんとなればシールド電
極はこのような電子素子では用いられないからで
ある。ホトレジスト層はこのときに除去される。
化シリコンはバツフアHFを用いて除かれる。次
にフオトレジストが除かれる。この二酸化シリコ
ンのエツチンングとフオトレジストの除去の後、
二酸化シリコン層の開口部を通してHF／
HNO3／CH3COOHが１：100：110の比で混合し
ている混合液を用いてホトレジスト層のこれら開
口部の下にある最後に付着したトーピングされた
ポリシリコンの二酸化シリコンに同心状の開口部
をエツチングし、続いて他のエツチ液を用いてポ
リシリコン層に同心状の開口部を設ける。シール
ド極として使う目的で設けられるこの第２のポリ
シリコン層は第１６図の右方の２つの素子領域に
作られる通常のMOS電界効果トランジスタに対
しては必要とされない。なんとなればシールド電
極はこのような電子素子では用いられないからで
ある。ホトレジスト層はこのときに除去される。
これらの工程の結果を第１６Ｅ図に示す。図に
おいてシールド電極のポリシリコン層の残部を１
３１で示す。ポリシリコンのエツチング中マスク
として用いられるこれら残部のシールドポリシリ
コン１３１上の二酸化シリコンのキヤツプを１３
２で示す。
おいてシールド電極のポリシリコン層の残部を１
３１で示す。ポリシリコンのエツチング中マスク
として用いられるこれら残部のシールドポリシリ
コン１３１上の二酸化シリコンのキヤツプを１３
２で示す。
二酸化シリコン層１３２とポリシリコン層１３
１を貫通する開口部を設けた後、二酸化シリコン
層１３０′はバツフアHFを用いかつエツチング
マスクとしてポリシリコンシールド電極１３１と
二酸化シリコンの分離領域１１４″を用いてエツ
チングされる。結局開口部はポリシリコンシール
ド電極１３１に現われる前記開口部の直下の半導
体基体１１０′の主面に達するよう二酸化シリコ
ン層１３０′を貫通して設けられる。開口部はま
た、通常の電界効果トランジスタの素子領域で酸
化分離領域１１４″に隣接したところおよびこれ
らの素子のゲート領域１１９に隣接したところに
生ずる。ゲート領域１１９はその上にある二酸化
シリコンがエツチングで除かれた後エツチングマ
スク部となる。同時に、二酸化シリコンの残物１
３２は酸化分離領域１１４″の部分が除かれるに
つれ全体的に除去される。かくして、低伝導度の
終端領域１２１，１２２，１２３および１２４の
一部が半導体基体１１０の主面に露出する。低伝
導度の領域１２５，１２６，１２７および１２８
の全ては通常のトランジスタのソースとドレイン
が作られる場所に位置し、半導体基体１１０の主
面と交差するのであるが、露出する。酸化分離領
域１１４″は、これらの領域の一部がエツチング
工程で除去されるので１１４で示す。
１を貫通する開口部を設けた後、二酸化シリコン
層１３０′はバツフアHFを用いかつエツチング
マスクとしてポリシリコンシールド電極１３１と
二酸化シリコンの分離領域１１４″を用いてエツ
チングされる。結局開口部はポリシリコンシール
ド電極１３１に現われる前記開口部の直下の半導
体基体１１０′の主面に達するよう二酸化シリコ
ン層１３０′を貫通して設けられる。開口部はま
た、通常の電界効果トランジスタの素子領域で酸
化分離領域１１４″に隣接したところおよびこれ
らの素子のゲート領域１１９に隣接したところに
生ずる。ゲート領域１１９はその上にある二酸化
シリコンがエツチングで除かれた後エツチングマ
スク部となる。同時に、二酸化シリコンの残物１
３２は酸化分離領域１１４″の部分が除かれるに
つれ全体的に除去される。かくして、低伝導度の
終端領域１２１，１２２，１２３および１２４の
一部が半導体基体１１０の主面に露出する。低伝
導度の領域１２５，１２６，１２７および１２８
の全ては通常のトランジスタのソースとドレイン
が作られる場所に位置し、半導体基体１１０の主
面と交差するのであるが、露出する。酸化分離領
域１１４″は、これらの領域の一部がエツチング
工程で除去されるので１１４で示す。
次に高い降伏電圧のMOS電界効果トランジス
タの高伝導度の終端領域部を設けるためおよび通
常のMOS電界効果トランジスタの完全なソース
とドレイン領域を設けるためにイオン打込み工程
が遂行される。100kevのエネルギーを有するホ
ウ素イオンが４×1015ions／cm2の不純物量で打込
まれ、次に素子を950℃で半時間焼きなます。続
いてこの構造体を975℃の酸素雰囲気に１時間半
置いて半導体基体１１０の主面の露出部分の上と
ポリシリコンシールド電極１３１の上に二酸化シ
リコンを厚さ1000Åに熱成長させる。この熱成長
によつて得た酸化物の上に６％のりんを含む二酸
化シリコンをSCVDで6000Åの厚さに付着させ
る。これに続いてイオンが打込まれて設けられた
領域はこの素子を1025℃で2.5時間置くことによ
り半導体基体に深く拡散して行く。この拡散によ
り得たpn接合は半導体基体１１０の主面下で約
1.5ミクロンの深さに達する。先に設けられたデ
プレツシヨン形の領域１１７′と１１８′および先
に設けられた低伝導度の終端領域部１２１，１２
２，１２３および１２４はこの拡散により半導体
基体１１０に深く浸透して行き、半導体基体１１
０の主面下で約0.4ミクロンの深さに達する。
タの高伝導度の終端領域部を設けるためおよび通
常のMOS電界効果トランジスタの完全なソース
とドレイン領域を設けるためにイオン打込み工程
が遂行される。100kevのエネルギーを有するホ
ウ素イオンが４×1015ions／cm2の不純物量で打込
まれ、次に素子を950℃で半時間焼きなます。続
いてこの構造体を975℃の酸素雰囲気に１時間半
置いて半導体基体１１０の主面の露出部分の上と
ポリシリコンシールド電極１３１の上に二酸化シ
リコンを厚さ1000Åに熱成長させる。この熱成長
によつて得た酸化物の上に６％のりんを含む二酸
化シリコンをSCVDで6000Åの厚さに付着させ
る。これに続いてイオンが打込まれて設けられた
領域はこの素子を1025℃で2.5時間置くことによ
り半導体基体に深く拡散して行く。この拡散によ
り得たpn接合は半導体基体１１０の主面下で約
1.5ミクロンの深さに達する。先に設けられたデ
プレツシヨン形の領域１１７′と１１８′および先
に設けられた低伝導度の終端領域部１２１，１２
２，１２３および１２４はこの拡散により半導体
基体１１０に深く浸透して行き、半導体基体１１
０の主面下で約0.4ミクロンの深さに達する。
これらの工程の結果を第１６Ｆ図に示す。酸化
分離領域１１４はこの最後イオン打込み工程
後、ゲート１１９の周りの二酸化シリコン１３
０′の残部が二酸化シリコンに溶け込むように二
酸化シリコンの中に溶け込む。それにも拘わらず
酸化分離領域１１４と二酸化シリコン１３０′
の残部は第１６Ｆ図に破線で示す。この製法の工
程のこの段階で何が起つたのかをわかり易くする
ためである。この最後のイオン打込み工程の後設
けられた二酸化シリコンの新しい層を１３３で示
す。これは溶解した構造体の一般的な表示であ
る。
分離領域１１４はこの最後イオン打込み工程
後、ゲート１１９の周りの二酸化シリコン１３
０′の残部が二酸化シリコンに溶け込むように二
酸化シリコンの中に溶け込む。それにも拘わらず
酸化分離領域１１４と二酸化シリコン１３０′
の残部は第１６Ｆ図に破線で示す。この製法の工
程のこの段階で何が起つたのかをわかり易くする
ためである。この最後のイオン打込み工程の後設
けられた二酸化シリコンの新しい層を１３３で示
す。これは溶解した構造体の一般的な表示であ
る。
高い降伏電圧のハンハンスメント形MOS電界
効果トランジスタの高伝導度の終端領域部すなわ
ち、ドレインとソース領域部を１３４と１３５で
示す。低伝導度の終端領域部は、これら領域の中
央部が領域１３４と１３５の存在によつて変つて
いることを考慮し、かつこれらの低伝導度領域が
達する深さが前より深いので１２１′と１２２′で
示される。
効果トランジスタの高伝導度の終端領域部すなわ
ち、ドレインとソース領域部を１３４と１３５で
示す。低伝導度の終端領域部は、これら領域の中
央部が領域１３４と１３５の存在によつて変つて
いることを考慮し、かつこれらの低伝導度領域が
達する深さが前より深いので１２１′と１２２′で
示される。
高い降伏電圧のデプレツシヨン形MOS電界効
果トランジスタの高伝導度の終端領域部を１３６
と１３７で示す。この素子の低伝導度の終端領域
部は、これら低伝導度の領域の中央部が領域１３
６と１３７の一部になることを考慮し、かつ、こ
れら低伝導度の終端領域部が達する深さが深いの
で、１２３′と１２４′で示す。デプレツシヨン形
の領域はこの領域が半導体基体１１０の深い所ま
で達するので、１１７″で示す。
果トランジスタの高伝導度の終端領域部を１３６
と１３７で示す。この素子の低伝導度の終端領域
部は、これら低伝導度の領域の中央部が領域１３
６と１３７の一部になることを考慮し、かつ、こ
れら低伝導度の終端領域部が達する深さが深いの
で、１２３′と１２４′で示す。デプレツシヨン形
の領域はこの領域が半導体基体１１０の深い所ま
で達するので、１１７″で示す。
通常のエンハンスメント形MOS電界効果トラ
ンジスタの終端領域すなわちドレインとソース領
域をこの領域がＰの伝導度からP-の伝導度に変
ることを考慮して１２５′と１２６′で示す。通常
のデプレツシヨン形MOS電界効果トランジスタ
の終端領域も同じ理由により１２７′と１２８′で
示す。デプレツシヨン形の領域は、この領域が半
導体基体１１０の深い所まで達することを考慮し
て１１８″で示す。
ンジスタの終端領域すなわちドレインとソース領
域をこの領域がＰの伝導度からP-の伝導度に変
ることを考慮して１２５′と１２６′で示す。通常
のデプレツシヨン形MOS電界効果トランジスタ
の終端領域も同じ理由により１２７′と１２８′で
示す。デプレツシヨン形の領域は、この領域が半
導体基体１１０の深い所まで達することを考慮し
て１１８″で示す。
標準法によるこの段階でフオトレジスト層は層
１３３の上に設けられ、層１３３内に設けられる
外部相互接続手段の所望位置に対応してフオトレ
ジスト層の開口部が設けられる。二酸化シリコン
層１３３はフオトレジスト層に設けられた開口部
の下に当る部分がバツフアHFを用いて除去され
る。外部相互接続手段は、ドーピングされたポリ
シリコンでもよいがここでは金属からなるものが
選ばれる。選ばれた金属は銅−アルミニウム合金
で、標準蒸着法を用いて厚さ2.0ミクロンの層と
して付着される。フオトレジスト層はこの金属層
の上に設けられ、金属のいらない位置に開口部が
設けられる。これらは全て標準法でなされる。
H3PO4／HNO3／CH3COOHが50：１：５の比で
混合している混合液がエツチ液としてこれらの位
置にある銅−アルミニウム合金を除くのに用いら
れる。その後、450℃で30分間焼なまし工程が行
われる。最終的には１％のりんを含む二酸化シリ
コンのバツシベーシヨン層がSCVDで素子上に付
着せられる。
１３３の上に設けられ、層１３３内に設けられる
外部相互接続手段の所望位置に対応してフオトレ
ジスト層の開口部が設けられる。二酸化シリコン
層１３３はフオトレジスト層に設けられた開口部
の下に当る部分がバツフアHFを用いて除去され
る。外部相互接続手段は、ドーピングされたポリ
シリコンでもよいがここでは金属からなるものが
選ばれる。選ばれた金属は銅−アルミニウム合金
で、標準蒸着法を用いて厚さ2.0ミクロンの層と
して付着される。フオトレジスト層はこの金属層
の上に設けられ、金属のいらない位置に開口部が
設けられる。これらは全て標準法でなされる。
H3PO4／HNO3／CH3COOHが50：１：５の比で
混合している混合液がエツチ液としてこれらの位
置にある銅−アルミニウム合金を除くのに用いら
れる。その後、450℃で30分間焼なまし工程が行
われる。最終的には１％のりんを含む二酸化シリ
コンのバツシベーシヨン層がSCVDで素子上に付
着せられる。
これらの工程の結果を第１６Ｇ図に示す。二酸
化シリコン層１３３、分離領域１１４△ ＝および残
部１３０′は第１６Ｆ図に一体なものに示され、
上述の如く１３３と一緒である。この一緒になつ
た構造体から外部相互接続手段を設けるために一
部を除去した後のこの構造体を１３３′で示す。
外部相互接続手段を作るための銅−アルミニウム
合金体を第１６Ｇ図では１３８で示す。外部相互
接続体１３８の上と、二酸化シリコン１３３′の
上のバツシベーシヨン層を１３９で示す。
化シリコン層１３３、分離領域１１４△ ＝および残
部１３０′は第１６Ｆ図に一体なものに示され、
上述の如く１３３と一緒である。この一緒になつ
た構造体から外部相互接続手段を設けるために一
部を除去した後のこの構造体を１３３′で示す。
外部相互接続手段を作るための銅−アルミニウム
合金体を第１６Ｇ図では１３８で示す。外部相互
接続体１３８の上と、二酸化シリコン１３３′の
上のバツシベーシヨン層を１３９で示す。
第１６Ｇ図に示す結果は、１つのモノリシツク
集積回路チツプにエンハンスメント形およびデプ
レツシヨン形の高い降伏電圧のMOS電界効果素
子と、エンハンスメント形およびデプレツシヨン
形の通常のMOS電界効果素子とをどのようにし
て同時に作り得るかを示したものである。
集積回路チツプにエンハンスメント形およびデプ
レツシヨン形の高い降伏電圧のMOS電界効果素
子と、エンハンスメント形およびデプレツシヨン
形の通常のMOS電界効果素子とをどのようにし
て同時に作り得るかを示したものである。
上述したように、高い降伏電圧のMOS電界効
果トランジスタが作られる素子領域における終端
領域すなわち、ソースとドレイン領域を幾つかの
素子の横断面図で示した。
果トランジスタが作られる素子領域における終端
領域すなわち、ソースとドレイン領域を幾つかの
素子の横断面図で示した。
上述の製法により作られる比較的高い降伏電圧
素子は、エンハンスメント形であろうと、デプレ
ツシヨン形であろうと、40Vから100Vの降伏電
圧を持ち得る。他方、通常の素子は30V以下の降
伏電圧を有する。ｐチヤンネル素子の製法でｎチ
ヤンネル素子も作れる。
素子は、エンハンスメント形であろうと、デプレ
ツシヨン形であろうと、40Vから100Vの降伏電
圧を持ち得る。他方、通常の素子は30V以下の降
伏電圧を有する。ｐチヤンネル素子の製法でｎチ
ヤンネル素子も作れる。
第１Ａ，１Ｂ，１Ｃ，２図は、従来の電界効果
トランジスタのソース・ドレイン・ゲートの幾何
学的配置を示す図、第３Ａ，３Ｂ，３Ｃ図は、
種々の電界効果トランジスタのソース・ドレイ
ン・ゲートの幾何学的配置を示す図、第４図は導
通時チヤンネル抵抗値・素子面積の積とチヤンネ
ルの長さとの関係を３種類の電界効果トランジス
タのソース・ドレイン・ゲートの幾何学的配置に
ついて示すグラフ、第５図は、３種類の電界効果
トランジスタのソース・ドレイン・ゲートの配置
の評価した相対コストを示すグラフ、第６図は、
電界効果トランジスタ素子を示し、第７図は、第
６図のトランジスタの一部を示し、第８図は、第
７図のトランジスタの別の実施例の一部の横断面
図、第９図は、第７図のトランジスタの別の実施
例の一部の横断面図、第１０図は、高い逆バイア
ス電圧に耐え得るトランジスタの別の実施例の一
部の横断面図、第１１，１２，１３Ａ，１３Ｂ，
１３Ｄ図は、それぞれ高い逆バイアス電圧に耐え
得るトランジスタの更に他の実施例の一部の横断
面図、第１３Ｃ図は、第１３Ｂ図の素子の動作を
説明するための部分回路図、第１３Ｅ図は素子間
の特性を比較したグラフ、第１４Ａ，１４Ｂ，１
４Ｃ，１５Ａ，１５Ｂ，１５Ｃ図は高い逆バイア
ス電圧に耐え得るトランジスタの他の実施例の一
部の横断面図、第１４Ｄ図は素子間の特性を比較
したグラフ、第１６Ａ〜１６Ｇ図は第１４Ｃ図に
示す種類のトランジスタの製造法における工程を
示すものである。 １０……ソース、１２……ソース相互接続要
素、１３……ドレイン、１５……ドレイン相互接
続要素、１６……ゲート、１７……ゲート接続開
口部、１９……絶縁層、２０……パツシベーシヨ
ン層、２１……半導体基体、２８，２９……シー
ルド電極。
トランジスタのソース・ドレイン・ゲートの幾何
学的配置を示す図、第３Ａ，３Ｂ，３Ｃ図は、
種々の電界効果トランジスタのソース・ドレイ
ン・ゲートの幾何学的配置を示す図、第４図は導
通時チヤンネル抵抗値・素子面積の積とチヤンネ
ルの長さとの関係を３種類の電界効果トランジス
タのソース・ドレイン・ゲートの幾何学的配置に
ついて示すグラフ、第５図は、３種類の電界効果
トランジスタのソース・ドレイン・ゲートの配置
の評価した相対コストを示すグラフ、第６図は、
電界効果トランジスタ素子を示し、第７図は、第
６図のトランジスタの一部を示し、第８図は、第
７図のトランジスタの別の実施例の一部の横断面
図、第９図は、第７図のトランジスタの別の実施
例の一部の横断面図、第１０図は、高い逆バイア
ス電圧に耐え得るトランジスタの別の実施例の一
部の横断面図、第１１，１２，１３Ａ，１３Ｂ，
１３Ｄ図は、それぞれ高い逆バイアス電圧に耐え
得るトランジスタの更に他の実施例の一部の横断
面図、第１３Ｃ図は、第１３Ｂ図の素子の動作を
説明するための部分回路図、第１３Ｅ図は素子間
の特性を比較したグラフ、第１４Ａ，１４Ｂ，１
４Ｃ，１５Ａ，１５Ｂ，１５Ｃ図は高い逆バイア
ス電圧に耐え得るトランジスタの他の実施例の一
部の横断面図、第１４Ｄ図は素子間の特性を比較
したグラフ、第１６Ａ〜１６Ｇ図は第１４Ｃ図に
示す種類のトランジスタの製造法における工程を
示すものである。 １０……ソース、１２……ソース相互接続要
素、１３……ドレイン、１５……ドレイン相互接
続要素、１６……ゲート、１７……ゲート接続開
口部、１９……絶縁層、２０……パツシベーシヨ
ン層、２１……半導体基体、２８，２９……シー
ルド電極。
Claims (1)
- 【特許請求の範囲】 １ ソースとドレインとゲートならびにチヤンネ
ルを有し、非導通状態時に前記ドレインと前記ネ
ヤンネルとの間および前記ドレインと前記ソース
との間の比較的高い電圧に耐えることができる電
界効果トランジスタが複数個、主面を有する半導
体基板に設けられてなる半導体装置であつて、 前記電界効果トランジスタは、それぞれ第１の
導電形のチヤンネル領域と、第２の導電形のドレ
イン領域と、前記第２の導電形のソース領域と、
ゲート導電要素と、シールド導電要素と、前記ド
レイン領域に電気的に接触するドレイン領域相互
接続要素と、前記ソース領域に電気的に接触する
ソース領域相互接続要素とを備え、 前記チヤンネル領域は、前記半導体基板の主面
と交差し、表面網状部を形成するとともに、前記
第１の導電形となるように第１の不純物分布を有
し、 前記第２の導電形のドレイン領域は、前記半導
体基板の主面と交差し、三角形表面部分を形成す
るとともに、ドレイン領域と前記チヤンネル領域
とを分離するドレインpn接合と、前記第２の導
電形となるように第２の不純物分布を有し、 前記第２の導電形のソース領域は、前記半導体
基板の主面と交差し、三角形表面部分を形成する
とともに、ソース領域と前記チヤンネル領域とを
分離するソースpn接合と、前記第２の導電形と
なるように第２の不純物分布を有し、 前記ゲート導電要素は、第１の厚さの第１の絶
縁層により前記チヤンネル領域から離隔し、か
つ、前記第１の絶縁層を隔ててチヤンネル領域の
向かいに配置され、 前記シールド導電要素は、第１の厚さより厚い
第２の厚さの第２の絶縁層により前記ドレイン領
域およびソース領域から離隔し、かつ、前記第２
の絶縁層を隔てて、前記ドレインおよびソースの
pn接合のほぼ全部の向かいに配置され、 前記ドレイン領域およびソース領域の各三角形
表面部分は主面において、前記チヤンネル領域の
表面網状部によつて分離され、各三角形表面部分
は、それらの表面部分の境界として機能する外側
縁部を有し、上記ドレイン領域の三角形表面部分
の外側縁部とソース領域の三角形表面部分の外側
縁部は、上記表面網状部の幅だけ隔てて隣合い、 前記ドレイン領域とソース領域は、前記ゲート
導電要素に関し、断面形状が実質的に対称である
ことを特徴とする半導体装置。 ２ ソースとドレインとゲートならびにチヤンネ
ルを有し、非導通状態時に前記ドレインと前記チ
ヤンネルとの間および前記ドレインと前記ソース
との間の比較的高い電圧に耐えることができる電
界効果トランジスタが複数個、主面を有する半導
体基板に設けられてなる半導体装置であつて、 前記電界効果トランジスタは、それぞれ第１の
導電形のチヤンネル領域と、第２の導電形のドレ
イン領域と、前記第２の導電形のソース領域と、
ゲート導電要素と、シールド導電要素と、前記ド
レイン領域に電気的に接触するドレイン領域相互
接続要素と、前記ソース領域に電気的に接触する
ソース領域相互接続要素とを備え、 前記チヤンネル領域は、前記第１の導電形とな
ように第１の不純物分布を有し、 前記第２の導電形のドレイン領域は、ドレイン
領域と前記チヤンネル領域とを分離するドレイン
pn接合と、前記第２の導電形となるように第２
の不純物分布を有し、 前記第２の導電形のソース領域は、ソース領域
と前記チヤンネル領域とを分離するソースpn接
合と、前記第２の導電形となるように第２の不純
物分布を有し、 前記ゲート導電要素は、第１の厚さの第１の絶
縁層により前記チヤンネル領域から離隔し、か
つ、前記第１の絶縁層を隔ててチヤンネル領域の
向かいに配置され、 前記シールド導電要素は、第１の厚さより厚い
第２の厚さの第２の絶縁層により前記ドレイン領
域およびソース領域から離隔し、かつ、前記第２
の絶縁層を隔てて、前記ドレインおよびソースの
pn接合のほぼ全部の向かいに配置され、 前記ドレイン領域およびソース領域は、前記半
導体基板の主面と交差し、そのいずれか一方は、
三角形表面部分を形成し、他方は、表面網状部を
形成し、 前記チヤンネル領域は、前記半導体基板の主面
において、前記各三角形表面部分の全周囲を包囲
して、より大きな三角形表面部分を形成し、 より大きな三角形表面部分は、表面部分の境界
として機能する外側縁部を有するとともに、これ
らのより大きな三角形表面部分同士は、前記表面
網状部によつて分離され、外側縁部は、この表面
網状部の幅だけ隔てて向かい合い、 前記ドレイン領域とソース領域は、前記ゲート
導電要素に関し、断面形状が実質的に対称である
ことを特徴とする半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2484079A | 1979-03-28 | 1979-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55132054A JPS55132054A (en) | 1980-10-14 |
| JPH0332234B2 true JPH0332234B2 (ja) | 1991-05-10 |
Family
ID=21822678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4112580A Granted JPS55132054A (en) | 1979-03-28 | 1980-03-28 | Semiconductor device and method of fabricating same |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS55132054A (ja) |
| CA (1) | CA1142271A (ja) |
| DE (1) | DE3011778A1 (ja) |
| FR (1) | FR2452789A1 (ja) |
| GB (1) | GB2045525A (ja) |
Families Citing this family (15)
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|---|---|---|---|---|
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-
1980
- 1980-03-07 CA CA000347291A patent/CA1142271A/en not_active Expired
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- 1980-03-27 DE DE19803011778 patent/DE3011778A1/de not_active Withdrawn
- 1980-03-28 FR FR8007109A patent/FR2452789A1/fr not_active Withdrawn
- 1980-03-28 JP JP4112580A patent/JPS55132054A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
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| FR2452789A1 (fr) | 1980-10-24 |
| GB2045525A (en) | 1980-10-29 |
| JPS55132054A (en) | 1980-10-14 |
| DE3011778A1 (de) | 1980-10-09 |
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