JPH0332246B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は広義にはFET回路、具体的にはFET2
進カウンタ回路の改良に関する。

Ｂ 開示の概要 本発明に従い第１段を最下位ビツトとして、Ｍ
個の昇順２値段を有するＭビツト２進カウンタが
与えられる。最下位ビツト段より上の各段は次値
解読器を有する。この解読器は最小の信号遅延で
下位のキヤリ（桁上げ）ビツトの上位の段に与え
る効果を決定する機能を有する。解読器は転送ゲ
ート構造に自然閾値FET装置を使用して論理
AND機能を遂行し、上位の段のためのキヤリ状
態を解読する際のゲートの遅延が最小になる。選
択的なアツプ・カウントもしくはダウン・カウン
ト機能も与えられる。

Ｃ 従来技術 同期２進カウンタは入力クロツク信号の存在と
下位ビツトの状態とを組合せて特定の位置のビツ
トを変更しなければならないかどうかを決定する
論理解読機能を上位の位置に与えて、下位の位置
から上位の位置へキヤリ・ビツトが波及するのを
避けている。従来の同期カウンタは米国特許第
3992635号、第3943378号及び第3657557号に説明
されているものを含む。これ等の従来の同期カウ
ンタは高位キヤリ・ビツトの必要を予測する機能
を有するが、これ等の回路の遅延のために高速度
カウントの応用には適していない。

以下の説明のために、いくつかの用語を定義
し、適切な略語を与える。以下の実施例ではＮチ
ヤンネル電界効果トランジスタ回路技法を使用す
る。略語NFETはＮチヤンネル電界効果トラン
ジスタ装置をさす。この様な装置は一般にＰ導電
型ケイ素基板の表面にＮ導電型のソース拡散領域
及びＮ導電型のドレイン拡散領域を形成するによ
つて製造されている。ソース及びドレイン領域を
分離する基板のチヤンネル領域はゲート絶縁層及
びゲート電極によつて覆われている。エンハンス
メント・モードNFETはソース及びドレイン間
で通常は非導通状態にあるが、ソース電極の電位
に関して正の電位をゲート電極に印加する事によ
つて導通状態にスイツチ出来る。デプレツシヨ
ン・モードNFETはソース及びドレイン間で通
常導通しているが、ソースの電位に関してゲート
電極に負の電位を印加する事によつて非導通状態
にスイツチ出来る。

FET装置の閾値はイオン注入もしくは他の良
く知られている技法によつて調節出来るので
FET装置のゲートとソース間の電位差はエンハ
ンスメント・モードFETの場合にはより正に、
デプレツシヨン・モードFETの場合にはより負
にする事が出来る。もしFET装置の閾値電圧を
選択的に調節して、装置のゲートとソース間に電
位差がなくても導通を開始出来るならば、この様
な装置は０閾値もしくは自然閾値FET装置と呼
ぶ。

FET装置のドレインからソースに電流が流れ
ると、ソースの電位はドレインの電位とくらべて
閾値電圧に略等しい分だけ減少する。従つて代表
的な閾値電圧が＋1Vであるエンハンスメントモ
ードFET装置の場合には、正電位のドレインか
らより正でない電位のソースに正の電流が流れる
時は、ソースの電位はドレインの電位よりも略１
ボルト分減少する。これに対して０閾値即ち自然
閾値FET装置の場合には、正の電流がドレイン
からソースに流れても、ソースの電位の減少はな
い。

従来の大規模集積回路及び超大規模集積回路の
場合には、相継ぐ論理素子もしくはラツチ間に位
置する組合せ論理回路が埋没しているためにテス
トが困難である。従来、埋没している組合せ論理
回路をテストするためにレベル感知走査設計
（LSSD）が開発された。この技法は入力ラツチ
段に２値ビツト・テスト・パターンを順次選択的
に送り込み、送り込んだデータを１サイクルだけ
組合せ論理回路を通してクロツクと同調して転送
し、組合せ論理回路の出力に接続した出力ラツチ
段からの２値ビツトを取出す事によつている。こ
の技術の詳細は米国特許第3761695号、第3783254
号及び第3806891号に開示されている。

しばしば２値論理変数及び補数２値論理変数に
ついて述べる必要がある。２値論理変数のあとに
つけた“＊”記号はその変数の２値補数を示す。
正論理規約を使用してより正の電位は２進値１で
表わし、より正でない電位は２進値０を表わすも
のとする。

Ｄ 発明が解決しようとする問題点 本発明の目的は改良２進カウンタを与える事に
ある。

本発明に従えば同期２進カウンタが与えられ
る。

本発明に従えば従来よりも高速に動作可能な改
良同期２進カウンタが与えられる。

Ｅ 問題点を解決するための手段 本発明に従い第１段を最下位ビツトとして、Ｍ
個の昇順２値段を有するＭビツト２進カウンタが
与えられる。最下位ビツト段より上の各段は次値
解読器を有する。この解読器は最小の信号遅延で
下位のキヤリ・ビツトの上位段に対する効果を決
定する機能を有する。解読器は転送ゲート構造に
自然閾値FET装置を使用して論理AND機能を遂
行する機能を有し、上位の段のためのキヤリ状態
を解読する際のゲートの遅延を最小にする。次値
解読器の主要素子については第Ｎ＋１番の解読器
に関して説明する（ここでＮは０より大きいＭ未
満の整数である）。

解読器はカウントすべきパルスが与えられるシ
ステム入力に接続した第１の入力及び第２の入力
及び出力を有する第１のANDゲートを含む。第
１のANDゲートはゲートをシステム入力に接続
し、ソース−ドレイン路を第２の入力と出力間に
接続した自然閾値FET装置である。ANDゲート
として自然閾値FET装置を使用する事によつて、
電圧振幅を減衰する事なく又従来の反転器型
ANDゲートに見られた遅延がなくて、ソース−
ドレイン路に沿つて信号波形を伝搬する事が出来
る。

さらに解読器は第Ｎ＋１段の現在の２進値を記
憶するため第１のANDゲートに接続入力並びに
真数出力Ｑ（Ｎ＋１）及び補数出力Q^*（Ｎ＋１）
を有するラツチを含む。このラツチは縁トリガ・
ラツチもしくはマスタースレーブ・ラツチでよ
い。

さらに解読器はラツチの真数出力Ｑ（Ｎ＋１）
に接続した第１の入力及び第２の入力並びに第１
のANDゲートの第２の入力に接続した出力を有
する第２のANDゲートを含む。第２のANDゲー
トは、ゲートをラツチの真数出力Ｑ（Ｎ＋１）に
接続し、そのソース−ドレイン路をその第２の入
力と出力間に接続した自然閾値FET装置である。
ANDゲートとして自然閾値FET装置を使用する
と、電圧振幅の減衰なく、通常の反転型ANDゲ
ートに見られる遅延なく、ソース−ドレイン路に
沿つて信号波形を伝搬する事が出来る。

さらに解読器はラツチの補数出力Q^*（Ｎ＋１）
に接続した第１の入力及び第２の入力並びに第１
のANDゲートの第２の入力に接続した出力を有
する第３のANDゲートを含む。第３のANDゲー
トは、ゲートをラツチの補数出力Q^*（Ｎ＋１）に
接続し、そのソース−ドレイン路を第２の入力と
出力間に接続した自然閾値FET装置である。
ANDゲートとして自然閾値FET装置を使用する
事によつて電圧振幅の減衰なく又通常の反転器型
ANDゲートに見られる遅延なく、ソース−ドレ
イン路に沿う信号波形の伝搬を行う事が出来る。

解読器は又第３のANDゲートの第２の入力に
接続した出力及びＮ個の入力を有するNORゲー
トを含む。入力の各々は第Ｎ＋１段のラツチと同
じ、Ｎ個の下位段の対応する第ｉ番目ラツチの補
数出力Q^*(i)に接続されている。NORゲートには
Ｎ個の下位段からの入力に応答して出力を充電も
しくは放電する必要から起る信号の遅延がある。
しかしながらラツチの補数出力Q^*（Ｎ＋１）の２
値状態にはこの様な遅延はない。自然閾値FET
装置のソース−ドレイン路のキヤパシタンスはそ
のゲート電極のキヤパシタンスより小さい。この
現象が第３のANDゲートの接続に有利に取入れ
られる。即ち低キヤパシタンスのソース−ドレイ
ン路はNORゲートの遅延する出力に接続され、
高キヤパシタンス・ゲートはラツチからの遅延の
少い出力Q^*（Ｎ＋１）に接続される。この様にし
てNORゲートからの信号とラツチからの信号は
時間的に並進し、次値解読器の高速動作に寄与す
る。

解読器は又第２のANDゲートの第２の入力に
接続した出力及びＮ個の入力を有するORゲート
を含む。入力の各々は第Ｎ＋１番目の段中のラツ
チと同じ、Ｎ個の下位段の各々の中の対応する第
ｉ番目のラツチの補数出力Q^*(i)に夫々接続され
ている。Ｎ個の下位段からの入力に応答して出力
を充放電する必要による信号の遅延がある。しか
しながら、ラツチの真数出力Ｑ（Ｎ＋１）の２進
状態にはこの種の遅延はない。自然閾値FETの
ソース−ドレイン路のキヤパシタンスはそのゲー
ト電極のキヤパシタンスよりも小さい。この現象
は第２のANDゲートの接続に有利に取入れられ
る。即ち低キヤパシタンスのソース−ドレイン路
がORゲートの遅延する出力に接続され、高キヤ
パシタンスのゲートがラツチからの遅延の少ない
真数出力に接続される。この様にしてORゲート
とラツチからの信号は時間的に並進する様にな
り、次値解読器の高速動作に寄与する。

この様にして、下位のキヤリ・ビツトの高位段
に対する効果が最小の信号遅延で急速に解読出来
る。

追加の機能としてNORゲートはさらに正の基
準電位及びNORゲートの出力間に接続した第１
のデプレツシヨン・モードFET負荷装置を含む。
さらにNORゲートはＮ個のエンハンスメント・
モードFET装置を含む。このFET装置の各々は
そのソース−ドレイン路がNORゲートの出力と
大地間に接続され、ゲートはＮ個の下位段の各々
の中の、第Ｎ＋１段中のラツチと同じ対応する第
ｉ番目のラツチの補数出力Q^*(i)に接続されてい
る。

この様な回路によつてカウンタ中の下位段と上
位段間に最小の信号路が与えられ、より高速なカ
ウント動作が可能になる。

Ｆ 実施例 第１の段を最下位のビツトとしてＭ個の昇順の
２値段を有するＭビツト２進カウンタが第２図に
示されている。第２図ではＭは４である。本発明
に従い、最下位ビツト段より上位の各段は下位の
キヤリ・ビツトの上位段に対する効果を最小の信
号遅延で決定する機能を有する次値解読器を有す
る。第１図は次値解読器１００Ｃの論理ブロツク
図を示す。第２図には３つの次値解読器１００
Ｂ，１００Ｃ及び１００Ｄが示されている。第１
図に示された解読器１００Ｃの構造及び動作は解
読器１００Ｂ及び１００Ｄのそれと同じである。
第１図の１００Ｃの如き次値解読器は第１図のカ
ウンタの最下位ビツトより上の各段に含まれる。

次値解読器の主要素子について第Ｎ＋１段の解
読器１００Ｃの場合に説明する（ここでＮは０よ
り大きくＭ未満の整数である）。次値解読器１０
０Ｃは第２図のカウンタ中の最下位から３番目の
Ｃビツトに対応する。解読器１００Ｃ中の素子の
番号のすべてには添字Ｃが付けられている。解読
器１００Ｂ及び１００Ｄの構造体中の対応する素
子は解読器１００Ｃの構造体と同じであり、参照
する時は夫々添字ＢもしくはＤを付ける。第２図
の最下位ビツト段はこの段によつて発生されるＡ
ビツトに対応して添字Ａを有する。

第１図はカウントすべきパルスを受取るシステ
ム入力１１０に接続した第１の入力、第２の入力
（ORゲート１１４Ｃからの）及び出力１０２Ｃ
を有する第１のANDゲート１１２Ｃを含む解読
器１００Ｃを示す。カウントすべき正のパルスの
系列を受取るシステム入力１００上のパルスは第
２図のカウンタの夫々の段Ｎ−１乃至Ｎ＋２にお
ける対応するANDゲート１１２Ａ，１１２Ｂ，
１１２Ｃ及び１１２Ｄに印加される。

第３図の回路図は第１のANDゲート１１２Ｃ
が自然閾値FET装置１１２′Ｃより成り、この
FETのゲートがシステム入力１１０に、そのソ
ース−ドレイン路が第２の入力（ORゲート１１
４Ｃの出力）と出力１０２Ｃ間に接続されている
事を示している。ANDゲートとして自然閾値
FET装置を使用する事によつて、信号波形は電
圧振幅が減衰する事なく、又通常の反転型AND
ゲートに見られる遅延がなくてソース−ドレイン
路に沿つて伝搬出来る。

第１図及び第３図は第１のANDゲート１１２
Ｃの出力１０２Ｃに接続した入力Ｄ、真数出力Ｑ
（Ｎ＋１）１０６Ｃ及び補数出力Q^*（Ｎ＋１）１
０８Ｃを有するラツチ１０４Ｃを示している。こ
のラツチは第Ｎ＋１段の現在の２値状態を記憶す
る。ラツチは縁トリガ・ラツチもしくはマスター
スレーブ・ラツチでよい。

ラツチ１０４Ｃ中に記憶した現在の２値状態は
カウンタの第Ｎ＋１段のビツトＣに対する現在の
２値を表わす。この２値状態に関する情報を上位
段等に与えて、各段の入力１１０にカウントすべ
き入力パルスが次に発生した時に、各上位段が必
要ならば、夫々の２値状態を変更するのに備えな
ければならない。この動作はＮ＋１中のラツチ１
０４Ｃから真数値Ｑ（Ｎ＋１）もしくは補数値Q^*
（Ｎ＋１）のいずれかを線１３４Ｃを介してカウ
ンタ中のＮ＋１より高いすべての段に通過させる
事によつて達成される。第２図のカウンタをダウ
ン・カウンタとして降順でカウントさせたい場合
には、線１３４Ｃ上の出力は真値Ｑ（Ｎ＋１）で
ある。第２図のカウンタをアツプ・カウンタとし
て昇順にカウントさせたい時には、線１３４Ｃ上
に出力されるのは補数値Q^*（Ｎ＋１）である。

次値解読器１００Ｃの動作の説明を簡単にする
ために、第１図ではアツプ・カウンタを示す。図
では端子１３２Ｃと線１３４Ｃ間に短絡接続線１
３６Ｃを与えて、補数値Q^*（Ｎ＋１）を出力する
様になつている。しかしながら、第４図及び第５
図に示されたアツプ・ダウン選択論理回路を短絡
接続線１３６Ｃに代えると、第２図のカウンタは
アツプ・カウンタもしくはダウン・カウンタのい
ずれかに選択的にセツト出来る。第４図は第１図
の線１３６Ｃ及び第２図の線１３６Ａに置換える
事が出来るアツプ・ダウン選択論理回路の論理図
である。第４図の論理回路を第２図の各次値解読
器に関連して使用してカウンタをアツプ・カウン
タもしくはダウン・カウンタとして選択的にセツ
ト出来る。第５図は第４図のアツプ・ダウン選択
論理回路の回路図である。

ビツトＣの初期値は第１図の現在値Ｎ＋１端子
１０２Ｃによつてラツチ１０４Ｃにロード出来
る。この端子はレベル感知走査設計のテスト用の
走査入力端子としても使用出来る。

第１図はラツチ１０４Ｃの真数出力Ｑ（Ｎ＋１）
１０６Ｃに接続した第１の入力及び第２の入力１
３０Ｃ並びに第１のANDゲート１１２Ｃの第２
の入力に（ORゲート１１４Ｃを介して）接続し
た出力１１８Ｃを有する第２のANDゲート１１
６Ｃを示す。

第３図は第２のANDゲート１１６Ｃが自然閾
値FET装置１１６′Ｃである事を示している。こ
のFET装置のゲートはラツチ１０４Ｃの真数出
力Ｑ（Ｎ＋１）に接続され、そのソース−ドレイ
ン路は第２の入力１３０Ｃと出力１１８Ｃ間に接
続されている。ANDゲートとして自然閾値FET
装置を使用する事により、信号波形は電圧振幅を
減衰する事なく、通常の反転器型ANDゲートに
見られる遅延なくソース−ドレイン路に沿つて伝
搬出来る。

第１図はラツチ１０４Ｃの補数出力Q^*（Ｎ＋
１）１０８Ｃに接続した第１の入力及び第２の入
力１２６Ｃ並びに第１のANDゲート１１２Ｃの
第２の入力に（ORゲート１１４Ｃを介して）接
続した出力を有する第３のANDゲート１２０Ｃ
を示す。

第３図は第３のANDゲート１２０Ｃが自然閾
値FET装置１２０′Ｃである事を示している。こ
のFET装置のゲートはラツチ１０４Ｃの補数出
力Q^*（Ｎ＋１）１０８Ｃに接続され、そのソース
−ドレイン路は第２の入力１２６Ｃ及び出力１２
２Ｃ間に接続されている。ANDゲートとして自
然閾値FET装置を使用する事により、ソース−
ドレイン路に沿う信号波形の伝搬は電圧振幅を減
衰する事なく、又通常の反転型ANDゲートに見
られる遅延なく可能になる。

第１図は第３のANDゲート１２０Ｃの第２の
入力１２６Ｃに接続した出力及びＮ個の入力を有
するNORゲート１２４Ｃを示す。各入力は夫々
Ｎ個の下位の段１、２、…、Ｎ−１、Ｎの各々中
の、第Ｎ＋１段のラツチ１０４Ｃと同様な対応す
る第ｉ番目のラツチの補数出力Q^*(i)１３４Ａも
しくは１３４Ｂに接続されている。

第３図の追加の機能として、NORゲート１２
４Ｃは正の基準電位＋ＶとNORゲート１２４Ｃ
の出力間に接続したデプレツシヨン・モード
FET負荷装置１５０Ｃを含む。

NORゲート１２４ＣはさらにＮ個のエンハン
スメント・モードFET装置１５２Ｃ(A)及び１５
２Ｃ(B)を含む。各装置のソース−ドレイン路は
NORゲート１２４Ｃの出力１２６Ｃと大地電位
間に接続され、ゲートはＮ個の下位段１、２、
…、Ｎ−１、Ｎ中の、第Ｎ＋１段中のラツチ１０
４Ｃと類似の対応する第ｉ番目のラツチの補数出
力Q^*(i)１３４Ａもしくは１３４Ｂに接続されて
いる。

２つの下位の段Ｎ−１及びＮからの入力１３４
Ａ及び１３４Ｂに応答して出力１２６Ｃを充放電
する必要から、信号の遅延がNORゲート１２４
Ｃ中に生ずる。しかしながらラツチ１０４Ｃの補
数出力Q^*（Ｎ＋１）の２値状態はこの様には遅延
しない。自然閾値FET装置のソース−ドレイン
路のキヤパシタンスはそのゲート電極のキヤパシ
タンスよりも小さい。この現象は第３のANDゲ
ート１２０ＣのFET１２０′Ｃの接続に有利に取
入れられる。即ちFET１２０′Ｃの低キヤパシタ
ンス・ソース−ドレイン路はNORゲート１２４
Ｃの遅延する出力１２６Ｃに接続し、FET１２
０′Ｃの高キヤパシタンス・ゲートはラツチ１０
４Ｃからのあまり遅延しない補数出力Q^*（Ｎ＋
１）に接続する。この様にしてNORゲート１２
４Ｃ及びラツ１０４Ｃからの信号は時間的に並進
して、次値解読器１００Ｃの高速動作に寄与す
る。

第３図の追加の機構として、ORゲート１２８
Ｃはさらに大地電位とORゲート１２８Ｃの出力
１３０Ｃ間に接続した第２のデプレツシヨン・モ
ードFET負荷装置１５４Ｃを含む。

ORゲート１２８ＣはさらにＮ個の自然閾値
FET装置１５６Ｃ(A)及び１５６Ｃ(B)を含む。各
FET装置のソース−ドレイン路はORゲート１２
８Ｃの出力と正の基準電位＋Ｖ間に接続され、ゲ
ートはＮ個の下位段１、２、…、Ｎ−１、Ｎの
各々中の、第Ｎ＋１段中のラツチ１０４Ｃと類似
の対応する第ｉ番目のラツチの補数出力Q^*(i)１
３４Ａもしくは１３４Ｂに接続されている。

２つの下位段Ｎ−１及びＮから入力１３４Ａ及
び１３４Ｂに応答して出力１３０Ｃを充放電する
必要から、ORゲート１２８Ｃ中には信号の遅延
がある。しかしながら、ラツチ１０４Ｃの真数出
力Ｑ（Ｎ＋１）の２値状態はこの様には遅延しな
い。自然閾値FET装置のソース−ドレイン路の
キヤパシタンスはゲート電極のキヤパシタンスよ
りも小さい。この現象は第２のANDゲート１１
６ＣのFET１１６′Ｃの接続に有利に取入れられ
る。FET１１６′Ｃの低キヤパシタンスのソース
−ドレイン路はORゲート１２８Ｃの遅延する出
力１３０Ｃに接続され、FET１１６′Ｃの高キヤ
パシタンス・ゲートはラツチ１０４Ｃからのあま
り遅延しない真数出力Ｑ（Ｎ＋１）に接続されて
いる。この様にして、ORゲート１２８Ｃ及びラ
ツチ１０４Ｃからの信号は時間的に並進して、次
値解読器１００Ｃの高速動作に寄与する。

〔アツプ・カウンタとして本発明の動作〕

次に第１図及び第２図に示したアツプ・カウン
タとして接続した時の本発明のカウンタの動作の
例を説明する。第２図のカウンタは10進数11に対
応する２進数1011を現在記憶しているもの、即ち
ビツトＡ＝１、ビツトＢ＝１、ビツトＣ＝０、ビ
ツトＤ＝１であるものとする。この説明では正論
理規則を使用して、より正の電位が２値“１”を
表わし、より正でない電位が２値“０”を表わす
ものとする。カウンタはすべての４段中の所定の
個所の短絡接続線１３６Ａ，１３６Ｂ，１３６Ｃ
及び１３６Ｄによつてアツプ・カウンタとして構
成されているので、線１３４Ａ乃至１３４Ｄ上の
２値は夫々１３４Ａ＝０、１３４Ｂ＝０、１３４
Ｃ＝１及び１３４Ｄ＝０である。

第１図の段Ｎ＋１から明らかな様に、NORゲ
ート１２４Ｃへの入力１３４Ａ及び１３４Ｂは共
に２値０であり、従つて出力１２６Ｃは２値１で
ある。OR１２８Ｃの出力は２値０である。ラツ
チ１０４Ｃの補数出力Q^*（Ｎ＋１）は２値１であ
るから第３のANDゲート１２０Ｃの入力が満足
して、ANDゲート１１２Ｃには２値１を出力す
る。第３図の回路図を参照するに、２つの下位段
Ｎ−１及びＮからの入力１３４Ａ及び１３４Ｂに
応答して出力１２６Ｃを充電もしくは放電する必
要があるためにNORゲート１２４Ｃには信号の
遅延が生ずる。しかしながらラツチ１０４Ｃの補
数出力Q^*（Ｎ＋１）の２値状態にはこの様な遅延
はない。自然閾値FET装置１２０′Ｃのソース−
ドレイン路のキヤパシタンスはそのゲート電極の
キヤパシタンスより小さい。この事は第３の
ANDゲート１２０Ｃの接続に利用される。即ち
FET１２０′Ｃの低キヤパシタンスのソース−ド
レイン路はNORゲート１２４Ｃの遅延する出力
１２６Ｃに接続され、FET１２０’Ｃの高キヤ
パシタンス・ゲートはラツチ１０４Ｃのより遅延
しない補数出力Q^*（Ｎ＋１）に接続される。この
様にしてNORゲート１２４Ｃから及びNORゲー
ト１０４Ｃからの信号は略同時にANDゲート１
２０Ｃに達し、節点１１４′Ｃに向う信号の伝搬
を速くし、入力端子１１０に到達する、カウント
すべき次の正の入力の発生を待つ事が出来る。

端子１１０に次のパルスが入力する時、FET
装置１１２′Ｃは節点１１４′Ｃから２値１をラツ
チ１０４ＣのＤ入力に通過し、これによつてラツ
チ１０４Ｃの記憶状態を２値１に切換える。これ
と同時に段Ｎ−１の最下位ビツト・ラツチ１０４
Ａはその記憶状態を２値０に、段Ｎの次位ビツ
ト・ラツチ１０４Ｂはその記憶状態を２値０に切
換える。この例では段Ｎ＋２の２値状態は不変で
ある。従つて、入力１１０にパルスが発生した後
に記憶される新しい２進値はビツトＡ＝０、ビツ
トＢ＝０、ビツトＣ＝１及びビツトＤ＝１であ
り、10進数12を表わす。

〔選択的アツプもしくはダウン・カウント手段を
有する代換実施例〕 第４図は第１図のアツプ・ダウン選択回路１３
６Ｃ及び第２図の１３６Ａに置換出来るアツプ・
ダウン選択回路の論理図である。第４図の論理回
路は第２図の各次値解読器に関連して使用され、
カウンタをアツプ・カウンタもしくはダウン・カ
ウンタのいずれかに設定する。第５図は第４図の
アツプ・ダウン選択論理回路の回路図である。

アツプ・ダウン選択論理回路は第４図の夫々
ANDゲート１４０Ｃ及びANDゲート１４２Ｃの
入力となるカウント・アツプと呼ばれる制御信号
及びその補数信号カウント・ダウンを使用する。
出力１０６Ｃ（第１図）の真数値出力Ｑ（Ｎ＋１）
はANDゲート１４２Ｃの他の入力として印加さ
れ、ANDゲート１４２Ｃの出力はORゲート１４
４Ｃに印加される。出力１３２Ｃ（第１図）の補
数値出力Q^*（Ｎ＋１）はANDゲート１４０Ｃの
他の入力に印加され、ANDゲート１４０Ｃの出
力はORゲート１４４Ｃに印加される。この様に
第４図の論理回路は第１図の短絡接続線１３６Ｃ
及び第２図の短絡接続線１３６Ａに置換出来る。

第５図はANDゲート１４０Ｃが自然閾値FET
装置１４０′Ｃとして、ANDゲート１４２Ｃが自
然閾値FET装置１４２′Ｃとして具体化される事
を示している。自然閾値FET装置をANDゲート
として使用する事によつて、ソース−ドレイン路
に沿つて信号波形の伝搬が電圧振幅の減衰なく又
通常の反転型ANDゲートに伴う遅延なく可能に
なる。ORゲート１４４Ｃは共通節点１４４′Ｃ
として具体化されている。

第２図のカウンタをダウン・カウンタとして降
順にカウントさせたい場合には、変数カウント・
ダウンの２値は１になり、ANDゲート１４２Ｃ
は真数値Ｑ（Ｎ＋１）を通過して、これを線１３
４Ｃ上に出力する。第２図のカウンタをアツプ・
カウンタとして昇順にカウントさせたい場合に
は、変数カウント・アツプの２値が１になり、
ANDゲート１４０Ｃが補数値Q^*（Ｎ＋１）を通
過して、これを線１３４Ｃ上に出力する。対応す
る動作は第２図のカウンタの４段の各々に生じ、
これによつてカウンタはアツプ・カウンタもしは
ダウン・カウンタのいずれでも選択的に使用出来
る。

Ｇ 発明の効果 本発明に従い電圧振幅の減衰が少く、信号の遅
延が減少した改良２進カウンタが与えられる。

【図面の簡単な説明】

第１図は本発明の高速カウンタに使用される次
値解読器の論理図である。第２図は本発明の高速
度カウンタのブロツク図である。第３図は次解読
器の回路図である。第４図はアツプ−ダウン選択
論理回路の論理図である。第５図はアツプ−ダウ
ン選択論理回路の回路図である。 １００Ｂ，１００Ｃ，１００Ｄ……次値解読
器、１１０……システム入力、１０４Ａ，１０４
Ｃ……ラツチ。

Claims (1)

1. 【特許請求の範囲】 １ 第１段を最下位ビツトとしてＭ個の昇順の２
   値段を有し且つＮを１以上Ｍ未満の整数として第
   Ｎ＋１段に次値解読器を含むＭビツト２進カウン
   タにして、各上記次値解読器が、 (A) カウントすべきパルスが与えられるシステム
   入力に接続した第１の入力、第２の入力及び出
   力を有し、自然閾値電界効果トランジスタより
   成り、ゲートを上記第１の入力に、ソース−ド
   レイン路を上記第２の入力と出力間に接続した
   第１のANDゲートと、 (B) 上記第１のANDゲートの出力に接続した入
   力並びに真数出力及び補数出力を有し、上記第
   Ｎ＋１段の現在の２値状態を記憶するラツチ
   と、 (C) 上記ラツチの真数出力に接続した第１の入
   力、第２の入力及び上記第１のANDゲートの
   上記第２の入力に接続した出力を有し、自然閾
   値電界効果トランジスタより成り、ゲートを上
   記ラツチの真数出力に接続し、ソース−ドレイ
   ン路をその上記第２の入力と出力間に接続した
   第２のANDゲートと、 (D) 上記ラツチの補数出力に接続した第１の入
   力、第２の入力及び上記第１のANDゲートの
   第２の入力に接続した出力を有し、自然閾値電
   界効果トランジスタより成り、ゲートを上記ラ
   ツチの補数出力に接続し、ソース−ドレイン路
   をその上記第２の入力と出力間に接続した第３
   のANDゲートと、 (E) 上記第３のANDゲートの第２の入力に接続
   した出力、及び上記２値段のＮ個の下位の段の
   各々中の、上記第Ｎ＋１段中のラツチと類似の
   対応するラツチの補数出力に夫々接続したＮ個
   の入力を有するNORゲートと、 (F) 上記第２のANDゲートの上記第２の入力に
   接続した出力、及び上記２値段のＮ個の下位の
   段の各々中の、上記第Ｎ＋１段中の上記ラツチ
   と類似の対応するラツチの補数出力に夫々接続
   したＮ個の入力を有するORゲートと、 を有することを特徴とするＭビツト２進カウン
   タ。 ２ 上記NORゲート及び上記ORゲートが夫々上
   記２値段のＮ個の下位の段の各々中の、上記第Ｎ
   ＋１段中の上記ラツチと類似の対応するラツチの
   真数出力に夫々接続したＮ個の入力を有する事を
   特徴とする上記特許請求の範囲第１項記載のＭビ
   ツト２進カウンタ。