JPH033257B2 - - Google Patents
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- JPH033257B2 JPH033257B2 JP61242228A JP24222886A JPH033257B2 JP H033257 B2 JPH033257 B2 JP H033257B2 JP 61242228 A JP61242228 A JP 61242228A JP 24222886 A JP24222886 A JP 24222886A JP H033257 B2 JPH033257 B2 JP H033257B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
〔産業上の利用分野〕
本発明は多重プロセツサ・システムにおけるデ
ータの伝達に関するもので、特に多重化したプロ
セツサを有するシステムの共有資源へのアクセス
がホスト・プロセツサにより調停可能となつたデ
ータ伝達方法に関するものである。この方法はホ
スト・プロセツサによりプロセツサのサブセツト
が演算処理状態にあることを検出するためにも使
用できる。 〔従来技術〕 共有資源を２つ以上の処理ユニツトが同時に用
いることのできない多重プロセツサ・システムで
は、資源へのアクセスは同時要請のプロセツサの
間で調停が必要となる。 調停は時間分割多重化により行われ、時間分割
多重化では各処理ユニツトに資源の専用使用が可
能となる特定の時間が割り当てられる。プロセツ
サがバーストモードで作動するシステムにおいて
明示されているように、この時間分割多重化方法
の欠点は、所定のスロツトには所定のプロセツサ
に資源が必らず割り当てられ、そのプロセツサが
動作していないときには、無意味に資源が割り当
てられ、したがつて資源の利用効率が低下すると
いうことである。 タネンボーム（Tanenbaum）“コンピユー
タ・ネツトワーク（Computer Network）”プレ
ンテイスホール出版社（Prentice−Hall
Publishing Cc.，）1981年に記載されている別の
調停方法では、資源へのアクセスを行なおうとし
ている間に各プロセツサが、衝突しているかどう
か検出する必要がある。衝突が検出された場合
は、ランダム化処理を実施してからでなければ、
再要請を行えない。ランダム化要請のため、この
方法ではプロセツサが資源へのアクセスを行える
時期は保証されていない。 米国特許第4470110号に記載されている調停方
法では、各プロセツサに優先番号が割り当ててあ
る。コンテンシヨン（競争）が行われている時
に、要請プロセツサにより提出されたすべての優
先番号の間で相互影響型ビツトの比較が行われ
る。それぞれのビツトの比較が行われた後に、ビ
ツト・ポジシヨンの比較的低い優先番号を有して
いる要請プロセツサのサブセツトは、最大の優先
番号を持つプロセツサが資源へのアクセスを完了
するまで排除される。 米国特許第4470110号に記載されている上記の
方法に類似した方法では、優先番号は、要請プロ
セツサのいくつかの状態を反映するパラメータ・
ビツトにより調整される。この方法では最初に要
請プロセツサの状態により、次にその優先番号に
より要請の優先順位が決められる。同様の方法が
タウブ（Taub）、“IEEE896未来バス案における
調停並びに捕捉制御（Arbitration and Control
Acquisition in the Proposed IEEE 896 Future
Bus）”IEEE MICRO、1984年８月、pp.28−41
に記載されている。かかる優先順位の決定された
調停方法では、アクセスが認められるプロセツサ
の選択は優先番号の割当てにより固定化している
ため、柔軟性が失われている。 要請プロセツサすべてが非バイアス方式で識別
される改良された方法が必要とされている。この
方法にもとづいて、集中調停システムを備えるこ
とができ、要請プロセツサの選択はホスト・プロ
セツサ内で実行される計算だけに基づいて行なわ
れる。かかるシステムの利点は以下の通りであ
る。 １ ホスト・プロセツサは、システムの状態によ
り動的な変化が可能な方法で、ランク付けされ
てない複数個のプロセツサにサービスを行う。 ２ 調停システムの複雑度並びに機能的な特徴は
ホスト・プロセツサ内で作動する可変ソフトウ
エアにもとづくこととなる。 ３ 資源に対するアクセスがいくつかの作動上の
理由により認められない要請プロセツサのサブ
セツトは、ホスト・プロセツサにより容易に識
別され無視される。 ４ 調停処理を行うのに必要な時間並びにハード
ウエアは最小限に抑えられる。 ５ 要請プロセツサのサブセツトを識別するのに
必要な工程の数が、資源を必要とする処理ユニ
ツトの数に応じて、指数的に増加することはな
い。 〔発明が解決しようとする問題点〕 本発明の目的は、非バイアス方式において要請
プロセツサを識別することにより集中調停システ
ムのＮ≦2mの要請プロセツサ中でのアクセス衝突
の解決を簡素化することにある。 本発明の他の目的は、ホスト・プロセツサおよ
び要請プロセツサのｍ−１以下のインターチエン
ジにおける要請プロセツサを識別することにあ
る。 本発明のさらに他の目的は、ホスト・プロセツ
サおよび他のプロセツサ間のｍ−１以下のインタ
ーチエンジにおける多重プロセツサ・システム中
のＮ個のプロセツサの処理状態をホスト・プロセ
ツサによる検出可能にすることにある。 〔問題点を解決するための手段〕 本発明では、非バイアス調停システムを実施す
るのに使用できるデータ伝達方法が開示されてい
る。この方法を使用して、共有資源へのアクセス
を要請するＮ≦2m個のプロセツサの１つを識別す
ることができる。プロセツサの各々は独自のｍビ
ツトの識別子で表わされる。また、この方法を使
用して、ホスト・プロセツサおよびプロセツサ間
のｍ以下のインターチエンジにおける前記Ｎ個の
プロセツサの処理状態を、ホスト・プロセツサに
より検出可能にすることもできる。 本発明では、この方法は以下の工程から構成さ
れる。要請プロセツサがその識別子を共通バスに
送る。識別子の２値補数も作成される。次いで、
プロセツサのすべての識別子を結合して、第１の
ｍビツト・ワードを形成する。同様に、識別子の
２値補数を論理的に結合することにより、第２の
ｍビツト・ワードを形成する。次いで、ｍデイジ
ツト・サブセツト識別子が要請プロセツサのサブ
セツトを示すよう作成される。各デイジツトは値
を有しており、その値は、第１ワードからのビツ
トと第２ワードからの同じ重みのビツトとの論理
的に可能な４つの結合のうち１つに基づいてい
る。次いで、要請プロセツサのサブセツトの最大
寸法は前記２つのワード要請プロセツサのサブセ
ツトとの間の衝突ビツトの数の関数であり、すべ
ての要請プロセツサを含む要請プロセツサのサブ
セツトは衝突ビツトのポジシヨンの関数として識
別される。次いで調停工程において、１つの衝突
ビツトと０または１の値が恣意的にまたは別の方
法で置換される。これにより、１つまたはそれ以
上の要請プロセツサがサブセツトから除去され
る。上記の工程は、ただ１つの要請プロセツサが
残るまで続けられ、その要請プロセツサにアクセ
スが認められる。 〔実施例〕 第１図において、本発明を具体化する多重プロ
セツサは16個のプロセツサＵ−０からＵ−１５で
構成され、該プロセツサは８ビツト広域共通バス
１００に接続され、ついて中央プロセツサ１０１
にリンクされる。各プロセツサＵは個別の４ビツ
トアドレス（すなわち、２進数の0000から1111ま
で）により識別される。プロセツサＵ−０ないし
Ｕ−１５は共有資源１０２（たとえば、データベ
ース、高価な入出力装置など）を共有し、それら
の共有資源へのアクセスは中央プロセツサ１０１
により制御される。共有資源１０２へのアクセス
の要請は、プロセツサＵ−０ないしＵ−１５の要
請モジユール１０３−０ないし１０３−１５によ
り行われる。システム・クロツク信号１０７ない
し１１０がシステム・タイミング発生器１１によ
り発生するが、該発生器１１は当技術分野には既
知の従来のデイジタル回路から構成される。 中央プロセツサ１０１は２つの４ビツト要素Ｐ
およびＱから成る識別子YYを送ることにより、
プロセツサＵ−０ないしＵ−１５のサブセツトを
アドレスする。
ータの伝達に関するもので、特に多重化したプロ
セツサを有するシステムの共有資源へのアクセス
がホスト・プロセツサにより調停可能となつたデ
ータ伝達方法に関するものである。この方法はホ
スト・プロセツサによりプロセツサのサブセツト
が演算処理状態にあることを検出するためにも使
用できる。 〔従来技術〕 共有資源を２つ以上の処理ユニツトが同時に用
いることのできない多重プロセツサ・システムで
は、資源へのアクセスは同時要請のプロセツサの
間で調停が必要となる。 調停は時間分割多重化により行われ、時間分割
多重化では各処理ユニツトに資源の専用使用が可
能となる特定の時間が割り当てられる。プロセツ
サがバーストモードで作動するシステムにおいて
明示されているように、この時間分割多重化方法
の欠点は、所定のスロツトには所定のプロセツサ
に資源が必らず割り当てられ、そのプロセツサが
動作していないときには、無意味に資源が割り当
てられ、したがつて資源の利用効率が低下すると
いうことである。 タネンボーム（Tanenbaum）“コンピユー
タ・ネツトワーク（Computer Network）”プレ
ンテイスホール出版社（Prentice−Hall
Publishing Cc.，）1981年に記載されている別の
調停方法では、資源へのアクセスを行なおうとし
ている間に各プロセツサが、衝突しているかどう
か検出する必要がある。衝突が検出された場合
は、ランダム化処理を実施してからでなければ、
再要請を行えない。ランダム化要請のため、この
方法ではプロセツサが資源へのアクセスを行える
時期は保証されていない。 米国特許第4470110号に記載されている調停方
法では、各プロセツサに優先番号が割り当ててあ
る。コンテンシヨン（競争）が行われている時
に、要請プロセツサにより提出されたすべての優
先番号の間で相互影響型ビツトの比較が行われ
る。それぞれのビツトの比較が行われた後に、ビ
ツト・ポジシヨンの比較的低い優先番号を有して
いる要請プロセツサのサブセツトは、最大の優先
番号を持つプロセツサが資源へのアクセスを完了
するまで排除される。 米国特許第4470110号に記載されている上記の
方法に類似した方法では、優先番号は、要請プロ
セツサのいくつかの状態を反映するパラメータ・
ビツトにより調整される。この方法では最初に要
請プロセツサの状態により、次にその優先番号に
より要請の優先順位が決められる。同様の方法が
タウブ（Taub）、“IEEE896未来バス案における
調停並びに捕捉制御（Arbitration and Control
Acquisition in the Proposed IEEE 896 Future
Bus）”IEEE MICRO、1984年８月、pp.28−41
に記載されている。かかる優先順位の決定された
調停方法では、アクセスが認められるプロセツサ
の選択は優先番号の割当てにより固定化している
ため、柔軟性が失われている。 要請プロセツサすべてが非バイアス方式で識別
される改良された方法が必要とされている。この
方法にもとづいて、集中調停システムを備えるこ
とができ、要請プロセツサの選択はホスト・プロ
セツサ内で実行される計算だけに基づいて行なわ
れる。かかるシステムの利点は以下の通りであ
る。 １ ホスト・プロセツサは、システムの状態によ
り動的な変化が可能な方法で、ランク付けされ
てない複数個のプロセツサにサービスを行う。 ２ 調停システムの複雑度並びに機能的な特徴は
ホスト・プロセツサ内で作動する可変ソフトウ
エアにもとづくこととなる。 ３ 資源に対するアクセスがいくつかの作動上の
理由により認められない要請プロセツサのサブ
セツトは、ホスト・プロセツサにより容易に識
別され無視される。 ４ 調停処理を行うのに必要な時間並びにハード
ウエアは最小限に抑えられる。 ５ 要請プロセツサのサブセツトを識別するのに
必要な工程の数が、資源を必要とする処理ユニ
ツトの数に応じて、指数的に増加することはな
い。 〔発明が解決しようとする問題点〕 本発明の目的は、非バイアス方式において要請
プロセツサを識別することにより集中調停システ
ムのＮ≦2mの要請プロセツサ中でのアクセス衝突
の解決を簡素化することにある。 本発明の他の目的は、ホスト・プロセツサおよ
び要請プロセツサのｍ−１以下のインターチエン
ジにおける要請プロセツサを識別することにあ
る。 本発明のさらに他の目的は、ホスト・プロセツ
サおよび他のプロセツサ間のｍ−１以下のインタ
ーチエンジにおける多重プロセツサ・システム中
のＮ個のプロセツサの処理状態をホスト・プロセ
ツサによる検出可能にすることにある。 〔問題点を解決するための手段〕 本発明では、非バイアス調停システムを実施す
るのに使用できるデータ伝達方法が開示されてい
る。この方法を使用して、共有資源へのアクセス
を要請するＮ≦2m個のプロセツサの１つを識別す
ることができる。プロセツサの各々は独自のｍビ
ツトの識別子で表わされる。また、この方法を使
用して、ホスト・プロセツサおよびプロセツサ間
のｍ以下のインターチエンジにおける前記Ｎ個の
プロセツサの処理状態を、ホスト・プロセツサに
より検出可能にすることもできる。 本発明では、この方法は以下の工程から構成さ
れる。要請プロセツサがその識別子を共通バスに
送る。識別子の２値補数も作成される。次いで、
プロセツサのすべての識別子を結合して、第１の
ｍビツト・ワードを形成する。同様に、識別子の
２値補数を論理的に結合することにより、第２の
ｍビツト・ワードを形成する。次いで、ｍデイジ
ツト・サブセツト識別子が要請プロセツサのサブ
セツトを示すよう作成される。各デイジツトは値
を有しており、その値は、第１ワードからのビツ
トと第２ワードからの同じ重みのビツトとの論理
的に可能な４つの結合のうち１つに基づいてい
る。次いで、要請プロセツサのサブセツトの最大
寸法は前記２つのワード要請プロセツサのサブセ
ツトとの間の衝突ビツトの数の関数であり、すべ
ての要請プロセツサを含む要請プロセツサのサブ
セツトは衝突ビツトのポジシヨンの関数として識
別される。次いで調停工程において、１つの衝突
ビツトと０または１の値が恣意的にまたは別の方
法で置換される。これにより、１つまたはそれ以
上の要請プロセツサがサブセツトから除去され
る。上記の工程は、ただ１つの要請プロセツサが
残るまで続けられ、その要請プロセツサにアクセ
スが認められる。 〔実施例〕 第１図において、本発明を具体化する多重プロ
セツサは16個のプロセツサＵ−０からＵ−１５で
構成され、該プロセツサは８ビツト広域共通バス
１００に接続され、ついて中央プロセツサ１０１
にリンクされる。各プロセツサＵは個別の４ビツ
トアドレス（すなわち、２進数の0000から1111ま
で）により識別される。プロセツサＵ−０ないし
Ｕ−１５は共有資源１０２（たとえば、データベ
ース、高価な入出力装置など）を共有し、それら
の共有資源へのアクセスは中央プロセツサ１０１
により制御される。共有資源１０２へのアクセス
の要請は、プロセツサＵ−０ないしＵ−１５の要
請モジユール１０３−０ないし１０３−１５によ
り行われる。システム・クロツク信号１０７ない
し１１０がシステム・タイミング発生器１１によ
り発生するが、該発生器１１は当技術分野には既
知の従来のデイジタル回路から構成される。 中央プロセツサ１０１は２つの４ビツト要素Ｐ
およびＱから成る識別子YYを送ることにより、
プロセツサＵ−０ないしＵ−１５のサブセツトを
アドレスする。
【表】
プロセツサがアドレスされ
る。
一例を挙げると、中央プロセツサ１０１は0011
と等価のＰ並びに1100と等価のＱを有する識別子
を送ることによりプロセツサＵ−３（２進数アド
レス0011）をアドレスすることができる。 Ｐ並びにＱの所定の値によつて、YYの値が特
定される。逆に言えば、YYの値を設定すること
で、Ｐ並びにＱの値が画定されるのである。さら
に、所定の値のYYは多重プロセツサシステム内
のプロセツサの独自のサブセツトをアドレスする
のに利用される。例としては、中央プロセツサ１
０１がＵ−１（２進数アドレス0001）並びにＵ−
３（２進数アドレス0011）を同時にアドレスしよ
うとしていると仮定する。これら２つのプロセツ
サのアドレスの３番目のビツトは互いに異なつて
いるので、0011と等価のＰの第１ワード並びに
1110と等価のＱの第２ワードが送られることとな
る。表１によると、Ｐ（0011）並びにＱ（1110）が
結合して第３識別子ビツト・ポジシヨンの「無関
係」値を指示するYY識別子〔00X1〕を形成す
る。 アクセス調停 共有資源１０２の利用時に、中央プロセツサ１
０１はSTART信号１０５を調停モジユール１０
４に送り調停プロセスを開始させる。START信
号は、中央プロセツサ１０１によりその出力ポー
トの１つで実施される入出力操作により送られ
る。後に詳述されるが、START信号により調停
モジユール１０４は1111と等価の第１ワードＰ並
びに1111と等価の第２ワードＱを有する識別子
YYを送る。表１に従つて結合された場合、Ｐ
（1111）並びにＱ（1111）はYY識別子〔XXXX〕
を形成する。このYY識別子はプロセツサすべて
をアドレスするので、資源１０２へのアクセスを
要請するシステム内のいかなるプロセツサも調停
モジユール１０４へのそれらの要請を提示するこ
とができる。 プロセツサＵ−ｊは、資源１０２へのアクセス
を必要とする時には、信号ASK−ｊをその要請
モジユール１０３−ｊに送る。ASK−ｊ信号は
プロセツサＵ−ｊにより出力ポートの１つで実施
される入出力操作により送られる。要請モジユー
ル１０４により送られたYY識別子がプロセツサ
Ｕ−ｊを包合する場合にASK−ｊ信号が動作し
ていれば、要請モジユール１０３−ｊは指定の応
答時間でプロセツサＵ−ｊのアドレスをバス１０
０に送ることとなる。バス１００に送られている
ｉ番目のアドレス・ビツトBj〈ｉ〉それぞれに対
応して、要請モジユール１０３−ｊはCj〈ｉ〉を
も送る。Cj〈ｉ〉はBj〈ｉ〉の２進数の補数であ
る。バスの構造上の性質によつて調停モジユール
１０４に入力された対応するビツトＢ〈ｉ〉は、
プロセツサＵ−０からＵ−１５により同時に送ら
れたすべてのBj〈ｉ〉ビツトの論理和の結果であ
る。同様に、調停モジユール１０４が受け取る対
応するビツトＣ〈ｉ〉はプロセツサＵ−０ないし
Ｕ−１５により同時に送られたすべてのCj〈ｉ〉
ビツトの論理和の結果である。 結果として、 Ｂ〈ｉ〉＝０ すべてのBj〈ｉ〉ビツトが０ビツト
である場合のみ。 ＝１ Bj〈ｉ〉ビツト中に少なくとも１
つ「１」がある場合のみ。 Ｃ〈ｉ〉＝０ 送られたすべてのCj〈ｉ〉ビツトが
０である場合のみ、または送られた
すべてのBj〈ｉ〉ビツトが１ビツト
である場合のみ。 ＝１ 送られたCj〈ｉ〉ビツト中に少な
くとも１つ「１」がある場合のみ、
または単に送られたBj〈ｉ〉ビツト
中に少なくとも１つ「０」がある場
合のみ。 値がＢ〈ｉ〉並びにＣ〈ｉ〉のそれぞれ可能な組
合せに割当てられ、さらに記号YY〈ｉ〉がかか
るすべての値を表わすのに利用されていれば、Ｂ
〈ｉ〉並びにＣ〈ｉ〉のそれぞれの可能な組合せ並
びにかかる組合せが発生する状態を以下の表に要
約することができる。
る。
一例を挙げると、中央プロセツサ１０１は0011
と等価のＰ並びに1100と等価のＱを有する識別子
を送ることによりプロセツサＵ−３（２進数アド
レス0011）をアドレスすることができる。 Ｐ並びにＱの所定の値によつて、YYの値が特
定される。逆に言えば、YYの値を設定すること
で、Ｐ並びにＱの値が画定されるのである。さら
に、所定の値のYYは多重プロセツサシステム内
のプロセツサの独自のサブセツトをアドレスする
のに利用される。例としては、中央プロセツサ１
０１がＵ−１（２進数アドレス0001）並びにＵ−
３（２進数アドレス0011）を同時にアドレスしよ
うとしていると仮定する。これら２つのプロセツ
サのアドレスの３番目のビツトは互いに異なつて
いるので、0011と等価のＰの第１ワード並びに
1110と等価のＱの第２ワードが送られることとな
る。表１によると、Ｐ（0011）並びにＱ（1110）が
結合して第３識別子ビツト・ポジシヨンの「無関
係」値を指示するYY識別子〔00X1〕を形成す
る。 アクセス調停 共有資源１０２の利用時に、中央プロセツサ１
０１はSTART信号１０５を調停モジユール１０
４に送り調停プロセスを開始させる。START信
号は、中央プロセツサ１０１によりその出力ポー
トの１つで実施される入出力操作により送られ
る。後に詳述されるが、START信号により調停
モジユール１０４は1111と等価の第１ワードＰ並
びに1111と等価の第２ワードＱを有する識別子
YYを送る。表１に従つて結合された場合、Ｐ
（1111）並びにＱ（1111）はYY識別子〔XXXX〕
を形成する。このYY識別子はプロセツサすべて
をアドレスするので、資源１０２へのアクセスを
要請するシステム内のいかなるプロセツサも調停
モジユール１０４へのそれらの要請を提示するこ
とができる。 プロセツサＵ−ｊは、資源１０２へのアクセス
を必要とする時には、信号ASK−ｊをその要請
モジユール１０３−ｊに送る。ASK−ｊ信号は
プロセツサＵ−ｊにより出力ポートの１つで実施
される入出力操作により送られる。要請モジユー
ル１０４により送られたYY識別子がプロセツサ
Ｕ−ｊを包合する場合にASK−ｊ信号が動作し
ていれば、要請モジユール１０３−ｊは指定の応
答時間でプロセツサＵ−ｊのアドレスをバス１０
０に送ることとなる。バス１００に送られている
ｉ番目のアドレス・ビツトBj〈ｉ〉それぞれに対
応して、要請モジユール１０３−ｊはCj〈ｉ〉を
も送る。Cj〈ｉ〉はBj〈ｉ〉の２進数の補数であ
る。バスの構造上の性質によつて調停モジユール
１０４に入力された対応するビツトＢ〈ｉ〉は、
プロセツサＵ−０からＵ−１５により同時に送ら
れたすべてのBj〈ｉ〉ビツトの論理和の結果であ
る。同様に、調停モジユール１０４が受け取る対
応するビツトＣ〈ｉ〉はプロセツサＵ−０ないし
Ｕ−１５により同時に送られたすべてのCj〈ｉ〉
ビツトの論理和の結果である。 結果として、 Ｂ〈ｉ〉＝０ すべてのBj〈ｉ〉ビツトが０ビツト
である場合のみ。 ＝１ Bj〈ｉ〉ビツト中に少なくとも１
つ「１」がある場合のみ。 Ｃ〈ｉ〉＝０ 送られたすべてのCj〈ｉ〉ビツトが
０である場合のみ、または送られた
すべてのBj〈ｉ〉ビツトが１ビツト
である場合のみ。 ＝１ 送られたCj〈ｉ〉ビツト中に少な
くとも１つ「１」がある場合のみ、
または単に送られたBj〈ｉ〉ビツト
中に少なくとも１つ「０」がある場
合のみ。 値がＢ〈ｉ〉並びにＣ〈ｉ〉のそれぞれ可能な組
合せに割当てられ、さらに記号YY〈ｉ〉がかか
るすべての値を表わすのに利用されていれば、Ｂ
〈ｉ〉並びにＣ〈ｉ〉のそれぞれの可能な組合せ並
びにかかる組合せが発生する状態を以下の表に要
約することができる。
【表】
れる。
さて、プロセツサＵ−０，Ｕ−１，Ｕ−２，Ｕ
−１２，Ｕ−１３およびＵ−１４（２進数アドレ
ス0000、0001、0010、1100、1101および1110）が
資源１０２へのアクセスを必要としていると仮定
する。次いで、かかるプロセツサのそれぞれの要
請モジユール１０３がそのアドレス並びにその２
進数の補数を共通バス１００に送る。従つて、調
停モジユール１０４が受け取つた第１アドレスＢ
（0000、0001、0010、1100、1101および1110の論
理和の結果）は1111である。それに相応して、調
停モジユール１０４が受け取つた第２アドレスＣ
（補足されたアドレス1111、1110、1101、0011お
よび0001の論理和の結果）は1111である。1111と
等価のアドレスＢ並びに1111と等価のアドレスＣ
が表２に示された法則に従つて結合されると、そ
の結果として調停モジユールが受け取るYY識別
子は〔XXXX〕となる。 多くのアルゴリズムが要請モジユールのサブセ
ツトを除去するために利用される。たとえば、
YY識別子の各「Ｘ」をランダム化処理によつて
「０」または「１」と継続的に置換できる。しか
しながら、一番左の未解決のYYビツトを「０」
に設定することによりこのシステムの調停が続行
すると仮定される。従つて、調停モジユール１０
４はYY識別子〔0XXX〕をプロセツサに送る。
これは、0111のＰ要素並びに1111のＱ要素をプロ
セツサに送ることによつて行われる。 元来の要請プロセツサＵ−０，Ｕ−１，Ｕ−
２，Ｕ−１２，Ｕ−１３およびＵ−１４の中で、
YY識別子〔0XXX〕はＵ−０，Ｕ−１およびＵ
−２（２進数アドレス0000、0001および0010）を
アドレスする。２度目の繰返しとして、Ｕ−０，
Ｕ−１およびＵ−２はそれらのアドレス並びに２
進数の補数を調停モジユール１０４に送り、同時
に調停モジユール１０４が受け取るYY識別子
〔00XX〕をもたらす。調停モジユール１０４は
再び最も左の未解決のYYデイジドを「０」値と
取り替え、YY識別子〔000X〕を送ることとな
る。これは0011のＰ要素並びに1111のＱ要素をバ
ス１００に送ることによつて行なわれる。 残りの要請プロセツサＵ−０，Ｕ−０およびＵ
−２の中で、Ｕ−０およびＵ−１（２進数アドレ
ス0000および0001）のみがアドレスされる。した
がつて、それらの要請モジユールはそれらのアド
レス並びに２進数の補数を同様にして送り、YY
識別子〔000X〕をもたらす。 最後に、調停モジユール１０４はアドレスの最
後の未解決デイジツトと「０」値を取り替え、
YY識別子〔0000〕をもたらす。このYY識別子
はプロセツサＵ−０のYY識別子と合致するの
で、資源へアクセスすることになる。 調停モジユール１０４の作用 PP〈ｉ〉が調停モジユール１０４のYY識別子
出力のｉ番目のデイジツトを意味し、YY〈ｉ〉
は調停モジユール１０４へのYY識別子入力のｉ
番目のデイジツトを意味するものとする。次い
で、本実施例に用いられている除去アルゴリズム
では、調停モジユール１０４の出力ビツトPP
〈ｉ〉は次の論理方程式に支配されている。 PP〈３〉＝０ if−START* （（YY〈３〉＝０＋YY〈３〉＝Ｘ）） PP〈ｉ〉＝０ if−START* （（YY〈ｉ〉＝０） ＋（YY〈ｉ〉＝Ｘ）* （YY〈３〉≠Ｘ）*……*（YY〈ｉ＋１〉 ≠Ｘ））for ｉ≠３ PP〈ｉ〉＝１ if−START*（YY〈ｉ〉＝１） PP〈ｉ〉＝Ｘ otherwise. START信号は上記の方程式に含まれているの
で、START信号が作動している時はすべての
PPビツトが〔Ｘ〕に設定される。 Ｐ〈ｉ〉並びにＱ〈ｉ〉が表１に応じてデイジツ
トPP〈ｉ〉をコード化すると、Ｂ〈ｉ〉はｉ番目
の真アドレス入力ビツトをすべて組み合せた結果
を表わすために使用され、Ｃ〈ｉ〉はｉ番目の補
足されたアドレス入力ビツトをすべて組み合せた
結果を表わすために使用される。上記の方程式は
さらに表３に示された方程式に還元できる。 ｉ＝０、……、３のそれぞれにおいて、調停モ
ジユールが発生した信号Ｐ〈ｉ〉並びに要請モジ
ユールが発生した信号Bj〈ｉ〉の布線論理和であ
る信号Ｂ〈ｉは、共通バス１００の同じラインを
共有する。同様に、ｉ＝１、……、３のそれぞれ
において、信号Ｑ〈ｉ〉並びに信号Ｃ〈ｉ〉は共通
バス１００の同じラインを共有する。このことに
より共通バス１００の他の４本のラインの説明が
つく。共通バスを使用するとタイミング発生器１
１１が発生した信号ＡおよびＲにより調停モジユ
ールおよび要請モジユール間で時間が多重化す
る。
さて、プロセツサＵ−０，Ｕ−１，Ｕ−２，Ｕ
−１２，Ｕ−１３およびＵ−１４（２進数アドレ
ス0000、0001、0010、1100、1101および1110）が
資源１０２へのアクセスを必要としていると仮定
する。次いで、かかるプロセツサのそれぞれの要
請モジユール１０３がそのアドレス並びにその２
進数の補数を共通バス１００に送る。従つて、調
停モジユール１０４が受け取つた第１アドレスＢ
（0000、0001、0010、1100、1101および1110の論
理和の結果）は1111である。それに相応して、調
停モジユール１０４が受け取つた第２アドレスＣ
（補足されたアドレス1111、1110、1101、0011お
よび0001の論理和の結果）は1111である。1111と
等価のアドレスＢ並びに1111と等価のアドレスＣ
が表２に示された法則に従つて結合されると、そ
の結果として調停モジユールが受け取るYY識別
子は〔XXXX〕となる。 多くのアルゴリズムが要請モジユールのサブセ
ツトを除去するために利用される。たとえば、
YY識別子の各「Ｘ」をランダム化処理によつて
「０」または「１」と継続的に置換できる。しか
しながら、一番左の未解決のYYビツトを「０」
に設定することによりこのシステムの調停が続行
すると仮定される。従つて、調停モジユール１０
４はYY識別子〔0XXX〕をプロセツサに送る。
これは、0111のＰ要素並びに1111のＱ要素をプロ
セツサに送ることによつて行われる。 元来の要請プロセツサＵ−０，Ｕ−１，Ｕ−
２，Ｕ−１２，Ｕ−１３およびＵ−１４の中で、
YY識別子〔0XXX〕はＵ−０，Ｕ−１およびＵ
−２（２進数アドレス0000、0001および0010）を
アドレスする。２度目の繰返しとして、Ｕ−０，
Ｕ−１およびＵ−２はそれらのアドレス並びに２
進数の補数を調停モジユール１０４に送り、同時
に調停モジユール１０４が受け取るYY識別子
〔00XX〕をもたらす。調停モジユール１０４は
再び最も左の未解決のYYデイジドを「０」値と
取り替え、YY識別子〔000X〕を送ることとな
る。これは0011のＰ要素並びに1111のＱ要素をバ
ス１００に送ることによつて行なわれる。 残りの要請プロセツサＵ−０，Ｕ−０およびＵ
−２の中で、Ｕ−０およびＵ−１（２進数アドレ
ス0000および0001）のみがアドレスされる。した
がつて、それらの要請モジユールはそれらのアド
レス並びに２進数の補数を同様にして送り、YY
識別子〔000X〕をもたらす。 最後に、調停モジユール１０４はアドレスの最
後の未解決デイジツトと「０」値を取り替え、
YY識別子〔0000〕をもたらす。このYY識別子
はプロセツサＵ−０のYY識別子と合致するの
で、資源へアクセスすることになる。 調停モジユール１０４の作用 PP〈ｉ〉が調停モジユール１０４のYY識別子
出力のｉ番目のデイジツトを意味し、YY〈ｉ〉
は調停モジユール１０４へのYY識別子入力のｉ
番目のデイジツトを意味するものとする。次い
で、本実施例に用いられている除去アルゴリズム
では、調停モジユール１０４の出力ビツトPP
〈ｉ〉は次の論理方程式に支配されている。 PP〈３〉＝０ if−START* （（YY〈３〉＝０＋YY〈３〉＝Ｘ）） PP〈ｉ〉＝０ if−START* （（YY〈ｉ〉＝０） ＋（YY〈ｉ〉＝Ｘ）* （YY〈３〉≠Ｘ）*……*（YY〈ｉ＋１〉 ≠Ｘ））for ｉ≠３ PP〈ｉ〉＝１ if−START*（YY〈ｉ〉＝１） PP〈ｉ〉＝Ｘ otherwise. START信号は上記の方程式に含まれているの
で、START信号が作動している時はすべての
PPビツトが〔Ｘ〕に設定される。 Ｐ〈ｉ〉並びにＱ〈ｉ〉が表１に応じてデイジツ
トPP〈ｉ〉をコード化すると、Ｂ〈ｉ〉はｉ番目
の真アドレス入力ビツトをすべて組み合せた結果
を表わすために使用され、Ｃ〈ｉ〉はｉ番目の補
足されたアドレス入力ビツトをすべて組み合せた
結果を表わすために使用される。上記の方程式は
さらに表３に示された方程式に還元できる。 ｉ＝０、……、３のそれぞれにおいて、調停モ
ジユールが発生した信号Ｐ〈ｉ〉並びに要請モジ
ユールが発生した信号Bj〈ｉ〉の布線論理和であ
る信号Ｂ〈ｉは、共通バス１００の同じラインを
共有する。同様に、ｉ＝１、……、３のそれぞれ
において、信号Ｑ〈ｉ〉並びに信号Ｃ〈ｉ〉は共通
バス１００の同じラインを共有する。このことに
より共通バス１００の他の４本のラインの説明が
つく。共通バスを使用するとタイミング発生器１
１１が発生した信号ＡおよびＲにより調停モジユ
ールおよび要請モジユール間で時間が多重化す
る。
【表】
【表】
第２図に示すように、調停モジユール１０４は
モノリシツク・メモリ（Monolithic Memories）
が市販している部品No.PAL20R8などのプログラ
マブル・アレイ論理回路２０８を備えている。表
３の方程式はプログラマブル・アレイ論理回路２
０８をプログラムするために利用される。さら
に、第２図に示すように、プログラマブル・アレ
イ論理回路２０８への入力は共通バスからのデー
タから成る。かかるデータは、調停のため、Ｂ
〈０〉からＢ〈３〉へのアドレス・ビツト並びにＣ
〈０〉からＣ〈３〉のアドレス・ビツトから成る。
通常の実施では、信号Bj〈ｉ〉およびBj〈ｉ〉の
論理和は布線OR回路（すなわち負論理におい
て）により行われる。従つて、この実行では、次
のようになる。 YY〈ｉ〉＝〔１〕 Ｂ〈ｉ〉の電圧が高く、Ｃ
〈ｉ〉の電圧が低い場合、 YY〈ｉ〉＝〔Ｘ〕 Ｂ〈ｉ〉の電圧が低く、Ｃ
〈ｉ〉の電圧が低い場合、 YY＜ｉ＞＝〔Ｘ〕 Ｂ＜ｉ＞の電圧が低く、
Ｃ＜ｉ＞の電圧が低い場合、 それ故、Ｂ〈ｉ〉またはＣ〈ｉ〉の電圧が高い場
合、YY〈ｉ〉≠Ｘが成り立つ。ORゲート２０１
で入力Ｂ〈１〉およびＣ〈１〉の論理和をとること
により、信号YY1NEXが発生する。同様にOR
ゲート２０２で入力Ｂ〈２〉およびＣ〈２〉の論理
和をとることにより、入力信号YY2NEXが発生
する。最後にORゲート２０３でＢ〈３〉および
Ｃ〈３〉の論理和をとることにより、入力信号
YY3NEXが発生する。プログラマブル・アレイ
論理回路２００はモジユール１１１で発生させた
信号１０７によりクロツクを発生する。 プログラマブル・アレイ論理回路２００の内部
では、表３に示された方程式により入力は論理的
に結合され、出力−Ｐ〈０〉、−Ｐ〈２〉、−Ｐ〈３〉
、
−Ｑ〈０〉、−Ｑ〈１〉、−Ｑ〈２〉および−Ｑ〈３〉
を
作成する。これらの信号はそれぞれNANDゲー
ト２０４から２１１のそれぞれの一方の側に供給
され、これらのゲートは開放コレクタ出力を有す
ることとなる。NANDゲート２０４から２１１
のそれぞれの出力は共通バスのそれに対応するビ
ツトを駆動する。 要請モジユール１０３の作用 一例として、プロセツサＵ−１３（２進数アド
レス1101）用の要請モジユール１０３−１３が第
３図に示されている。このモジユールはモノリシ
ツク・メモリが市販している部品No.PAL16R4の
ようなプログラマブル・アレイ論理回路３００で
構成されている。プロセツサの識別は図示された
NANDゲート３０１ないし３０８のそれぞれの
一方の側を接続することにより各要請モジユール
に設定されている。NANDゲート３０１ないし
３０８の各開放コレクタ出力は共通バス１００の
対応するビツトを駆動させ、他のプロセツサから
のすべての同程度の有効出力デイジツトの布線論
理和を計算する。信号INH−13が作動（低作動）
ていないから、ゲート３０１ないし３０８の識別
ビツトは共通バス１００に供給される。 上記のように、ASK−13信号がプロセツサＵ
−１３により作動させられている場合、プロセツ
サのYY識別子および調停モジユール１０４によ
り送られたYY識別子の間の不整合がない限り、
要請モジユール１０３は指定の応答時間にそのア
ドレスをバス１００に供給する。MMT−１３が
プロセツサＵ−１３の不整合条件を表わし、さら
にＲが指定の応答時間を表わすなら、INH−１
３信号は下記の論理方程式にあてはまることとな
る。
モノリシツク・メモリ（Monolithic Memories）
が市販している部品No.PAL20R8などのプログラ
マブル・アレイ論理回路２０８を備えている。表
３の方程式はプログラマブル・アレイ論理回路２
０８をプログラムするために利用される。さら
に、第２図に示すように、プログラマブル・アレ
イ論理回路２０８への入力は共通バスからのデー
タから成る。かかるデータは、調停のため、Ｂ
〈０〉からＢ〈３〉へのアドレス・ビツト並びにＣ
〈０〉からＣ〈３〉のアドレス・ビツトから成る。
通常の実施では、信号Bj〈ｉ〉およびBj〈ｉ〉の
論理和は布線OR回路（すなわち負論理におい
て）により行われる。従つて、この実行では、次
のようになる。 YY〈ｉ〉＝〔１〕 Ｂ〈ｉ〉の電圧が高く、Ｃ
〈ｉ〉の電圧が低い場合、 YY〈ｉ〉＝〔Ｘ〕 Ｂ〈ｉ〉の電圧が低く、Ｃ
〈ｉ〉の電圧が低い場合、 YY＜ｉ＞＝〔Ｘ〕 Ｂ＜ｉ＞の電圧が低く、
Ｃ＜ｉ＞の電圧が低い場合、 それ故、Ｂ〈ｉ〉またはＣ〈ｉ〉の電圧が高い場
合、YY〈ｉ〉≠Ｘが成り立つ。ORゲート２０１
で入力Ｂ〈１〉およびＣ〈１〉の論理和をとること
により、信号YY1NEXが発生する。同様にOR
ゲート２０２で入力Ｂ〈２〉およびＣ〈２〉の論理
和をとることにより、入力信号YY2NEXが発生
する。最後にORゲート２０３でＢ〈３〉および
Ｃ〈３〉の論理和をとることにより、入力信号
YY3NEXが発生する。プログラマブル・アレイ
論理回路２００はモジユール１１１で発生させた
信号１０７によりクロツクを発生する。 プログラマブル・アレイ論理回路２００の内部
では、表３に示された方程式により入力は論理的
に結合され、出力−Ｐ〈０〉、−Ｐ〈２〉、−Ｐ〈３〉
、
−Ｑ〈０〉、−Ｑ〈１〉、−Ｑ〈２〉および−Ｑ〈３〉
を
作成する。これらの信号はそれぞれNANDゲー
ト２０４から２１１のそれぞれの一方の側に供給
され、これらのゲートは開放コレクタ出力を有す
ることとなる。NANDゲート２０４から２１１
のそれぞれの出力は共通バスのそれに対応するビ
ツトを駆動する。 要請モジユール１０３の作用 一例として、プロセツサＵ−１３（２進数アド
レス1101）用の要請モジユール１０３−１３が第
３図に示されている。このモジユールはモノリシ
ツク・メモリが市販している部品No.PAL16R4の
ようなプログラマブル・アレイ論理回路３００で
構成されている。プロセツサの識別は図示された
NANDゲート３０１ないし３０８のそれぞれの
一方の側を接続することにより各要請モジユール
に設定されている。NANDゲート３０１ないし
３０８の各開放コレクタ出力は共通バス１００の
対応するビツトを駆動させ、他のプロセツサから
のすべての同程度の有効出力デイジツトの布線論
理和を計算する。信号INH−13が作動（低作動）
ていないから、ゲート３０１ないし３０８の識別
ビツトは共通バス１００に供給される。 上記のように、ASK−13信号がプロセツサＵ
−１３により作動させられている場合、プロセツ
サのYY識別子および調停モジユール１０４によ
り送られたYY識別子の間の不整合がない限り、
要請モジユール１０３は指定の応答時間にそのア
ドレスをバス１００に供給する。MMT−１３が
プロセツサＵ−１３の不整合条件を表わし、さら
にＲが指定の応答時間を表わすなら、INH−１
３信号は下記の論理方程式にあてはまることとな
る。
【表】
整合。
プロセツサＵ−１３の不整合条件は下記の論理
方程式を利用するプログラマブル・アレイ論理回
路３００に備えられている。
プロセツサＵ−１３の不整合条件は下記の論理
方程式を利用するプログラマブル・アレイ論理回
路３００に備えられている。
【表】
調停モジユールにより送られたYY識別子がプ
ロセツサＵ−１３の要請モジユールのYY識別子
と正確に整合すると、GRT−13信号がプロセツ
サＵ−１３に送られ、共有資源１０２へのアクセ
スを有していることを指適する。プロセツサＵ−
１３のGRT−13信号は下記の論理方程式を利用
するプログラマブル・アレイ論理回路３００に備
えられている。
ロセツサＵ−１３の要請モジユールのYY識別子
と正確に整合すると、GRT−13信号がプロセツ
サＵ−１３に送られ、共有資源１０２へのアクセ
スを有していることを指適する。プロセツサＵ−
１３のGRT−13信号は下記の論理方程式を利用
するプログラマブル・アレイ論理回路３００に備
えられている。
【表】
システム・タイミング発生器１１１の作用
第５図において、システム・タイミング発生器
はカウンタ４００で構成されている。カウンタ４
００はシステム・クロツク信号４０１をカウント
し４ビツト出力d0をd2に供給する。次いで、こ
れらの出力はプログラマブル・アレイ論理回路４
０２に利用され、下記の方程式に従つて信号１０
７から１１０を発生する。
はカウンタ４００で構成されている。カウンタ４
００はシステム・クロツク信号４０１をカウント
し４ビツト出力d0をd2に供給する。次いで、こ
れらの出力はプログラマブル・アレイ論理回路４
０２に利用され、下記の方程式に従つて信号１０
７から１１０を発生する。
この発明によれば、中央プロセツサで実行され
る計算だけに基づいて複数プロセツサ間のアクセ
ス調停を行うことができる。
る計算だけに基づいて複数プロセツサ間のアクセ
ス調停を行うことができる。
第１図は本発明を具体化するシステムの簡素化
したブロツク・ダイアグラムである。第２図は共
有資源へのアクセスを要請するプロセツサ間のコ
ンテンシヨンを解消する中央プロセツサにより利
用される調停モジユールのブロツク・ダイアグラ
ムである。第３図は共有資源へのアクセスがプロ
セツサによつて行なわれる要請モジユールのブロ
ツク・ダイアグラムである。第４図は調停プロセ
スで用いられる数個のクロツク信号の作動上の関
係を示すタイミング・ダイアグラムである。第５
図は調停プロセスで用いられるタイミング信号を
発生するモジユールのブロツク・ダイアグラムで
ある。 Ｕ−０〜Ｕ−１５……プロセツサ、１０１……
中央プロセツサ、１０２……共有資源、１０３−
０〜１０３−１５……要請モジユール、１０４…
…調停モジユール。
したブロツク・ダイアグラムである。第２図は共
有資源へのアクセスを要請するプロセツサ間のコ
ンテンシヨンを解消する中央プロセツサにより利
用される調停モジユールのブロツク・ダイアグラ
ムである。第３図は共有資源へのアクセスがプロ
セツサによつて行なわれる要請モジユールのブロ
ツク・ダイアグラムである。第４図は調停プロセ
スで用いられる数個のクロツク信号の作動上の関
係を示すタイミング・ダイアグラムである。第５
図は調停プロセスで用いられるタイミング信号を
発生するモジユールのブロツク・ダイアグラムで
ある。 Ｕ−０〜Ｕ−１５……プロセツサ、１０１……
中央プロセツサ、１０２……共有資源、１０３−
０〜１０３−１５……要請モジユール、１０４…
…調停モジユール。
Claims (1)
- 【特許請求の範囲】 １ 個別のｍビツトの識別子で指示されるＮ（≦
2m）個のプロセツサが共有資源へのアクセスを同
時に要求しているときに、そのうちの１つを中央
プロセツサが選択する方法において、つぎのステ
ツプを有することを特徴とするプロセツサ選択方
法。 (a) Ｎ個の識別子の各々を論理的に結合するとと
もに、Ｎ個の上記識別子の２値補数の各々を論
理的に結合して、第１のｍビツト・ワードおよ
び第２のｍビツト・ワードを生成するステツ
プ。 (b) 第１の値、第２の値および第３の値を要素と
する集合から選択された値を各デイジツト位置
に代入してｍビツトのサブセツト識別子を生成
し、要求プロセツサのサブセツトを指示するス
テツプ。 上記サブセツト識別子の各デイジツト位置の
値は、上記第１のｍビツト・ワードおよび上記
第２のｍビツト・ワードの対応するデイジツト
位置の一対のビツト値の配列に応じて決定され
る。上記第１の値および第２の値はサブセツト
に含まれる要求プロセツサの特定を行い、上記
第３の値は特定を行わず、上記第３の値により
上記サブセツトの大きさが決定される。 (c) 上記サブセツト識別子の第３の値を、上記中
央プロセツサで実行される予め定められた処理
により、上記第１の値または第２の値に置き換
えて、上記サブセツト中の単一のプロセツサの
みを残すステツプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US794354 | 1985-10-31 | ||
| US06/794,354 US4794516A (en) | 1985-10-31 | 1985-10-31 | Method and apparatus for communicating data between a host and a plurality of parallel processors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107363A JPS62107363A (ja) | 1987-05-18 |
| JPH033257B2 true JPH033257B2 (ja) | 1991-01-18 |
Family
ID=25162407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242228A Granted JPS62107363A (ja) | 1985-10-31 | 1986-10-14 | プロセツサ選択装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4794516A (ja) |
| EP (1) | EP0220536B1 (ja) |
| JP (1) | JPS62107363A (ja) |
| DE (1) | DE3676426D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2042510T3 (es) * | 1986-04-02 | 1993-12-16 | Siemens Ag | Procedimiento para la activacion de una memoria comun de un sistema multiprocesador constituido por sistemas microprocesadores individuales. |
| US5155854A (en) * | 1989-02-03 | 1992-10-13 | Digital Equipment Corporation | System for arbitrating communication requests using multi-pass control unit based on availability of system resources |
| US5499356A (en) * | 1989-12-29 | 1996-03-12 | Cray Research, Inc. | Method and apparatus for a multiprocessor resource lockout instruction |
| US5212796A (en) * | 1990-01-02 | 1993-05-18 | Motorola, Inc. | System with modules using priority numbers related to interrupt vectors for bit-serial-arbitration on independent arbitration bus while CPU executing instructions |
| JPH05508496A (ja) * | 1990-06-11 | 1993-11-25 | クレイ、リサーチ、インコーポレーテッド | 命令をロードおよびフラグする方法および装置 |
| US5132967A (en) * | 1990-10-29 | 1992-07-21 | International Business Machines Corporation | Single competitor arbitration scheme for common bus |
| US5379438A (en) * | 1990-12-14 | 1995-01-03 | Xerox Corporation | Transferring a processing unit's data between substrates in a parallel processor |
| JPH05274273A (ja) * | 1991-06-28 | 1993-10-22 | Digital Equip Corp <Dec> | コンピュータ・システムに於ける素子のインターロック・スキーム |
| US5191656A (en) * | 1991-08-29 | 1993-03-02 | Digital Equipment Corporation | Method and apparatus for shared use of a multiplexed address/data signal bus by multiple bus masters |
| US5265212A (en) * | 1992-04-01 | 1993-11-23 | Digital Equipment Corporation | Sharing of bus access among multiple state machines with minimal wait time and prioritization of like cycle types |
| AU4454993A (en) * | 1992-08-10 | 1994-02-17 | Lucent Technologies Inc. | A radio communication system and a radio base station for use in such a system |
| DE4422418B4 (de) * | 1994-03-25 | 2008-03-27 | Iav Gmbh Ingenieurgesellschaft Auto Und Verkehr | Verfahren zur elektronischen Erhebung von Straßenbenutzungsgebühren und zur Kontrolle deren Erhebung bei Straßenfahrzeugen |
| DE19528599C2 (de) * | 1995-08-03 | 1999-05-27 | Siemens Ag | Verfahren zur Zugriffssteuerung von einer Datenstation auf mobile Datenträger |
| US9563594B2 (en) | 2014-05-30 | 2017-02-07 | International Business Machines Corporation | Intercomponent data communication between multiple time zones |
| US9582442B2 (en) * | 2014-05-30 | 2017-02-28 | International Business Machines Corporation | Intercomponent data communication between different processors |
| US11544214B2 (en) * | 2015-02-02 | 2023-01-03 | Optimum Semiconductor Technologies, Inc. | Monolithic vector processor configured to operate on variable length vectors using a vector length register |
| US10275379B2 (en) | 2017-02-06 | 2019-04-30 | International Business Machines Corporation | Managing starvation in a distributed arbitration scheme |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1985
- 1985-10-31 US US06/794,354 patent/US4794516A/en not_active Expired - Fee Related
-
1986
- 1986-10-03 DE DE8686113663T patent/DE3676426D1/de not_active Expired - Lifetime
- 1986-10-03 EP EP86113663A patent/EP0220536B1/en not_active Expired
- 1986-10-14 JP JP61242228A patent/JPS62107363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3676426D1 (de) | 1991-02-07 |
| EP0220536A3 (en) | 1987-08-05 |
| EP0220536B1 (en) | 1991-01-02 |
| JPS62107363A (ja) | 1987-05-18 |
| EP0220536A2 (en) | 1987-05-06 |
| US4794516A (en) | 1988-12-27 |
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