JPH0332923B2 - - Google Patents
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- JPH0332923B2 JPH0332923B2 JP60052478A JP5247885A JPH0332923B2 JP H0332923 B2 JPH0332923 B2 JP H0332923B2 JP 60052478 A JP60052478 A JP 60052478A JP 5247885 A JP5247885 A JP 5247885A JP H0332923 B2 JPH0332923 B2 JP H0332923B2
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- current
- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明にかかる半導体集積回路は、そのゲート
が共通接続された一対のトランジスタを有し、そ
の一方のトランジスタのソース（エミツタ）に入
力される入力信号レベルの変化に応じて他方のト
ランジスタのソース（エミツタ）から所定の出力
レベルが出力される回路、および該他方のトラン
ジスタに接続された負荷に応じて該他方のトラン
ジスタに流れる電流に比例した電流を該一方のト
ランジスタに流すためのカレントミラー回路をそ
なえ、該カレントミラー回路に流れる電流に応じ
て該１対のトランジスタのゲート電位が変化し、
それによつて該負荷の大小に応じて電源電流を増
減させることができ、それだけ低パワーとしたア
ナログバツフア回路をそなえている。
が共通接続された一対のトランジスタを有し、そ
の一方のトランジスタのソース（エミツタ）に入
力される入力信号レベルの変化に応じて他方のト
ランジスタのソース（エミツタ）から所定の出力
レベルが出力される回路、および該他方のトラン
ジスタに接続された負荷に応じて該他方のトラン
ジスタに流れる電流に比例した電流を該一方のト
ランジスタに流すためのカレントミラー回路をそ
なえ、該カレントミラー回路に流れる電流に応じ
て該１対のトランジスタのゲート電位が変化し、
それによつて該負荷の大小に応じて電源電流を増
減させることができ、それだけ低パワーとしたア
ナログバツフア回路をそなえている。
また本発明の他の形態にかかる半導体集積回路
は、上記アナログバツフア回路において該一方の
トランジスタのソース（エミツタ）に入力される
入力信号が任意の固定電圧レベルとされ、該他方
のトランジスタのソース（エミツタ）には外付け
の可変抵抗が接続され、該カレントミラー回路を
構成する１つのトランジスタには定電流端子が設
けられていて、該カレントミラー回路に流れる電
流に応じて該１対のトランジスタのゲート電位が
変化するとともに、該定電流端子から該可変抵抗
の値に応じた所定の定電流を安定にとり出すこと
ができる定電流出力回路をそなえている。
は、上記アナログバツフア回路において該一方の
トランジスタのソース（エミツタ）に入力される
入力信号が任意の固定電圧レベルとされ、該他方
のトランジスタのソース（エミツタ）には外付け
の可変抵抗が接続され、該カレントミラー回路を
構成する１つのトランジスタには定電流端子が設
けられていて、該カレントミラー回路に流れる電
流に応じて該１対のトランジスタのゲート電位が
変化するとともに、該定電流端子から該可変抵抗
の値に応じた所定の定電流を安定にとり出すこと
ができる定電流出力回路をそなえている。
本発明は半導体集積回路に関し、特に負荷の大
小に拘らず入力信号レベルに応じた出力レベルに
よつて該負荷を駆動することができるアナログバ
ツフア回路をそなえた半導体集積回路に関する。
小に拘らず入力信号レベルに応じた出力レベルに
よつて該負荷を駆動することができるアナログバ
ツフア回路をそなえた半導体集積回路に関する。
更に本発明の他の形態は、該アナログバツフア
回路を利用し、外付された可変抵抗の抵抗値に応
じて所定の定電流を安定にとり出すことができる
定電流出力回路をそなえた半導体集積回路に関す
る。
回路を利用し、外付された可変抵抗の抵抗値に応
じて所定の定電流を安定にとり出すことができる
定電流出力回路をそなえた半導体集積回路に関す
る。
第５図は、従来の半導体集積回路における所謂
差動入力型のアナログバツフアアンプの１例を示
すもので、該アナログバツフアアンプは、Ｐチヤ
ンネルトランジスタT11，T12、そのソースが共
通接続されたＮチヤンネルトランジスタT13，
T14、および定電流源１５からなる差動段と、Ｐ
チヤンネルトランジスタT16および定電流源１７
からなる出力段とをそなえており、該差動段を構
成するトランジスタT14のゲートには入力端子IN
から所定の入力信号VINが入力される。
差動入力型のアナログバツフアアンプの１例を示
すもので、該アナログバツフアアンプは、Ｐチヤ
ンネルトランジスタT11，T12、そのソースが共
通接続されたＮチヤンネルトランジスタT13，
T14、および定電流源１５からなる差動段と、Ｐ
チヤンネルトランジスタT16および定電流源１７
からなる出力段とをそなえており、該差動段を構
成するトランジスタT14のゲートには入力端子IN
から所定の入力信号VINが入力される。
そして該ＮチヤンネルトランジスタT14のドレ
イン側の電圧レベルが、出力段を構成するＰチヤ
ンネルトランジスタT16のゲートに入力される。
また該ＰチヤンネルトランジスタT16のドレイン
側とアース間には定電流源１７が接続されるとと
もに、該トランジスタT16のドレイン側からとり
出される出力電圧VOUTは該トランジスタT13のゲ
ートにフイードバツクされる。
イン側の電圧レベルが、出力段を構成するＰチヤ
ンネルトランジスタT16のゲートに入力される。
また該ＰチヤンネルトランジスタT16のドレイン
側とアース間には定電流源１７が接続されるとと
もに、該トランジスタT16のドレイン側からとり
出される出力電圧VOUTは該トランジスタT13のゲ
ートにフイードバツクされる。
このようにして、仮に該トランジスタT14に入
力される入力信号レベルが増加すれば該トランジ
スタT14のドレイン側の電圧レベルが低下し、該
低下した電圧レベルが出力段のトランジスタT16
によつて反転され、該トランジスタT16のドレイ
ン側（出力端子OUT側）からは、該出力端子
OUTに接続された負荷Ｒの大小に拘らず、該入
力信号レベルVINにほぼ等しい出力電圧VOUTが出
力される。そしてかかるアナログバツフアアンプ
を用いることによつて出力側の駆動能力が増大さ
れる。更に第５図において、トランジスタT14の
ドレインとトランジスタT16のドレイン間にはコ
ンデンサＣが接続されており、該コンデンサＣは
アナログバツフアアンプの発振を防止するための
位相補正用として必要なものである。
力される入力信号レベルが増加すれば該トランジ
スタT14のドレイン側の電圧レベルが低下し、該
低下した電圧レベルが出力段のトランジスタT16
によつて反転され、該トランジスタT16のドレイ
ン側（出力端子OUT側）からは、該出力端子
OUTに接続された負荷Ｒの大小に拘らず、該入
力信号レベルVINにほぼ等しい出力電圧VOUTが出
力される。そしてかかるアナログバツフアアンプ
を用いることによつて出力側の駆動能力が増大さ
れる。更に第５図において、トランジスタT14の
ドレインとトランジスタT16のドレイン間にはコ
ンデンサＣが接続されており、該コンデンサＣは
アナログバツフアアンプの発振を防止するための
位相補正用として必要なものである。
しかしながらかかる従来形のアナログバツフア
アンプをそなえた半導体集積回路においては、上
述したようにその出力段からとり出された出力電
圧VOUTがトランジスタT13のゲートにフイードバ
ツク（全帰還）されるため、その出力端子OUT
に接続される負荷Ｒの周波数特性によつては回路
が発振するおそれがあり、それを防止するために
トランジスタT14のドレインとトランジスタT16
のドレインとの間に上述した位相補正用のコンデ
ンサＣが接続されている。このため該半導体集積
回路において該コンデンサＣの占める部分にかな
りの面積を必要として、それだけ全体のレイアウ
ト面積が増加する（このコンデンサＣを小型のも
のとすればそれだけ駆動される負荷の範囲が狭く
なる）という問題点があつた。
アンプをそなえた半導体集積回路においては、上
述したようにその出力段からとり出された出力電
圧VOUTがトランジスタT13のゲートにフイードバ
ツク（全帰還）されるため、その出力端子OUT
に接続される負荷Ｒの周波数特性によつては回路
が発振するおそれがあり、それを防止するために
トランジスタT14のドレインとトランジスタT16
のドレインとの間に上述した位相補正用のコンデ
ンサＣが接続されている。このため該半導体集積
回路において該コンデンサＣの占める部分にかな
りの面積を必要として、それだけ全体のレイアウ
ト面積が増加する（このコンデンサＣを小型のも
のとすればそれだけ駆動される負荷の範囲が狭く
なる）という問題点があつた。
更に該従来形のものにおいては、駆動される負
荷の大小に拘らず常に定電流源によつて一定の電
流が流される。特に出力段を構成する定電流源１
７は最大負荷時における出力電流を想定して設定
しなければならず、常に最大負荷時と同等の電流
を流すことになりそれだけ無駄なパワーが消費さ
れて不経済であるという別の問題点もあつた。
荷の大小に拘らず常に定電流源によつて一定の電
流が流される。特に出力段を構成する定電流源１
７は最大負荷時における出力電流を想定して設定
しなければならず、常に最大負荷時と同等の電流
を流すことになりそれだけ無駄なパワーが消費さ
れて不経済であるという別の問題点もあつた。
本発明はかかる問題点を解決するためになされ
たものであつて、該アナログバツフア回路を構成
するにあたり、フイードバツク回路がなく、した
がつて上記した位相補正用のコンデンサを不要と
して全体のレイアウト面積を挟めることができ、
更に駆動される負荷の大小に応じて回路全体の電
流を増減させるようにして無駄なパワーを節約し
低パワーとした半導体集積回路を提供することを
目的とする。なお本発明の半導体集積回路によれ
ばその定常時における入力インピーダンスを大き
くすることができ、それによつて該バツフア回路
へ出力する系の駆動能力を小さくしうるものであ
る。
たものであつて、該アナログバツフア回路を構成
するにあたり、フイードバツク回路がなく、した
がつて上記した位相補正用のコンデンサを不要と
して全体のレイアウト面積を挟めることができ、
更に駆動される負荷の大小に応じて回路全体の電
流を増減させるようにして無駄なパワーを節約し
低パワーとした半導体集積回路を提供することを
目的とする。なお本発明の半導体集積回路によれ
ばその定常時における入力インピーダンスを大き
くすることができ、それによつて該バツフア回路
へ出力する系の駆動能力を小さくしうるものであ
る。
更に本発明の他の形態においては、上述したア
ナログバツフア回路を利用して定電流出力回路を
構成し、それによつて上記各問題点を解決すると
ともに、外部に外付けされた可変抵抗の抵抗値に
応じて所定の定電流を高精度かつ安定にとり出す
ことができる半導体集積回路を提供することを目
的とする。
ナログバツフア回路を利用して定電流出力回路を
構成し、それによつて上記各問題点を解決すると
ともに、外部に外付けされた可変抵抗の抵抗値に
応じて所定の定電流を高精度かつ安定にとり出す
ことができる半導体集積回路を提供することを目
的とする。
上記問題点を解決するために本発明の一形態に
よれば、ゲートが共通接続された一対のトランジ
スタを有し、その一方のトランジスタのソース
（エミツタ）に入力される入力信号レベルの変動
に応じて他方のトランジスタのソース（エミツ
タ）から所定の出力レベルが出力される回路、お
よび該他方のトランジスタに接続された負荷に応
じて該他方のトランジスタに流れる電流に比例し
た電流を該一方のトランジスタに流すためのカレ
ントミラー回路をそなえ、該カレントミラー回路
に流れる電流に応じて該１対のトランジスタのゲ
ート電位が変化するようにした半導体集積回路が
提供される。
よれば、ゲートが共通接続された一対のトランジ
スタを有し、その一方のトランジスタのソース
（エミツタ）に入力される入力信号レベルの変動
に応じて他方のトランジスタのソース（エミツ
タ）から所定の出力レベルが出力される回路、お
よび該他方のトランジスタに接続された負荷に応
じて該他方のトランジスタに流れる電流に比例し
た電流を該一方のトランジスタに流すためのカレ
ントミラー回路をそなえ、該カレントミラー回路
に流れる電流に応じて該１対のトランジスタのゲ
ート電位が変化するようにした半導体集積回路が
提供される。
また本発明の他の形態によれば、ゲートが共通
接続された一対のトランジスタを有し、その一方
のトランジスタのソース（エミツタ）に入力され
る任意の固定電圧レベルに応じて他方のトンジス
タのソース（エミツタ）から所定の固定出力レベ
ルが出力される回路、および該他方のトランジス
タに接続された可変抵抗の抵抗値に応じて該他方
のトランジスタに流れる電流に比例した電流を該
一方のトランジスタに流すためのカレントミラー
回路であつて、該カレントミラー回路を構成する
１つのトランジスタに定電流端子を有するものを
そなえ、該カレントミラー回路に流れる電流に応
じて該一対のトランジスタのゲート電位が変化さ
れるとともに、該定電流端子から該可変抵抗の抵
抗値に応じた所定の定電流がとり出される半導体
集積回路が提供される。
接続された一対のトランジスタを有し、その一方
のトランジスタのソース（エミツタ）に入力され
る任意の固定電圧レベルに応じて他方のトンジス
タのソース（エミツタ）から所定の固定出力レベ
ルが出力される回路、および該他方のトランジス
タに接続された可変抵抗の抵抗値に応じて該他方
のトランジスタに流れる電流に比例した電流を該
一方のトランジスタに流すためのカレントミラー
回路であつて、該カレントミラー回路を構成する
１つのトランジスタに定電流端子を有するものを
そなえ、該カレントミラー回路に流れる電流に応
じて該一対のトランジスタのゲート電位が変化さ
れるとともに、該定電流端子から該可変抵抗の抵
抗値に応じた所定の定電流がとり出される半導体
集積回路が提供される。
上記本発明の一形態にかかる構成によれば、該
一対のトランジスタのうち一方のトランジスタの
ソース（エミツタ）に入力される入力信号レベル
の変化に応じて、他方のトランジスタのソース
（エミツタ）から該入力信号レベルに対応した出
力レベルが出力される。そして該カレントミラー
回路を利用して該一方のトランジスタに流れる電
流を該他方のトランジスタに流れる負荷電流に比
例させ、それに伴つて該一対のトランジスタのゲ
ート電位が該負荷電流に応じて変化され、その負
荷に必要な駆動能力が与えられる。
一対のトランジスタのうち一方のトランジスタの
ソース（エミツタ）に入力される入力信号レベル
の変化に応じて、他方のトランジスタのソース
（エミツタ）から該入力信号レベルに対応した出
力レベルが出力される。そして該カレントミラー
回路を利用して該一方のトランジスタに流れる電
流を該他方のトランジスタに流れる負荷電流に比
例させ、それに伴つて該一対のトランジスタのゲ
ート電位が該負荷電流に応じて変化され、その負
荷に必要な駆動能力が与えられる。
また本発明の他の形態にかかる構成によれば、
該一方のトランジスタのソース（エミツタ）に入
力される入力信号として任意の固定電圧レベル
（直流電圧）が入力され、該他方のトランジスタ
のソース（エミツタ）から該固定の直流電圧レベ
ルに対応した出力レベルが出力される。そして該
カレントミラー回路を利用して該一方のトランジ
スタに流れる電流を該他方のトランジスタに流れ
る該外付けの可変抵抗の値に応じた所定の定電流
に比例させ、それに伴つて該１対のトランジスタ
のゲート電位が該定電流に応じて変化されるとと
もに、該カレントミラー回路の定電流端子から該
可変抵抗の値に応じた所定の定電流がとり出され
る。
該一方のトランジスタのソース（エミツタ）に入
力される入力信号として任意の固定電圧レベル
（直流電圧）が入力され、該他方のトランジスタ
のソース（エミツタ）から該固定の直流電圧レベ
ルに対応した出力レベルが出力される。そして該
カレントミラー回路を利用して該一方のトランジ
スタに流れる電流を該他方のトランジスタに流れ
る該外付けの可変抵抗の値に応じた所定の定電流
に比例させ、それに伴つて該１対のトランジスタ
のゲート電位が該定電流に応じて変化されるとと
もに、該カレントミラー回路の定電流端子から該
可変抵抗の値に応じた所定の定電流がとり出され
る。
第１図は本発明にかかる半導体集積回路の一実
施例を示すもので、そのゲートが共通接続された
一対のＮチヤンネルトランジスタT5，T8を有し、
その一方のトランジスタT5のソース側には入力
端子INが接続され、該入力端子INから入力され
る入力信号レベルVINの変動に応じて、該一対の
トランジスタT5，T8の各ゲートの電位はほぼ
（VIN＋VTH）（ただしVTHは該トランジスタT5，
T8のしきい値）となり、その結果、他方のトラ
ンジスタT8のソース側（出力端子OUT側）に生
ずる出力レベルVOUTは上記入力信号レベルVINと
等しくなり、これにより該出力端子OUTに接続
された負荷Ｒに対し所定の負荷電流が供給され
る。
施例を示すもので、そのゲートが共通接続された
一対のＮチヤンネルトランジスタT5，T8を有し、
その一方のトランジスタT5のソース側には入力
端子INが接続され、該入力端子INから入力され
る入力信号レベルVINの変動に応じて、該一対の
トランジスタT5，T8の各ゲートの電位はほぼ
（VIN＋VTH）（ただしVTHは該トランジスタT5，
T8のしきい値）となり、その結果、他方のトラ
ンジスタT8のソース側（出力端子OUT側）に生
ずる出力レベルVOUTは上記入力信号レベルVINと
等しくなり、これにより該出力端子OUTに接続
された負荷Ｒに対し所定の負荷電流が供給され
る。
いま仮に該入力信号レベルVIN又は該負荷Ｒの
大きさに応じてその負荷電流が増加したとする
と、該出力端子OUTと接続された該Ｎチヤンネ
ルトランジスタT8は該増加した負荷電流を電源
VCCからトランジスタT7を通して流そうとし、そ
の結果該トランジスタT8のドレイン電位が下つ
てくる。
大きさに応じてその負荷電流が増加したとする
と、該出力端子OUTと接続された該Ｎチヤンネ
ルトランジスタT8は該増加した負荷電流を電源
VCCからトランジスタT7を通して流そうとし、そ
の結果該トランジスタT8のドレイン電位が下つ
てくる。
ここで該トランジスタT7とT4およびT1（何れ
もＰチヤンネル）はそのゲートが共通に接続され
て所謂カレントミラー回路１を構成し、該トラン
ジスタT4およびT1には該トランジスタT7に流れ
る負荷電流に比例した電流（該トランジスタT7
と各トランジスタT4，T1との大きさの比（通常
β比という）によつて決まる）が流れる。
もＰチヤンネル）はそのゲートが共通に接続され
て所謂カレントミラー回路１を構成し、該トラン
ジスタT4およびT1には該トランジスタT7に流れ
る負荷電流に比例した電流（該トランジスタT7
と各トランジスタT4，T1との大きさの比（通常
β比という）によつて決まる）が流れる。
このようにして該負荷電流の増加時には該カレ
ントミラー回路１を構成する各トランジスタT7，
T4，T1のゲート電位（トランジスタT8のドレイ
ン電位に等しい）が下り、該Ｐチヤンネルトラン
ジスタT4も電流を流そうとし、その結果そのド
レイン側の電位、すなわち該１対のトランジスタ
T5，T8のゲート電位が上つてくる。このように
して該負荷電流の増加に応じて該１対のＮチヤン
ネルトランジスタT5，T8のゲート電位が上昇し、
そのゲートバイアスの不足を補う方向に補正され
る。
ントミラー回路１を構成する各トランジスタT7，
T4，T1のゲート電位（トランジスタT8のドレイ
ン電位に等しい）が下り、該Ｐチヤンネルトラン
ジスタT4も電流を流そうとし、その結果そのド
レイン側の電位、すなわち該１対のトランジスタ
T5，T8のゲート電位が上つてくる。このように
して該負荷電流の増加に応じて該１対のＮチヤン
ネルトランジスタT5，T8のゲート電位が上昇し、
そのゲートバイアスの不足を補う方向に補正され
る。
このようにして該入力信号レベルVIN又は該負
荷Ｒの大きさに応じてその負荷電流が増加すれば
それに伴つて電源VCCから供給される電源電流が
増加し、同様にして該負荷電流が減少したときに
は該電源から供給される電源電流は減少する。
荷Ｒの大きさに応じてその負荷電流が増加すれば
それに伴つて電源VCCから供給される電源電流が
増加し、同様にして該負荷電流が減少したときに
は該電源から供給される電源電流は減少する。
また該カレントミラー回路１を構成するトラン
ジスタT1に流れる電流も該トランジスタT4に流
れる電流と等しくされ（各トランジスタT1，T4
の大きさが同じであるとして）、該電流がトラン
ジスタT2，T3を通して流れることになる。
ジスタT1に流れる電流も該トランジスタT4に流
れる電流と等しくされ（各トランジスタT1，T4
の大きさが同じであるとして）、該電流がトラン
ジスタT2，T3を通して流れることになる。
そして該トランジスタT3とトランジスタT6（と
もにＮチヤンネル）もカレントミラー回路２を構
成するため、各トランジスタT3，T6の大きさを
同じにすれば、該トランジスタT6に流れる電流
も該トランジスタT3に流れる電流と等しくされ
る。その結果トランジスタT4，T5を通して該ト
ランジスタT5のソース側（入力端子側）に流れ
る電流は殆んどそのままトランジスタT6に流れ
こむことになり、定常時において入力端子INか
ら流入しあるいは該入力端子INに流出する電流
をほぼ零とすることができ、そのことは定常時に
おける回路の入力インピーダンスがきわめて大き
いことに相当し、それだけ系の駆動能力を小さく
済ませることができる。なおトランジスタT1と
直列に接続されているトランジスタT2は本質的
には必要のないものであるが、トランジスタT5，
T8とのバランスをとるために設けられるもので
あり、これによつて精度の向上をはかることがで
きる。
もにＮチヤンネル）もカレントミラー回路２を構
成するため、各トランジスタT3，T6の大きさを
同じにすれば、該トランジスタT6に流れる電流
も該トランジスタT3に流れる電流と等しくされ
る。その結果トランジスタT4，T5を通して該ト
ランジスタT5のソース側（入力端子側）に流れ
る電流は殆んどそのままトランジスタT6に流れ
こむことになり、定常時において入力端子INか
ら流入しあるいは該入力端子INに流出する電流
をほぼ零とすることができ、そのことは定常時に
おける回路の入力インピーダンスがきわめて大き
いことに相当し、それだけ系の駆動能力を小さく
済ませることができる。なおトランジスタT1と
直列に接続されているトランジスタT2は本質的
には必要のないものであるが、トランジスタT5，
T8とのバランスをとるために設けられるもので
あり、これによつて精度の向上をはかることがで
きる。
以上のようにして本発明によれば、負荷電流の
大きさに応じて電源からの供給電流を増減するこ
とができそれだけ無駄な電力消費をなくした低パ
ワーのアナログバツフア回路をそなえた半導体集
積回路がえられる。
大きさに応じて電源からの供給電流を増減するこ
とができそれだけ無駄な電力消費をなくした低パ
ワーのアナログバツフア回路をそなえた半導体集
積回路がえられる。
第２図は上記第１図に示されるアナログバツフ
ア回路を利用した定電流出力回路を有する、本発
明の他の形態としての半導体集積回路の一実施例
を示す回路図であつて、そのゲートが共通接続さ
れた一対のトランジスタT5，T8のうち、一方の
トランジスタT5のソース側に設けられた入力端
子INには任意の固定バイアス電圧（直流バイア
ス電圧）Vrefが加えられ、その結果他方のトラン
ジスタT8のソース側（可変抵抗接続端子Ｔ側）
に生ずる出力レベルVAは上記入力側の固定バイ
アス電圧Vrefに等しくなる。
ア回路を利用した定電流出力回路を有する、本発
明の他の形態としての半導体集積回路の一実施例
を示す回路図であつて、そのゲートが共通接続さ
れた一対のトランジスタT5，T8のうち、一方の
トランジスタT5のソース側に設けられた入力端
子INには任意の固定バイアス電圧（直流バイア
ス電圧）Vrefが加えられ、その結果他方のトラン
ジスタT8のソース側（可変抵抗接続端子Ｔ側）
に生ずる出力レベルVAは上記入力側の固定バイ
アス電圧Vrefに等しくなる。
そして該可変抵抗接続端子Ｔには外付けの可変
抵抗RCNTが接続され、該可変抵抗RCNTの値を変え
ることによつて、そこを流れる電流I1は該出力レ
ベルVAすなわち固定バイアス電圧Vrefを該可変
抵抗RCNTの抵抗値で除した値とされる。
抵抗RCNTが接続され、該可変抵抗RCNTの値を変え
ることによつて、そこを流れる電流I1は該出力レ
ベルVAすなわち固定バイアス電圧Vrefを該可変
抵抗RCNTの抵抗値で除した値とされる。
一方そのドレイン側に定電流端子OUTを有す
るＰチヤンネルトランジスタT9は上記各Ｐチヤ
ンネルトランジスタT1，T4，T7とともにカレン
トミラー回路１を構成しているため、該トランジ
スタT7に流れる電流値を上記I1とすれば、該トラ
ンジスタT9を流れる電流（すなわち定電流端子
OUTからとり出される電流）I2は、 I2＝β9／β7I1＝β9／β7VA／R′＝β9／β7Vre
f／R′ （ただしトランジスタT7のβをβ7、T9のβをβ9
とする。βとはトランジスタの能力により決定さ
れる１パラメータで、トランジスタの大きさ、移
動度、ゲート酸化膜厚等により決定される定数で
ある。R′は可変抵抗RCNTの抵抗値）となり、した
がつて該Vrefを一定（任意の固定電圧）とすれ
ば、該定電流端子OUTからとり出される電流値
I2は、可変抵抗RCNTの抵抗値R′だけの関数とな
る。したがつて該可変抵抗RCNTとして高精度の抵
抗を外付けすることによつて、該可変抵抗RCNTの
抵抗値のみによつて制御されるきわめて安定度の
高い所望の定電流I2を出力しうる定電流源を得る
ことができる。
るＰチヤンネルトランジスタT9は上記各Ｐチヤ
ンネルトランジスタT1，T4，T7とともにカレン
トミラー回路１を構成しているため、該トランジ
スタT7に流れる電流値を上記I1とすれば、該トラ
ンジスタT9を流れる電流（すなわち定電流端子
OUTからとり出される電流）I2は、 I2＝β9／β7I1＝β9／β7VA／R′＝β9／β7Vre
f／R′ （ただしトランジスタT7のβをβ7、T9のβをβ9
とする。βとはトランジスタの能力により決定さ
れる１パラメータで、トランジスタの大きさ、移
動度、ゲート酸化膜厚等により決定される定数で
ある。R′は可変抵抗RCNTの抵抗値）となり、した
がつて該Vrefを一定（任意の固定電圧）とすれ
ば、該定電流端子OUTからとり出される電流値
I2は、可変抵抗RCNTの抵抗値R′だけの関数とな
る。したがつて該可変抵抗RCNTとして高精度の抵
抗を外付けすることによつて、該可変抵抗RCNTの
抵抗値のみによつて制御されるきわめて安定度の
高い所望の定電流I2を出力しうる定電流源を得る
ことができる。
なおこの種の外付け可変抵抗RCNTによつて所望
の定電流を外部にとり出す定電流出力回路として
は従来より例えば第６図に示されるような回路が
知られている。該回路においてそのゲートが共通
接続された一対のトランジスタT21，T22はカレ
ントミラー回路３を構成しており、その一方のト
ランジスタT21のドレイン側（可変抵抗接続端子
Ｔ側）には可変抵抗RCNTが接続され、他方のトラ
ンジスタT22のドレイン側には定電流端子OUTが
接続されている。
の定電流を外部にとり出す定電流出力回路として
は従来より例えば第６図に示されるような回路が
知られている。該回路においてそのゲートが共通
接続された一対のトランジスタT21，T22はカレ
ントミラー回路３を構成しており、その一方のト
ランジスタT21のドレイン側（可変抵抗接続端子
Ｔ側）には可変抵抗RCNTが接続され、他方のトラ
ンジスタT22のドレイン側には定電流端子OUTが
接続されている。
以上のような構成によつて該定電流端子OUT
からとり出される電流I2′が、該可変抵抗RCNTを流
れる電流I1′（すなわちトランジスタT21のドレイ
ン側に生ずる電位VA′を該可変抵抗RCNT抵抗値で
除した値）に比例するようにされている。しかし
ながら該電位VA′は電源電圧VCCから該トランジ
スタT21のしきい値VTHを差引いたものとなり、
該トランジスタT21のしきい値VTHのばらつきに
よつて該VA′の値が変動し、その結果当然、上記
電流値I2′も変動することになり、精度が向上し
なかつた。
からとり出される電流I2′が、該可変抵抗RCNTを流
れる電流I1′（すなわちトランジスタT21のドレイ
ン側に生ずる電位VA′を該可変抵抗RCNT抵抗値で
除した値）に比例するようにされている。しかし
ながら該電位VA′は電源電圧VCCから該トランジ
スタT21のしきい値VTHを差引いたものとなり、
該トランジスタT21のしきい値VTHのばらつきに
よつて該VA′の値が変動し、その結果当然、上記
電流値I2′も変動することになり、精度が向上し
なかつた。
これに対し上記第２図に示されるような本発明
の回路によれば、所望の定電流を高精度にかつ安
定にとり出すことができ、しかも消費電力の少な
い所謂低パワーの定電流源をそなえた半導体集積
回路がえられる。
の回路によれば、所望の定電流を高精度にかつ安
定にとり出すことができ、しかも消費電力の少な
い所謂低パワーの定電流源をそなえた半導体集積
回路がえられる。
なお上記第１図、第２図に示される本発明の各
実施例についてはトランジスタT1乃至T9として
MOSトランジスタが用いられているが、これら
の各トランジスタは必ずしもMOSトランジスタ
に限定されるものではなく例えばバイポーラトラ
ンジスタを用いることもできる。
実施例についてはトランジスタT1乃至T9として
MOSトランジスタが用いられているが、これら
の各トランジスタは必ずしもMOSトランジスタ
に限定されるものではなく例えばバイポーラトラ
ンジスタを用いることもできる。
第３図および第４図は、それぞれ第１図および
第２図に示される回路における各MOSトランジ
スタT1乃至T8およびT1乃至T9をそれぞれバイポ
ーラトランジスタT1′乃至T8′およびT1′乃至T9′に
おきかえたもので、その動作はそれぞれ第１図お
よび第２図の場合と同様である。
第２図に示される回路における各MOSトランジ
スタT1乃至T8およびT1乃至T9をそれぞれバイポ
ーラトランジスタT1′乃至T8′およびT1′乃至T9′に
おきかえたもので、その動作はそれぞれ第１図お
よび第２図の場合と同様である。
この場合、上述したようにトランジスタT2は
本質的に必ずしも必要とはされないので、第３図
および第４図の各回路においては、該トランジス
タT2に対応するトランジスタは用いられていな
い。
本質的に必ずしも必要とはされないので、第３図
および第４図の各回路においては、該トランジス
タT2に対応するトランジスタは用いられていな
い。
本発明の半導体集積回路によれば、負荷の大小
に応じて電源電流を増減させることができ、それ
だけ消費電力を節約した低パワーのアナログバツ
フア回路を得ることができ、しかも該回路中に位
相調整用のコンデンサを設ける必要をなくして集
積回路全体の占める面積をそれだけ小さくするこ
とができる。
に応じて電源電流を増減させることができ、それ
だけ消費電力を節約した低パワーのアナログバツ
フア回路を得ることができ、しかも該回路中に位
相調整用のコンデンサを設ける必要をなくして集
積回路全体の占める面積をそれだけ小さくするこ
とができる。
更に本発明の他の形態の半導体集積回路によれ
ば、上記アナログバツフア回路のもつ利点を有す
る上に、高精度かつ安定に所望の定電流をとり出
すことができる定電流出力回路を得ることができ
る。
ば、上記アナログバツフア回路のもつ利点を有す
る上に、高精度かつ安定に所望の定電流をとり出
すことができる定電流出力回路を得ることができ
る。
第１図は、本発明の一形態にかかる半導体集積
回路の一実施例を示す回路図、第２図は、本発明
の他の形態にかかる半導体集積回路の一実施例を
示す回路図、第３図は、第１図の変形例を示す回
路図、第４図は、第２図の変形例を示す回路図、
第５図は、従来の半導体集積回路におけるアナロ
グバツフア回路を例示する回路図、第６図は、従
来の半導体集積回路における定電流出力回路を例
示する回路図である。 （符号の説明）、１，２，３……カレントミラ
ー回路、１５，１７……定電流源、IN……入力
端子、OUT……出力端子（又は定電流端子）、Ｔ
……可変抵抗接続端子、RCNT……外付け可変抵
抗、Ｒ……負荷。
回路の一実施例を示す回路図、第２図は、本発明
の他の形態にかかる半導体集積回路の一実施例を
示す回路図、第３図は、第１図の変形例を示す回
路図、第４図は、第２図の変形例を示す回路図、
第５図は、従来の半導体集積回路におけるアナロ
グバツフア回路を例示する回路図、第６図は、従
来の半導体集積回路における定電流出力回路を例
示する回路図である。 （符号の説明）、１，２，３……カレントミラ
ー回路、１５，１７……定電流源、IN……入力
端子、OUT……出力端子（又は定電流端子）、Ｔ
……可変抵抗接続端子、RCNT……外付け可変抵
抗、Ｒ……負荷。
Claims (1)
- 【特許請求の範囲】 １ ゲートが共通接続された一対のトランジスタ
を有し、その一方のトランジスタに入力される入
力信号レベルの変動に応じて他方のトランジスタ
から所定の出力レベルが出力される回路、および
該他方のトランジスタに接続された負荷に応じて
該他方のトランジスタに流れる電流に比例した電
流を該一方のトランジスタに流すためのカレント
ミラー回路をそなえ、 該カレントミラー回路に流れる電流に応じて該
１対のトランジスタのゲート電位が変化する様に
したことを特徴とする半導体集積回路。 ２ ゲートが共通接続された一対のトランジスタ
を有し、その一方のトランジスタに入力される任
意の固定電圧レベルに応じて他方のトランジスタ
から所定の固定出力レベルが出力される回路、お
よび該他方のトランジスタに接続された可変抵抗
の抵抗値に応じて該他方のトランジスタに流れる
電流に比例した電流を該一方のトランジスタに流
すためのカレントミラー回路であつて該カレント
ミラー回路を構成する１つのトランジスタに定電
流端子を有するものをそなえ、 該カレントミラー回路に流れる電流に応じて該
１対のトランジスタのゲート電位が変化されると
ともに、該定電流端子から該可変抵抗の抵抗値に
応じた所定の定電流がとり出されることを特徴と
する半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052478A JPS61212907A (ja) | 1985-03-18 | 1985-03-18 | 半導体集積回路 |
| US06/839,027 US4697154A (en) | 1985-03-18 | 1986-03-12 | Semiconductor integrated circuit having improved load drive characteristics |
| EP86301931A EP0195633B1 (en) | 1985-03-18 | 1986-03-17 | Semiconductor integrated circuit having load drive characteristics |
| DE8686301931T DE3686498T2 (de) | 1985-03-18 | 1986-03-17 | Integrierte halbleiterschaltung mit lasttreibereigenschaften. |
| KR1019860001990A KR890004970B1 (ko) | 1985-03-18 | 1986-03-18 | 개선된 부하 구동특성을 갖는 반도체 직접회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052478A JPS61212907A (ja) | 1985-03-18 | 1985-03-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212907A JPS61212907A (ja) | 1986-09-20 |
| JPH0332923B2 true JPH0332923B2 (ja) | 1991-05-15 |
Family
ID=12915829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052478A Granted JPS61212907A (ja) | 1985-03-18 | 1985-03-18 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4697154A (ja) |
| EP (1) | EP0195633B1 (ja) |
| JP (1) | JPS61212907A (ja) |
| KR (1) | KR890004970B1 (ja) |
| DE (1) | DE3686498T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792750A (en) * | 1987-04-13 | 1988-12-20 | Teledyne Industries, Inc. | Resistorless, precision current source |
| JP2680815B2 (ja) * | 1987-06-02 | 1997-11-19 | 日本電気株式会社 | 論理ゲート回路 |
| US4825099A (en) * | 1987-12-04 | 1989-04-25 | Ford Microelectronics | Feedback-controlled current output driver having reduced current surge |
| GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
| US4855618A (en) * | 1988-02-16 | 1989-08-08 | Analog Devices, Inc. | MOS current mirror with high output impedance and compliance |
| IT1216481B (it) * | 1988-02-29 | 1990-03-08 | Sgs Thomson Microelectronics | Potenza. dispositivo circuitale a basso assorbimento per comandare in accensione un transistore di |
| US5083079A (en) * | 1989-05-09 | 1992-01-21 | Advanced Micro Devices, Inc. | Current regulator, threshold voltage generator |
| US5177374A (en) * | 1990-10-03 | 1993-01-05 | International Business Machines Corporation | Current mode gate drive for power mos transistors |
| US5124632A (en) * | 1991-07-01 | 1992-06-23 | Motorola, Inc. | Low-voltage precision current generator |
| US5412348A (en) * | 1993-07-01 | 1995-05-02 | Crystal Semiconductor, Inc. | Compound triple cascoded mirror |
| EP0725328B1 (en) * | 1995-01-31 | 2006-04-05 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Volt level shift method and corresponding circuit |
| TW307060B (en) * | 1996-02-15 | 1997-06-01 | Advanced Micro Devices Inc | CMOS current mirror |
| JP3762510B2 (ja) * | 1997-02-26 | 2006-04-05 | シャープ株式会社 | 電流電圧変換回路の調整方法 |
| JP3613940B2 (ja) | 1997-08-29 | 2005-01-26 | ソニー株式会社 | ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路 |
| JP4046811B2 (ja) * | 1997-08-29 | 2008-02-13 | ソニー株式会社 | 液晶表示装置 |
| JP3482908B2 (ja) | 1999-05-26 | 2004-01-06 | 日本電気株式会社 | 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 |
| US6351182B1 (en) * | 1999-08-02 | 2002-02-26 | Ati International Srl | Circuit and method for providing a reference voltage |
| JP3846293B2 (ja) * | 2000-12-28 | 2006-11-15 | 日本電気株式会社 | 帰還型増幅回路及び駆動回路 |
| JP3666423B2 (ja) * | 2001-07-06 | 2005-06-29 | 日本電気株式会社 | 駆動回路 |
| US6958651B2 (en) | 2002-12-03 | 2005-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and display device using the same |
| RU172597U1 (ru) * | 2017-04-07 | 2017-07-13 | Акционерное общество "Научно-исследовательский институт молекулярной электроники" | Источник опорного напряжения и эталонного тока |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701032A (en) * | 1971-02-16 | 1972-10-24 | Rca Corp | Electronic signal amplifier |
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| JPS57204611A (en) * | 1981-06-10 | 1982-12-15 | Toshiba Corp | Voltage follower circuit |
| US4450367A (en) * | 1981-12-14 | 1984-05-22 | Motorola, Inc. | Delta VBE bias current reference circuit |
| US4477737A (en) * | 1982-07-14 | 1984-10-16 | Motorola, Inc. | Voltage generator circuit having compensation for process and temperature variation |
-
1985
- 1985-03-18 JP JP60052478A patent/JPS61212907A/ja active Granted
-
1986
- 1986-03-12 US US06/839,027 patent/US4697154A/en not_active Expired - Lifetime
- 1986-03-17 DE DE8686301931T patent/DE3686498T2/de not_active Expired - Fee Related
- 1986-03-17 EP EP86301931A patent/EP0195633B1/en not_active Expired - Lifetime
- 1986-03-18 KR KR1019860001990A patent/KR890004970B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4697154A (en) | 1987-09-29 |
| KR890004970B1 (ko) | 1989-12-02 |
| EP0195633B1 (en) | 1992-08-26 |
| DE3686498T2 (de) | 1993-01-21 |
| KR860007748A (ko) | 1986-10-17 |
| DE3686498D1 (de) | 1992-10-01 |
| EP0195633A2 (en) | 1986-09-24 |
| EP0195633A3 (en) | 1989-01-11 |
| JPS61212907A (ja) | 1986-09-20 |
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