JPH0333668A - テスト容易化回路 - Google Patents
テスト容易化回路Info
- Publication number
- JPH0333668A JPH0333668A JP1169471A JP16947189A JPH0333668A JP H0333668 A JPH0333668 A JP H0333668A JP 1169471 A JP1169471 A JP 1169471A JP 16947189 A JP16947189 A JP 16947189A JP H0333668 A JPH0333668 A JP H0333668A
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Links
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- 238000013144 data compression Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 7
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト容易化回路に関し、特に論理規模が増大
かつ複雑化して効率的機能試験〈以後ＦｏＴと記す〉が
困難な大規模集積回路に対するテスト容易化回路に関す
る。
かつ複雑化して効率的機能試験〈以後ＦｏＴと記す〉が
困難な大規模集積回路に対するテスト容易化回路に関す
る。
従来より集積回路の論ｆ１１！規模の増大化に伴い、そ
のＦ。Ｔが長大化する問題に対し、神々のデスト容易化
手法か考察されている。
のＦ。Ｔが長大化する問題に対し、神々のデスト容易化
手法か考察されている。
それらの−（（体間としては、スキャンバスデストある
いはデス１〜回路組み込み方式（以下ＢＩＳＴと言う）
管がある。
いはデス１〜回路組み込み方式（以下ＢＩＳＴと言う）
管がある。
上述した従来のテスト容易化回路の内、まずスキャンバ
スデス１〜の問題点について以下に説明する。
スデス１〜の問題点について以下に説明する。
第２同に示すスキヤンバスデス１〜路のように、各Ｄタ
イグツリップフロップ（Ｄ−ＦＦ）は通常動作の為の入
力（ｒ’を号（Ａ）とスキャン動作の為の入力信号（前
段Ｆ Ｆの帛力信号て■中Ｓ）の２人力の一方を選択す
るセレクタ回路を有し、さらに各Ｆ Ｆの出力信号はそ
れぞれ次段のＦＦのセレクタ回路へ接続されｌ：シフ１
〜レジスタ楢戊となっている。
イグツリップフロップ（Ｄ−ＦＦ）は通常動作の為の入
力（ｒ’を号（Ａ）とスキャン動作の為の入力信号（前
段Ｆ Ｆの帛力信号て■中Ｓ）の２人力の一方を選択す
るセレクタ回路を有し、さらに各Ｆ Ｆの出力信号はそ
れぞれ次段のＦＦのセレクタ回路へ接続されｌ：シフ１
〜レジスタ楢戊となっている。
スキャンバスデスト「Ｉ＋１路の動作は、集積回路内の
任意の複数、内部点の論理状態をシフトレジス夕構成さ
れた複数個のＦＦにセットした一Ｅてシフト動作により
順次転送し、専用外部端子へ出力し期待値との照合を行
い試験するものである。
任意の複数、内部点の論理状態をシフトレジス夕構成さ
れた複数個のＦＦにセットした一Ｅてシフト動作により
順次転送し、専用外部端子へ出力し期待値との照合を行
い試験するものである。
通ＸｊＰ、の論理回路組成では、その内部論理の状！１
シを外部端子迄導ひき出す為の試験穴カバターンが複雑
になってしまう内部点に対し、効率的に外部端子まで導
びき出す事ができるもので機能試験の故障検出率を向上
さセるのに便利なデスト回路である。
シを外部端子迄導ひき出す為の試験穴カバターンが複雑
になってしまう内部点に対し、効率的に外部端子まで導
びき出す事ができるもので機能試験の故障検出率を向上
さセるのに便利なデスト回路である。
しかしスキャンパステスト回路では内部論理規模を圧縮
する事なく、専用外部端子に時系列的に出力するための
デスドパターンが長大化し、デスト時間の増大及びＩＣ
自動試験機（以後ＩＣテスターと記す）側に具備しなけ
ればならない期待イｌｌ′ｉスＩ・ア用メモリ容量の増
大を招き、ＩＣテスターが高価格化するといった問題点
がある。
する事なく、専用外部端子に時系列的に出力するための
デスドパターンが長大化し、デスト時間の増大及びＩＣ
自動試験機（以後ＩＣテスターと記す）側に具備しなけ
ればならない期待イｌｌ′ｉスＩ・ア用メモリ容量の増
大を招き、ＩＣテスターが高価格化するといった問題点
がある。
次に他の従来例としてＢＩＳ’ｒ（集積回路の紹み込み
式デスト回路＝ １ｉｕｌｊ−ｉｎ−ｓｅｌｆ−Ｔｅｓ
ｔ）方式の場合について説明する。
式デスト回路＝ １ｉｕｌｊ−ｉｎ−ｓｅｌｆ−Ｔｅｓ
ｔ）方式の場合について説明する。
１−３ ］ Ｓ ′Ｆについては神々の方式が考察され
ているが、図３に代表的な椙成例を示す。
ているが、図３に代表的な椙成例を示す。
被試験回路（Ｃ）に対し、効率的入力信号の時系列デー
タを発生ずる人力信号発生回路及び被試し’！ １ｊｉ
ｌ路の復数出力信号を、より少ない外部端子で期待イ直
照合が可能となるようにデータＲ縮を行う１Ｂ力信号圧
縮回路を具備した構成となっている。
タを発生ずる人力信号発生回路及び被試し’！ １ｊｉ
ｌ路の復数出力信号を、より少ない外部端子で期待イ直
照合が可能となるようにデータＲ縮を行う１Ｂ力信号圧
縮回路を具備した構成となっている。
しかるに、現在まてに発表されているＢ Ｉ Ｓ ”Ｆ
において、その出力信号圧縮回路の方式は全て少数の外
部端子により検査が可能となる事に目的がおかれ、多数
内部端子の論理状！ぷを効率的に圧縮１−少数ビット信
号に変換しているのみである。
において、その出力信号圧縮回路の方式は全て少数の外
部端子により検査が可能となる事に目的がおかれ、多数
内部端子の論理状！ぷを効率的に圧縮１−少数ビット信
号に変換しているのみである。
従って被試験回路の論理規模が大規模な場合時系列方向
のデータ量はひきつづき長大なままであり、スキャンパ
ステスト方式同様、デスト時間の増大、及びＩＣデスタ
−の高価格化はまぬがれない 又１３ Ｉ Ｓ Ｔにおいては、出力の期待性照合自体
もＩＣ内部て行うべく １３ ｆ Ｓ ｌ’の１１式に
適合した朋待個データもＩＣ内の、メモリ領域に保ＩＹ
しておく事により自己テスト回路の本来の目的にかな
うように構成しようとする抹術もあるがそのＩｓのメモ
リー領域を設けるにあたっても現在のＢＩＳＴ方式では
期待イ直データが莫大すぎるためメモリー領域のエリア
が増大し実用にかなうものではない。
のデータ量はひきつづき長大なままであり、スキャンパ
ステスト方式同様、デスト時間の増大、及びＩＣデスタ
−の高価格化はまぬがれない 又１３ Ｉ Ｓ Ｔにおいては、出力の期待性照合自体
もＩＣ内部て行うべく １３ ｆ Ｓ ｌ’の１１式に
適合した朋待個データもＩＣ内の、メモリ領域に保ＩＹ
しておく事により自己テスト回路の本来の目的にかな
うように構成しようとする抹術もあるがそのＩｓのメモ
リー領域を設けるにあたっても現在のＢＩＳＴ方式では
期待イ直データが莫大すぎるためメモリー領域のエリア
が増大し実用にかなうものではない。
本発明のテスト容易化回路は、大規模集積回路において
任意の複数内部点の論理状態を専用出力端子に効率的に
伝達し試験するテスト容易化１ｊｊｌ ｉ￥８において
、内部点の論理データをデータビット方向及び時系列方
向とともに圧縮するデータ圧縮回路を有している。
任意の複数内部点の論理状態を専用出力端子に効率的に
伝達し試験するテスト容易化１ｊｊｌ ｉ￥８において
、内部点の論理データをデータビット方向及び時系列方
向とともに圧縮するデータ圧縮回路を有している。
（実施例〕
そのテスト容易化回路］は、複数の内部点からの信号群
を適当なｇｒ Ｏ１１ｐ数に分割した上で、データピッ
１へ数圧棉の為にバリテイチヱック「Ｉｊｌ ｆ？各３
に入力している。
を適当なｇｒ Ｏ１１ｐ数に分割した上で、データピッ
１へ数圧棉の為にバリテイチヱック「Ｉｊｌ ｆ？各３
に入力している。
パリティ回路３により圧縮された信号は次に各ビット毎
任意段数（Ｎ）に構成したシフ）・レジスタ回路４に入
力され、制御用クロック信号により順次シフトされるよ
う構成されている。
任意段数（Ｎ）に構成したシフ）・レジスタ回路４に入
力され、制御用クロック信号により順次シフトされるよ
う構成されている。
さらに各バリデイチエツク回路５の出カイ警号が任意段
数（Ｎ）のシフ１−レジスタのｌ／ Ｆに令で転送され
た時点で、全ＦＦの：１１力信号（ヒツト数×Ｎ）から
同−時刻上から必ず１ビツト任意のデータビットから選
択する方式で、時系列方向にＮビットデータを構成しこ
のＮビットデータをさらにパリティチエツク回路５によ
りＪ”Ｅ縮するように動作するものである。
数（Ｎ）のシフ１−レジスタのｌ／ Ｆに令で転送され
た時点で、全ＦＦの：１１力信号（ヒツト数×Ｎ）から
同−時刻上から必ず１ビツト任意のデータビットから選
択する方式で、時系列方向にＮビットデータを構成しこ
のＮビットデータをさらにパリティチエツク回路５によ
りＪ”Ｅ縮するように動作するものである。
以上説明した、Ｌうに本発明は、内部論理規模の複雑な
大規模集積回路において、任意の複数内部点の論理状態
を弊用出力端子に効率的に伝達し試験するテスト容易化
回路において、内部点の論理データをデータヒツト方１
１１１及び時系列方向ともに圧縮するデータ圧縮回路を
内蔵する事を特徴とするテスト容易化■路を択伐するこ
とにより、テスト時間の長大化、及びＩ Ｃテスターの
高価格化等のテストコストの増大か防Ｉトできる効果か
ある。
大規模集積回路において、任意の複数内部点の論理状態
を弊用出力端子に効率的に伝達し試験するテスト容易化
回路において、内部点の論理データをデータヒツト方１
１１１及び時系列方向ともに圧縮するデータ圧縮回路を
内蔵する事を特徴とするテスト容易化■路を択伐するこ
とにより、テスト時間の長大化、及びＩ Ｃテスターの
高価格化等のテストコストの増大か防Ｉトできる効果か
ある。
第１０は本発明の一実施例を表わす構成図、笛２図は従
来のスキャンパステスト方式の一例の構成図、第３図は
従来のＢ Ｉ Ｓ Ｔ方式の一例の構成図である。 ］・・テスト容易化回路、２・・・論理回路、３・・パ
リティ回路、４・・シフトレジスタ回路、５・・バリデ
イチエツク回路。 代胛人 弁理士 内 原 普
来のスキャンパステスト方式の一例の構成図、第３図は
従来のＢ Ｉ Ｓ Ｔ方式の一例の構成図である。 ］・・テスト容易化回路、２・・・論理回路、３・・パ
リティ回路、４・・シフトレジスタ回路、５・・バリデ
イチエツク回路。 代胛人 弁理士 内 原 普
Claims (1)
- 任意の複数の内部点の論理状態を専用出力端子に効率的
に伝達し試験するテスト大規模集積回路のテスト容易化
回路において、前記内部点の論理データをデータビット
方向及び時系列方向ともに圧縮するデータ圧縮回路を内
蔵する事を特徴とするテスト容易化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169471A JPH0333668A (ja) | 1989-06-29 | 1989-06-29 | テスト容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169471A JPH0333668A (ja) | 1989-06-29 | 1989-06-29 | テスト容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0333668A true JPH0333668A (ja) | 1991-02-13 |
Family
ID=15887172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169471A Pending JPH0333668A (ja) | 1989-06-29 | 1989-06-29 | テスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0333668A (ja) |
-
1989
- 1989-06-29 JP JP1169471A patent/JPH0333668A/ja active Pending
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