JPH0334024A - 分岐予測の方法とそのための装置 - Google Patents

分岐予測の方法とそのための装置

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JPH0334024A
JPH0334024A JP2149718A JP14971890A JPH0334024A JP H0334024 A JPH0334024 A JP H0334024A JP 2149718 A JP2149718 A JP 2149718A JP 14971890 A JP14971890 A JP 14971890A JP H0334024 A JPH0334024 A JP H0334024A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、分岐命令に相関した処理遅延を減る、こと
によりプロセッサ性能を改良る、ための方法および装置
に関る、ものである。特定的には、この発明は、分岐予
測情報が情報キャッシュ内に与えられる超スカラプロセ
ッサのための命令キャッシュを提供る、。
特定の応用を行なうための計算システムによりとられる
時間は、３つの基礎の要因、すなわちプロセッササイク
ル時間、応用を行なうために必要とされるプロセッサ命
令の数および命令を実行る、ために必要とされるプロセ
ッササイクルの平均数により決定される。全体にわたる
システム性能は、これらの要因の１つまたはより多くを
減る、ことにより改良る、ことができる。たとえば、応
用を行なうために必要とされるサイクルの平均数は、マ
ルチプロセッサアーキテクチャを用いること、すなわち
別個の指令を同時に実行る、ように１つ以上のプロセッ
サを設けることにより、重大に減る、ことができる。
しかしながら、マルチプロセッサアーキテクチャの実現
化に相関した不利益がある。有効であるためには、マル
チプロセシングは異なったプロセッサにより同時に行な
われるように独立したタスクに容易にセグメント化され
ることのできる応用を必要とる、。容易にセグメント化
されるタスクのための要求は、マルチプロセシングの効
果的な適用性を制限る、。さらに、多くの状況において
マルチプロセシングを介して達成されるプロセシング性
能における増加は、マルチプロセッサを必要とる、こと
により課せられる付加的な費用を相殺しないかもしれな
い。
マルチプロセッサに相関した不利益をさける単一プロセ
ッサハードウェアアーキテクチャが提案されている。こ
れらのいわゆる「超スカラ」プロセッサは、プロセッサ
サイクルあたり１つ以上の命令の持続した実行速度を許
容し、１サイクルにおいて異なったパイプライン段階で
多数の命令を扱うことができるがサイクル当り１命令の
最大パイプライン容量に制限される従来のスカラプロセ
ッサに対立る、。対称的に、超スカラパイプラインアー
キテクチャは異なったパイプライン段階においてのおよ
び同一パイブライン段階内での双方の命令の間の並行を
達成る、。
しかしながら、サイクル当り１つ以上の命令を実行る、
超スカラプロセッサは、ただ命令が十分な速度で供給さ
れることのできるときだけ効果的であり得る。もし命令
フェッチの平均速度が命令実行の平均速度より少なけれ
ば、命令フェッチが全体にわたるシステム性能における
制限要因となり得ることは、容易に明らかになる。シー
ケンシャルな命令のために必要な帯域幅の命令を与える
ことは、比較的容易である、なぜならば命令フエッチャ
は、サイクル当りいくつもの命令を簡単にフェッチる、
ことができるからである。しかしながら、分岐により引
起こされるシーケンシャルでないフェッチの存在におい
て十分な帯域幅の命令を与えることは、よりずっと困難
である、なぜならば分岐は命令フェッチを命令実行の結
果にたよらせるからである。こうして、分岐の結果が知
られていないとき、命令フエツチャは停動る、かまたは
不正確な命令をフェッチる、。
たとえば、第１図は命令キャッシュメモリにおいて４つ
の命令キャッシュブロック（４ワードのキャッシュブロ
ックを仮定る、）を占有る、多数の命令からなる２つの
命令ランを例示る、。第工の命令ランは、命令３１ない
しＳ５からなり、それは第２の命令ランＴ１ないしＴ４
への分岐を含む。第２図は、例示の目的のために分岐の
結果を決定る、ために２サイクルが必要とされると仮定
して、これらの命令ランが４命令デコーダおよび２命令
デコーダを介してどのように連続させられるかを例示る
、。予想されるように、４命令デコーダは、２命令デコ
ーダより高い帯域幅の命令を与えるが、どちらも超スカ
ラプロセッサのために十分な帯域幅の命令を与えない。
第３図において例示されるように、もし分岐遅延が０に
減じられれば、帯域幅の命令は劇的に改良される。
分岐により引起こされる命令フエツチャおよび実行ユニ
ットの間の依存は、実行ユニットが分岐がとられるべき
かどうかを示すのを待つことなしに、命令のフェッチの
間の分岐の結果を予測る、ことにより減少る、ことがで
きる。分岐予測は、分岐の結果が所与の時間期間にわた
ってしばしば変化しないという事実に大いに頼る。命令
フェッチャは、実行ユニットにより行なわれた先の分岐
実行の結果に集められる命令を使用して将来の分岐実行
を予測る、ことができる。
ハードウェア分岐予測のための従来の方法は、最も最近
実行された分岐についての命令を収集る、ために、分岐
ターゲットバッファを使用る、。
たとえば、１９８４年１月ＩＥＥＥコンピュータ第１７
巻、６頁ないし２２頁、Ｊ−に・Ｆ・り一氏およびＡ・
Ｊ・スミス氏による、「分岐予測戦略および分岐ターゲ
ットバッファ設計（Ｂ　ｒ　ａ　ｎｃｈ　　Ｐｒｅｄｉ
ｃｔｉｏｎ　　Ｓｔｒａｔｅｇｉｅｓ　　ａｎｄ　　Ｂ
ｒａｎｃｈ　　Ｔａｒｇｅｔ　　Ｂｕｆｆｅｒ　　Ｄｅ
ｓｉｇｎ）Ｊを、参照されたい。
典型的には、分岐ターゲットバッファは指示アドレスを
使用してアクセスされ、そのアドレスにおける命令が分
岐命令であるかどうかを示す。もし命令が分岐命令であ
れば、分岐ターゲットバッファは予測された結果および
ターゲットアドレスを示す。
分岐ターゲットバッファの命中率、すなわちそれがフェ
ッチされたときに分岐ターゲットバッファにおいて分岐
が見つけられる確率は、分岐ターゲットバッファのサイ
ズが大きくなるにつれて増加る、。第４図は、選択され
た試料ベンチマークプログラムのためのターゲット分岐
バッファのための命中率のグラフであり、受諾できる予
測の正確さを得るために比較的に大きい分岐ターゲット
バッファの必要を例示る、。したがって、従来の分岐タ
ーゲットバッファと比べてより少ないハードウェア支持
を必要とる、改良されたハードウェア分岐予測アーキテ
クチャを提供る、ことが望ましい。
発明の概要 この発明は、分岐予測命令が命令キャッシュメモリ内に
与えられる超スカラプロセッサを提供る、。命令キャッ
シュメモリにストアされる各命令キャッシュブロックは
、命令ブロックの後続のもののアドレスおよび命令ブロ
ック内の分岐命令の場所を示す情報を示す命令フィール
ドに加えて分岐予測命令フィールドを含む。こうして次
のキャッシュブロックを、とられるべき適正なフェッチ
の働きを示すためにデコー、ダまたは実行ユニットに従
うことなしに、容易にフェッチる、ことができる。
より特定的には、この発明に従って、命令キャッシュメ
モリに複数個の命令ブロックをロードる、ことにより分
岐述語が完成され、その中で命令ブロックの各々は複数
個の命令および命令フェッチ情報を含む。命令フェッチ
情報は、アドレスタグ、分岐ブロックインデックスおよ
び後続の有効なビットを含む後続のインデックスを含む
。フェッチプログラムカウンタは、命令キャッシュメモ
リにおいてストアされた複数個の命令ブロックのｔつを
前もってフェッチる、ためにフェッチプログラムカウン
タ値を発生させかつ命令キャ°ツシュメモリに供給る、
ために使用される。プロセッサは、前もってフェッチさ
れた命令の後続の有効なビットが前もってフェッチされ
た命令ブロック内の分岐命令がとられたものとして予測
されることを示す予め定められた状態に設定されるかど
うかを決定る、。もし後続の有効なビットが予め定めら
れた状態にセットされなければ、後続の命令ブロックを
前もってフェッチる、ために、フェッチプログラムカウ
ンタ値は増分されかつ命令キャッシュメモリに供給され
る。もし後続の有効なビットが予め定められた状態に設
定されれば、予測されたターゲット分岐アドレスは、命
令ブロックに相関した命令フェッチ情報フィールドに包
含される情報に基づいた命令キャッシュメモリにより発
生される。次いで、命令キャッシュメモリ内の予測され
たターゲット分岐アドレスおよび分岐命令の分岐場所は
、分岐予測メモリにおいてストアされる。その後分岐命
令は、実行された分岐命令のために実際の分岐場所アド
レスおよびターゲット分岐アドレスを発生る、分岐実行
ユニットにより実行される。次いで、実際の分岐場所お
よびターゲット分岐アドレスは、分岐予測メモリにスト
アされた分岐場所および予測されたターゲット分岐アド
レスと、それぞれに比較される。もし比較された値が等
しくなければ、誤った予測の信号が発生され、後続の有
効なビットおよび命令フェッチ情報は、誤った予測の信
号に応答して命令ブロックのために更新される。
以上に述べられたような命令キャッシュおよび分岐予測
メモリの利用は、同量のハードウェア支持を必要とる、
ことなしに、ターゲット分岐バッファのものと実質的に
同一の分岐予測の正確さを与える。
以上を背景として、次に図面と関連して以下の好ましい
実施例の詳細な説明が参照されるべきである。
好ましい実施例の詳細な説明 第５図を参照して、この発明に従った超スカラプロセッ
サのための命令キャッシュの基本的動作が論じられ、そ
れは超スカラプロセッサにより必要とされる命令キャッ
シュエントリのための好ましいレイアウトを例示る、。
図示された例において、キャッシュエントリは、４つの
命令および従来のアドレスタグフィールドと２つの付加
的なフィールド（フェッチされると予測された次のエン
トリおよび実行されると予測された次のエントリ内の第
１の命令の双方を示す後続のインデックスフィールドお
よび命令ブロック内の分岐点の場所を示す分岐ブロック
インデックスフィールド）とを含むように、拡張された
形態において示される命令フェッチ情報を保持る、。後
続のインデックスフィールドは、完全な命令アドレスを
特定しないが、命令キャッシュ内の如何なる命令アドレ
スを選択る、ためにも十分なサイズである。後続のイン
デックスフィールドは、分岐はセットされるときにとら
れると予測され、かつ分岐はクリアされるときにとられ
ると予測されないということを示す後続の有効なビット
を含む。
第６図は、第３図において示されたコードシーケンスの
ための命令キャッシュエントリを例示し、６４キロバイ
トの直接写像されたキャッシュおよび示された命令アド
レスを仮定る、。キャッシュエントリが最初にロードさ
れるとき、アドレスタグはセットされかつ後続の有効な
ビットはクリアされる。したがって、新しくロードされ
たエントリのためのデイフォールトは、分岐はとられず
次のシーケンシャルな命令ブロックはフェッチされるべ
きであることを予測る、はずである。第６図もまた、分
岐ターゲットプログラムカウンタは、分岐が後続の命令
ブロックのアドレスタグへ生ずる命令ブロックの後続の
インデックスフィールドを連結る、ことにより分岐点に
構成る、ことができることを例示る、。
現在の命令ブロックの初めの命令の有効性は、好ましく
は先行の命令ブロックにおける後続のインデックスフィ
ールドの低いオーダのビットにより決定される。先行の
命令ブロックの後続のインデックスは、現在の命令ブロ
ック内の如何なる命令を指してもよく、かつ現在の命令
ブロックにおけるこの点までの命令は、プロセッサによ
り実行されない。ブロックの端部における命令の有効性
は、分岐ブロックインデックスにより決定され、それは
、分岐がとられると予測される点を示す。
分岐ブロックインデックスは有効な命令を決定る、ため
に命令デコーダにより必要とされるが、キャッシュエン
トリは後続のインデックスフィールドだけに基づいて検
索される。
分岐予測をチエツクる、ために、プロセッサは予測され
た分岐のリストを保存し、それは命令キャッシュに相関
した分岐予測ＦＩＦＯにおいて分岐が予測されるオーダ
においてストアされる。リスト上の各エントリは命令キ
ャッシュにおける分岐の場所を示し、それは分岐エント
リに先行る、エントリの後続のインデックスを分岐場所
インデックスフィールドと結付けることにより同定され
る。各エントリもまた分岐のターゲットのための完全な
プログラムカウンタ値を含む。
プロセッサは分岐実行ユニットによりそれらの基のプロ
グラムシーケンスにおけるすべての分岐を実行し、かつ
分岐の実行から結果として生じる情報を予測された分岐
のリストの先頭における情報と比較る、。以下の状態は
、成功した分岐予測のために持続せねばならない。第１
に、もし分岐がとられれば、命令キャッシュにおけるそ
の場所は、分岐予測ＦＩＦＯに含まれるリスト上の次の
分岐の場所に突合わされねばならない。この状態は、と
られないと予測されたがとられた分岐を検出る、ために
必要とされる。第２に、リストの先頭における分岐の予
測されたターゲットアドレスは、分岐を実行る、ことに
より決定された次の命令アドレスに突合わされねばなら
ない。
第２の比較は、ただ場所が整合る、ことにだけ関連し、
かつとられると予測されたがとられなかった分岐を検出
る、ために第１に必要とされる。
しかしながら、予測されたターゲットアドレスは後続の
ブロックのアドレスタグに基づくので、この比較は実行
の間のキャッシュ置換は基のターゲットエントリを除去
していることもまた検出る、。
加えて、プログラムカウンタ値を比較る、ことは、間接
的な分岐が適切に予測されたことをチエツクる、。
もし上に述べられた状態のどちらかまたは双方が保持さ
れないならば、分岐は誤って予測される。
誤った予測が生ずるとき、実行ユニットにより決定され
た分岐の場所を使用して適当なキャッシュエントリがフ
ェッチされねばならない。後続の有効なビットおよび不
正確な命令ブロックための命令フェッチ情報もまた、分
岐の実行の実際の結果を反射る、ために誤った予測に基
づいて更新されねばならない。たとえば、もし分岐がと
られると予測されたがとられなければ後続の有効なビッ
トはクリアされ、そのため命令ブロックの次のフェッチ
において分岐はとられないと予測されるであろう。こう
して、後続の有効なビットおよび命令フェッチ情報は常
に分岐命令の先の実行の実際の結果を反射る、。
以上を背景として、次にこの発明の好ましい実施例の詳
細な記述のために、第７図が参照されるタフアイル１８
およびリオーダバッファ２０からオペランド情報を受取
り、この情報をデコードされた情報に依存性がなくかつ
分岐計算ユニット６４が命令を自由に実行できるまでこ
の情報を保持る、ＦＩＦＯアレイである。結果バスイン
ターフェイス６６は分岐実行ユニット２２をＣＰＣバス
およびＴＰＣバスに結合し、それは第９図に例示される
ように分岐予測ＦＩＦＯ１４の分岐場所比較器６２およ
びターゲットＰＣ比較器６０に順に結合される。
動作において、命令キャッシュ１２はＢＩＵを介して命
令メモリからの命令をロードされる。フエツチＰＣ４４
は、命令の流れを前もってフェッチる、ために、命令キ
ャッシュ１２へ予測されたフェッチＰＣ値を供給る、。
先に述べられたように、命令ブロックが命令キャッシュ
１２に最初にロードされるとき、各命令ブロックのため
の後続の有効なビットはクリアされる。こうして、所与
の命令ブロックが命令キャッシュ１２から最初にフェッ
チされるとき、ブロックにおける如何なる分岐もとられ
ないとして予測される。前もってフェッチされた命令ブ
ロックは、命令デコーダラッチ５４を介して命令デコー
ダ１６へ供給される。
次いで予測されたフェッチＰＣは増分器５０を介して増
分され、かつＭＵＸユニット４８を介してフエツチＰＣ
ラッチ４６ヘロードし直される。次いで結果フェッチＰ
Ｃは、命令ストアにおいて次のシーケンシャルな命令ブ
ロックをフェッチる、ために、命令キャッシュ１２に供
給される。
分岐実行ユニット２２は第（の前もってフェッチされた
命令ブロックにおいて含まれる以下なる分岐命令をも処
理し、かつ実行された分岐命令のために実際のＰＣ値お
よびターゲットＰＣ値を発生る、。もし分岐が実行にお
いてとられなければ、分岐実行ユニット２２により発生
されるターゲットＰＣ値は実際のＰＣ値の後の次のシー
ケンシャルな値であろう。すなわちこの意味における用
語「ターゲラ１−ＰＣＪは、必ずしも実行された分岐の
ターゲットを意味しないが、その代わりとして分岐の結
果にかかわらず実行されるべき次の命令ブロックのアド
レスを示すことに注目されたい。
実際のＰＣ値およびターゲットＰＣ値はＣＰＣバスおよ
びＴＰＣバスにそれぞれに供給され、かつ分岐予測ＦＩ
ＦＯにおける分岐場所比較器およびターゲットＰＣ比較
器にロードされる。
分岐がとられないと予測されたが実行においてとられた
ところでは、分岐指令ユニット２２により供給された実
際のＰＣ値と分岐予測ＦＩＦＯＩ４の分岐場所ＦＩＦＯ
から供給された分岐場所値との比較は、失敗る、であろ
う。分岐予測ＦＩＦＯ１４は、リセットし、かつ命令キ
ャッシュ上２の命令フェッチ制御ユニットに供給される
分岐の誤った予測の信号を発生る、。次いで分岐実行ユ
ニット２２からのターゲットＰＣは、ＭＵＸユニット４
８を介してフエツチＰＣラッチ４６にロードされ、かつ
後続のアレイは命令フェッチ制御回路５２の制御下で後
続の有効なビットをセットる、ために更新される。こう
して、命令ブロックの後続のフェッチにおいて分岐はと
られると予測されるであろう。
後続の有効なビットが分岐がとられるとして予測される
ことを示してセットされるとき、フエツチＰＣラッチの
値は、分岐予測ＦＩＦＯにおける次の利用可能なエント
リにロードされる。後続のインデックスおよびタグアレ
イから読出されたタグフィールドから形成された再構成
された予測されたフェッチＰＣは、ＭＵＸ４８を介して
フエツチＰＣラッチ４６にロードされる。この再構成さ
れたフェッチＰＣは、次の命令をフェッチる、ために命
令ストアアレイ３６におよび分岐予測Ｆ［ＦＯに供給さ
れる。こうして、分岐予測ＦＩＦＯエントリは、分岐の
分岐場所も分岐の予測されたターゲットも含む。
その後分岐実行ユニット２２は、分岐命令を実行し、か
つ分岐予測ＦＩＦＯにおける分岐場所比較器およびター
ゲットＰＣ比較器に供給される実際のＰＣ値およびター
ゲットＰＣ値を発生る、。
もし分岐がとられると予測されたなら、分岐実行ユニッ
ト２２により発生されたＰＣ値は分岐場所ＦＩＦＯから
ロードされた分岐場所と常に整合る、であろう。しかし
ながら、３つの可能な状態が分岐実行ユニット２２によ
り発生されたターゲットＰＣ値が分岐予測ＦＩＦＯ１４
においてストアされたターゲットＰＣと整合しないこと
を結果として生ずるであろうが、それは、分岐がとられ
ると予測されたがとられずその場合後続の有効なビット
はクリアされなければならない、分岐がアドレスへ戻る
サブルーチンを実行したがそれが予測されたアドレスと
整合せずそれによって後続のインデックスが更新される
ことを必要とる、、分岐命令の実行より前にキャッシュ
置換が生じ命令キャッシュを再びロードる、ことを必要
とる、ことである。
上に述べられた分岐予測計画の主なハードウェア費用は
後続のインデックスおよび命令キャッシュにおける各エ
ントリに相関した分岐ブロックインデックスフィールド
により引起こされるキャッシュのサイズにおける増加で
ある。しかしながら、他のハードウェア予測計画と比較
されるときこの増加は最小である、なぜならばこの発明
はキャッシュブロックあたり１つだけのとられる分岐を
予測し、後続のインデックスに命令ブロックに相関した
如何なる分岐情報をもストアる、ことなしにとられない
分岐を予測る、ことにより、記憶空間を節約る、からで
ある。８キロバイトの直接マツピングされたキャッシュ
のために、付加的なフィールドは必要とされるキャッシ
ュストレージに約８％を加える。しかしながら、分岐予
測のための全体にわたるシステム性能における増加は、
命令キャッシュのための増加されたサイズ要求を正当化
る、。
分岐が誤って予測されるときにキャッシュエントリを更
新る、ための要求は、正確な分岐ターゲットをフェッチ
る、ための要求と衝突し、すなわち２つの異なったエン
トリのためのフェッチ情報を同時に読出しかつ書込むこ
とが可能でなければ、誤って予測された分岐におけるフ
ェッチ情報の更新は情報フェッチから離れたサイクルを
とる。しかしながら、付加的なサイクルのための要求は
性能におけるただ小さい劣化だけを引起こｂ、なぜなら
ば誤って予測された分岐は稀に生じかつ分岐予測に相関
した性能における増加は誤って予測された分岐のために
必要とされる付加的なサイクルのための性能における如
何なる劣化よりも容易に重大であるからである。
この発明は、それのある好ましい実施例の特定な参照に
より述べられてきた。この発明は、これらの開示された
実施例に制限されず、かつ修正および変化は前掲の特許
請求の範囲の範囲内で作られることができる。
【図面の簡単な説明】 第１図は、デコーダの動きを例示る、ために、一連の２
つの命令のランを示す。 第２図は、２命令および４命令デコーダを介して第１図
に示された命令ランのシーケンス決めを例示る、。 第３図は、分岐遅延が避けられるときの第２図において
例示された命令ランのための帯域幅の命令における改良
を例示る、。 第４図は、ターゲット分岐バッファの命中率のグラフで
ある。 第５図は、この発明に従った命令キャッシュエントリの
ための好ましいレイアウトを例示る、。 第６図は、第３図において例示されたコードシーケンス
のための命令キャッシュエントリの例を例示る、。 第７図は、この発明に従った超スカラプロセッサのブロ
ック図である。 第８図は、第７図において例示された超スカラプロセッ
サにおいて用いられる命令キャッシュのブロック図であ
る。 第９図は、第７図において例示された超スカラプロセッ
サにおいて用いられる分岐予測ＦＩＦＯのブロック図で
ある。 第１０図は、第７図において例示された超スカラプロセ
ッサにおいて用いられる分岐実行ユニットのブロック図
である。 図において、１０はバスインターフェイスユニット（Ｂ
ＩＵ）、１２は命令キャッシュ、１４は分岐予測ＦＩＦ
Ｏ，１６は命令デコーダ、１８はレジスタファイル、２
０はリオーダバッファ、２２は分岐実行ユニット、２４
は算術論理回路（ＡＬＵ）、３０はシフトユニット、３
２はロードユニット、３３はストアユニット、３４はデ
ータキャッシュユニット、３６は命令ストアアレイ、３
８はタグアレイ、４０は後続のアレイ、４２はブロック
状態アレイ、４４はフェッチプログラムカウンタ（ＰＣ
）、４６はＰＣラッチ、４８はＭＵＸユニット、５０は
増分器（ＩＮＣ）、５２は命令フェッチ制御ユニット、
５４は命令レジスタラッチ、６０はターゲットＰＣ比較
器、６２は分岐場所比較器、６３は分岐ＦＩＦＯ制御回
路、６４は分岐計算ユニット、６６は結果バスインター
フェイスである。

Claims (12)

    【特許請求の範囲】
  1. （１） ａ、命令キャッシュメモリに複数個の命令ブロックをロ
    ードするステップを含み、前記命令ブロックの各々は複
    数個の命令および命令フェッチ情報を含み、前記命令フ
    ェッチ情報はアドレスタグ、分岐ブロックインデックス
    および後続の有効なビットを含む後続のインデックスを
    含み、さらに ｂ、前記命令キャッシュメモリにおいてストアされた前
    記複数個の命令ブロックの１つを前もってフェッチする
    ためにフェッチプログラムを発生しかつ前記命令キャッ
    シュメモリに供給するステップと、 ｃ、前記前もってフェッチされた命令ブロックの後続の
    有効なビットが前記前もってフェッチされた命令ブロッ
    ク内の分岐命令がとられると予測されることを示す予め
    定められた状態にセットされるかどうかを決定するステ
    ップと、 ｄ、もし前記後続の有効なビットが前記予め定められた
    状態にセットされなければ前記フェッチプログラムカウ
    ンタを増分しかつ後続の命令ブロックを前もってフェッ
    チするために増分されたフェッチプログラムカウンタを
    前記命令キャッシュメモリに供給し、かつもし前記後続
    の有効なビットが前記予め定められた状態にセットされ
    れば前記命令メモリキャッシュ内の前記分岐命令の場所
    を示す分岐場所アドレスおよび予測されたターゲット分
    岐アドレスを発生するステップと、ｅ、分岐予測メモリ
    に前記予測されたターゲット分岐アドレスおよび前記分
    岐場所アドレスをストアするステップと、 ｆ、前記分岐命令を実行ユニットにより実行しかつ実行
    された分岐命令のために実際の分岐アドレスおよびター
    ゲット分岐アドレスを発生するステップと、 ｇ、前記実行ユニットにより発生された前記実際のアド
    レスを前記分岐予測メモリにストアされた前記分岐場所
    と比較し、かつもし前記実際のアドレスが前記分岐場所
    に等しくなければ誤った予測の信号を発生するステップ
    と、 ｈ、実行されたターゲット分岐アドレスを前記分岐予測
    メモリにストアされた予測された分岐アドレスと比較し
    、かつもし実行されたターゲット分岐アドレスが予測さ
    れたターゲット分岐アドレスに等しくなければ誤った予
    測の信号を発生するステップと、 ｉ、前記誤った予測の信号に応答して前記指令ブロック
    のために後続の有効なビットおよび命令フェッチ情報を
    更新するステップとを含む、分岐予測方法。
  2. （２）前記予測されたターゲット分岐アドレスは、前記
    前もってフェッチされた命令ブロックの前記後続のイン
    デックスを後続の命令ブロックのアドレスタグに連結す
    ることにより発生される、請求項１に記載の方法。
  3. （３）前記分岐場所は、先行の命令ブロックからの後続
    のインデックスを前記前もってフェッチされた命令ブロ
    ックの分岐場所アドレスに連結することにより発生され
    る、請求項２に記載の方法。
  4. （４） ａ、複数個の命令ブロックをストアするための第１の手
    段を含み、前記命令ブロックの各々は複数個の命令およ
    び命令フェッチ情報を含み、前記命令フェッチ情報はア
    ドレスタグ、分岐ブロックインデックス、および後続の
    有効なビットを含む、後続のインデックスを含み、さら
    に ｂ、前記第１の手段においてストアされた前記複数個の
    命令ブロックの１つを前もってフェッチするためにフェ
    ッチプログラムカウンタ値を発生しかつ前記第１の手段
    に供給するための第２の手段と、 ｃ、前記前もってフェッチされた命令ブロックの前記後
    続の有効なビットが、前記前もってフェッチされた命令
    ブロック内の分岐命令がとられると予測されることを示
    す予め定められた状態にセットされるかどうかを決定す
    るための第３の手段と、 ｄ、もし前記後続の有効なビットが前記予め定められた
    状態にセットされなければ、後続の命令ブロックを前も
    ってフェッチするように前記フェッチプログラムカウン
    タを増分しかつ増分されたフェッチプログラムカウンタ
    を前記第１の手段に供給するための第４の手段と、 ｅ、もし前記後続の有効なビットが前記予め定められた
    状態にセットされれば、分岐場所アドレスおよび予測さ
    れたターゲット分岐アドレスを発生するための第５の手
    段と、 ｆ、前記予測されたターゲット分岐アドレスおよび前記
    分岐場所アドレスをストアするための第６の手段と、 ｇ、前記分岐命令を実行しかつ実行された分岐命令のた
    めに実際の分岐アドレスおよびターゲット分岐アドレス
    を発生するための第７の手段と、ｈ、前記第７の手段に
    より発生された前記実際のアドレスを前記第６の手段に
    おいてストアされた前記分岐場所と比較し、かつ実行さ
    れたターゲット分岐アドレスを前記分岐予測メモリにお
    いてストアされた予測された分岐アドレスと比較し、前
    記比較の結果に基づいて誤った予測の信号を発生するた
    めの第８の手段と、 ｉ、前記誤った予測の信号に応答して、前記命令ブロッ
    クのために後続の有効なビットおよび命令フェッチ情報
    を更新するための第９の手段とを含む、装置。
  5. （５）前記第７の手段は、前記前もってフェッチされた
    命令ブロックの前記後続のインデックスを後続の命令ブ
    ロックのアドレスタグに連結することにより前記予測さ
    れたターゲット分岐アドレスを発生する、請求項４に記
    載の装置。
  6. （６）前記第７の手段は、先行の命令ブロックからの後
    続のインデックスを前記前もってフェッチされた命令ブ
    ロックの分岐場所アドレスに連結することにより前記分
    岐場所を発生する、請求項４に記載の装置。
  7. （７）バスインターフェイスユニットを含む装置であっ
    て、命令キャッシュメモリは前記バスインターフェイス
    ユニットに結合されかつ複数個の命令ブロックを受取る
    ような形状にされ、前記命令ブロックの各々は複数個の
    命令および命令フェッチ情報を含み、前記命令フェッチ
    情報はアドレスタグ、分岐ブロックインデックスおよび
    後続の有効なビットを含む、後続のインデックスを含み
    、分岐予測メモリは前記命令キャッシュメモリに結合さ
    れ、命令デコーダは前記命令分岐メモリに結合され分岐
    実行ユニットを含む処理ユニットは前記命令デコーダお
    よびレジスタファイルに結合される、装置。
  8. （８）前記命令キャッシュメモリは前記バスインターフ
    ェイスユニットに結合される命令ストアアレイを含み、
    タグアレイは前記命令ストアアレイに結合され、後続の
    アレイは前記タグアレイに結合され、ブロック状態アレ
    イは前記後続のアレイに結合される、請求項７に記載の
    装置。
  9. （９）前記命令キャッシュメモリはさらにＰＣラッチ、
    増分器、およびＭＵＸユニットを含むフェッチプログラ
    ムカウンタを含む、請求項８に記載の装置。
  10. （１０）前記命令キャッシュメモリはさらに、前記フェ
    ッチプログラムカウンタに結合される命令フェッチ制御
    回路を含み、前記命令フェッチ制御回路は前記増分器に
    より発生される値、前記分岐制御ユニットより供給され
    た値、または再構成されたフェッチＰＣ値をＰＣラッチ
    に選択的にロードするように前記ＭＵＸユニットの動作
    を制御する、請求項９に記載の装置。
  11. （１１）前記分岐予測メモリは分岐ターゲットＦＩＦＯ
    および分岐場所ＦＩＦＯを含む、請求項７に記載の装置
    。
  12. （１２）前記分岐予測メモリはさらに、前記分岐ターゲ
    ットＦＩＦＯに結合されるターゲットＰＣ比較器および
    前記分岐実行ユニットに結合されるバスを含み、分岐場
    所比較器は前記分岐場所ＦＩＦＯおよび前記分岐実行ユ
    ニットに結合されるバスに結合され、前記ターゲットＰ
    Ｃ比較器および前記分岐場所比較器の出力は制御回路に
    結合される、請求項１１に記載の装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6282630B1 (en) 1991-07-08 2001-08-28 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution

Families Citing this family (227)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0404068A3 (en) * 1989-06-20 1991-12-27 Fujitsu Limited Branch instruction executing device
US5226130A (en) * 1990-02-26 1993-07-06 Nexgen Microsystems Method and apparatus for store-into-instruction-stream detection and maintaining branch prediction cache consistency
US5163140A (en) * 1990-02-26 1992-11-10 Nexgen Microsystems Two-level branch prediction cache
US5230068A (en) * 1990-02-26 1993-07-20 Nexgen Microsystems Cache memory system for dynamically altering single cache memory line as either branch target entry or pre-fetch instruction queue based upon instruction sequence
US5317718A (en) * 1990-03-27 1994-05-31 Digital Equipment Corporation Data processing system and method with prefetch buffers
CA2045791A1 (en) * 1990-06-29 1991-12-30 Richard Lee Sites Branch performance in high speed processor
US5530941A (en) * 1990-08-06 1996-06-25 Ncr Corporation System and method for prefetching data from a main computer memory into a cache memory
WO1992006426A1 (en) * 1990-10-09 1992-04-16 Nexgen Microsystems Method and apparatus for parallel decoding of instructions with branch prediction look-up
JP2532300B2 (ja) * 1990-10-17 1996-09-11 三菱電機株式会社 並列処理装置における命令供給装置
JP2535252B2 (ja) * 1990-10-17 1996-09-18 三菱電機株式会社 並列処理装置
DE69130757T2 (de) * 1990-11-30 1999-07-29 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa Ausführungsvorrichtung für bedingte Verzweigungsbefehle
US5265213A (en) * 1990-12-10 1993-11-23 Intel Corporation Pipeline system for executing predicted branch target instruction in a cycle concurrently with the execution of branch instruction
DE4211222B4 (de) * 1991-04-05 2009-05-28 Kabushiki Kaisha Toshiba, Kawasaki Abzweigungs-Vorhersage-Vorrichtung und Abzweigungs-Vorhersage-Verfahren für einen Super-Skalar-Prozessor
US5454089A (en) * 1991-04-17 1995-09-26 Intel Corporation Branch look ahead adder for use in an instruction pipeline sequencer with multiple instruction decoding
US5630157A (en) * 1991-06-13 1997-05-13 International Business Machines Corporation Computer organization for multiple and out-of-order execution of condition code testing and setting instructions
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
JP2875909B2 (ja) * 1991-07-12 1999-03-31 三菱電機株式会社 並列演算処理装置
JP2773471B2 (ja) * 1991-07-24 1998-07-09 日本電気株式会社 情報処理装置
US5649097A (en) * 1991-10-25 1997-07-15 International Business Machines Corporation Synchronizing a prediction RAM
DE4391002T1 (de) * 1992-03-06 1995-02-23 Rambus Inc Vor-heranholen in einen Cache-Speicher zum minimieren der Hauptspeicherzugriffszeit und der Cache-Speichergröße in einen Computersystem
DE69311330T2 (de) 1992-03-31 1997-09-25 Seiko Epson Corp., Tokio/Tokyo Befehlsablauffolgeplanung von einem risc-superskalarprozessor
KR100309566B1 (ko) * 1992-04-29 2001-12-15 리패치 파이프라인프로세서에서다중명령어를무리짓고,그룹화된명령어를동시에발행하고,그룹화된명령어를실행시키는방법및장치
WO1993022722A1 (en) 1992-05-01 1993-11-11 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
ES2143490T3 (es) * 1992-08-12 2000-05-16 Advanced Micro Devices Inc Decodificador de instrucciones.
EP0586057B1 (en) * 1992-08-31 2000-03-01 Sun Microsystems, Inc. Rapid instruction (pre)fetching and dispatching using prior (pre)fetch predictive annotations
US5337415A (en) * 1992-12-04 1994-08-09 Hewlett-Packard Company Predecoding instructions for supercalar dependency indicating simultaneous execution for increased operating frequency
EP1107111A3 (en) 1992-12-31 2002-02-06 Seiko Epson Corporation System and method for register renaming
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US5367703A (en) * 1993-01-08 1994-11-22 International Business Machines Corporation Method and system for enhanced branch history prediction accuracy in a superscalar processor system
US5898882A (en) * 1993-01-08 1999-04-27 International Business Machines Corporation Method and system for enhanced instruction dispatch in a superscalar processor system utilizing independently accessed intermediate storage
US5467473A (en) * 1993-01-08 1995-11-14 International Business Machines Corporation Out of order instruction load and store comparison
US5696958A (en) * 1993-01-11 1997-12-09 Silicon Graphics, Inc. Method and apparatus for reducing delays following the execution of a branch instruction in an instruction pipeline
US5537573A (en) * 1993-05-28 1996-07-16 Rambus, Inc. Cache system and method for prefetching of data
US5826069A (en) * 1993-09-27 1998-10-20 Intel Corporation Having write merge and data override capability for a superscalar processing device
US5826094A (en) * 1993-09-30 1998-10-20 Intel Corporation Register alias table update to indicate architecturally visible state
US5740393A (en) * 1993-10-15 1998-04-14 Intel Corporation Instruction pointer limits in processor that performs speculative out-of-order instruction execution
US5748976A (en) * 1993-10-18 1998-05-05 Amdahl Corporation Mechanism for maintaining data coherency in a branch history instruction cache
EP0651332B1 (en) 1993-10-29 2001-07-18 Advanced Micro Devices, Inc. Linearly addressable microprocessor cache
DE69427265T2 (de) 1993-10-29 2002-05-02 Advanced Micro Devices, Inc. Superskalarbefehlsdekoder
US5689672A (en) * 1993-10-29 1997-11-18 Advanced Micro Devices, Inc. Pre-decoded instruction cache and method therefor particularly suitable for variable byte-length instructions
DE69434669T2 (de) * 1993-10-29 2006-10-12 Advanced Micro Devices, Inc., Sunnyvale Spekulative Befehlswarteschlange für Befehle mit variabler Byteslänge
US5630082A (en) * 1993-10-29 1997-05-13 Advanced Micro Devices, Inc. Apparatus and method for instruction queue scanning
US5878245A (en) * 1993-10-29 1999-03-02 Advanced Micro Devices, Inc. High performance load/store functional unit and data cache
US5574928A (en) * 1993-10-29 1996-11-12 Advanced Micro Devices, Inc. Mixed integer/floating point processor core for a superscalar microprocessor with a plurality of operand buses for transferring operand segments
DE69429061T2 (de) * 1993-10-29 2002-07-18 Advanced Micro Devices, Inc. Superskalarmikroprozessoren
US5500943A (en) * 1993-11-02 1996-03-19 Motorola, Inc. Data processor with rename buffer and FIFO buffer for in-order instruction completion
US6128721A (en) * 1993-11-17 2000-10-03 Sun Microsystems, Inc. Temporary pipeline register file for a superpipelined superscalar processor
US6079014A (en) * 1993-12-02 2000-06-20 Intel Corporation Processor that redirects an instruction fetch pipeline immediately upon detection of a mispredicted branch while committing prior instructions to an architectural state
US5604909A (en) 1993-12-15 1997-02-18 Silicon Graphics Computer Systems, Inc. Apparatus for processing instructions in a computing system
IE940855A1 (en) * 1993-12-20 1995-06-28 Motorola Inc Data processor with speculative instruction fetching and¹method of operation
US5517651A (en) * 1993-12-29 1996-05-14 Intel Corporation Method and apparatus for loading a segment register in a microprocessor capable of operating in multiple modes
US6101597A (en) * 1993-12-30 2000-08-08 Intel Corporation Method and apparatus for maximum throughput scheduling of dependent operations in a pipelined processor
US5721857A (en) * 1993-12-30 1998-02-24 Intel Corporation Method and apparatus for saving the effective address of floating point memory operations in an out-of-order microprocessor
US6393550B1 (en) * 1993-12-30 2002-05-21 Intel Corporation Method and apparatus for pipeline streamlining where resources are immediate or certainly retired
US5680565A (en) * 1993-12-30 1997-10-21 Intel Corporation Method and apparatus for performing page table walks in a microprocessor capable of processing speculative instructions
TW253946B (en) * 1994-02-04 1995-08-11 Ibm Data processor with branch prediction and method of operation
US5553256A (en) * 1994-02-28 1996-09-03 Intel Corporation Apparatus for pipeline streamlining where resources are immediate or certainly retired
US5687338A (en) * 1994-03-01 1997-11-11 Intel Corporation Method and apparatus for maintaining a macro instruction for refetching in a pipelined processor
US5559976A (en) * 1994-03-31 1996-09-24 International Business Machines Corporation System for instruction completion independent of result write-back responsive to both exception free completion of execution and completion of all logically prior instructions
TW353732B (en) * 1994-03-31 1999-03-01 Ibm Processing system and method of operation
US5546599A (en) * 1994-03-31 1996-08-13 International Business Machines Corporation Processing system and method of operation for processing dispatched instructions with detected exceptions
TW260765B (ja) * 1994-03-31 1995-10-21 Ibm
JPH07281893A (ja) * 1994-04-15 1995-10-27 Internatl Business Mach Corp <Ibm> 処理システム及び演算方法
US5644779A (en) * 1994-04-15 1997-07-01 International Business Machines Corporation Processing system and method of operation for concurrent processing of branch instructions with cancelling of processing of a branch instruction
US5689693A (en) * 1994-04-26 1997-11-18 Advanced Micro Devices, Inc. Range finding circuit for selecting a consecutive sequence of reorder buffer entries using circular carry lookahead
US5590352A (en) * 1994-04-26 1996-12-31 Advanced Micro Devices, Inc. Dependency checking and forwarding of variable width operands
US5559975A (en) * 1994-06-01 1996-09-24 Advanced Micro Devices, Inc. Program counter update mechanism
US5696955A (en) * 1994-06-01 1997-12-09 Advanced Micro Devices, Inc. Floating point stack and exchange instruction
US5649225A (en) * 1994-06-01 1997-07-15 Advanced Micro Devices, Inc. Resynchronization of a superscalar processor
US5632023A (en) * 1994-06-01 1997-05-20 Advanced Micro Devices, Inc. Superscalar microprocessor including flag operand renaming and forwarding apparatus
US5561782A (en) * 1994-06-30 1996-10-01 Intel Corporation Pipelined cache system having low effective latency for nonsequential accesses
US5535346A (en) * 1994-07-05 1996-07-09 Motorola, Inc. Data processor with future file with parallel update and method of operation
US5623615A (en) * 1994-08-04 1997-04-22 International Business Machines Corporation Circuit and method for reducing prefetch cycles on microprocessors
EP0698884A1 (en) * 1994-08-24 1996-02-28 Advanced Micro Devices, Inc. Memory array for microprocessor cache
US5928357A (en) * 1994-09-15 1999-07-27 Intel Corporation Circuitry and method for performing branching without pipeline delay
US5721695A (en) * 1994-10-17 1998-02-24 Advanced Micro Devices, Inc. Simulation by emulating level sensitive latches with edge trigger latches
US5603045A (en) * 1994-12-16 1997-02-11 Vlsi Technology, Inc. Microprocessor system having instruction cache with reserved branch target section
US5878244A (en) * 1995-01-25 1999-03-02 Advanced Micro Devices, Inc. Reorder buffer configured to allocate storage capable of storing results corresponding to a maximum number of concurrently receivable instructions regardless of a number of instructions received
US5903741A (en) * 1995-01-25 1999-05-11 Advanced Micro Devices, Inc. Method of allocating a fixed reorder buffer storage line for execution results regardless of a number of concurrently dispatched instructions
US5901302A (en) * 1995-01-25 1999-05-04 Advanced Micro Devices, Inc. Superscalar microprocessor having symmetrical, fixed issue positions each configured to execute a particular subset of instructions
US6237082B1 (en) 1995-01-25 2001-05-22 Advanced Micro Devices, Inc. Reorder buffer configured to allocate storage for instruction results corresponding to predefined maximum number of concurrently receivable instructions independent of a number of instructions received
US5933860A (en) * 1995-02-10 1999-08-03 Digital Equipment Corporation Multiprobe instruction cache with instruction-based probe hint generation and training whereby the cache bank or way to be accessed next is predicted
US5708788A (en) * 1995-03-03 1998-01-13 Fujitsu, Ltd. Method for adjusting fetch program counter in response to the number of instructions fetched and issued
US5737550A (en) * 1995-03-28 1998-04-07 Advanced Micro Devices, Inc. Cache memory to processor bus interface and method thereof
US5764946A (en) * 1995-04-12 1998-06-09 Advanced Micro Devices Superscalar microprocessor employing a way prediction unit to predict the way of an instruction fetch address and to concurrently provide a branch prediction address corresponding to the fetch address
US5822574A (en) * 1995-04-12 1998-10-13 Advanced Micro Devices, Inc. Functional unit with a pointer for mispredicted resolution, and a superscalar microprocessor employing the same
US5968169A (en) * 1995-06-07 1999-10-19 Advanced Micro Devices, Inc. Superscalar microprocessor stack structure for judging validity of predicted subroutine return addresses
US5875324A (en) * 1995-06-07 1999-02-23 Advanced Micro Devices, Inc. Superscalar microprocessor which delays update of branch prediction information in response to branch misprediction until a subsequent idle clock
US5878255A (en) * 1995-06-07 1999-03-02 Advanced Micro Devices, Inc. Update unit for providing a delayed update to a branch prediction array
US6112019A (en) * 1995-06-12 2000-08-29 Georgia Tech Research Corp. Distributed instruction queue
US5828895A (en) * 1995-09-20 1998-10-27 International Business Machines Corporation Methods and system for predecoding instructions in a superscalar data processing system
JP3720371B2 (ja) 1995-10-06 2005-11-24 アドバンスト・マイクロ・デバイシズ・インコーポレイテッド スーパースケーラープロセッサにおけるｏｕｔ−ｏｆ−ｏｒｄｅｒ実行のための統一化された機能オペレーションスケジューラ
KR100384213B1 (ko) * 1995-10-06 2003-08-19 어드밴스트 마이크로 디바이시즈 인코퍼레이티드 순차리스트내의선택된타입의제1또는제2대상을인식하는처리시스템,선택회로및방법
US5884059A (en) * 1996-01-26 1999-03-16 Advanced Micro Devices, Inc. Unified multi-function operation scheduler for out-of-order execution in a superscalar processor
GB9521980D0 (en) * 1995-10-26 1996-01-03 Sgs Thomson Microelectronics Branch target buffer
US5881278A (en) * 1995-10-30 1999-03-09 Advanced Micro Devices, Inc. Return address prediction system which adjusts the contents of return stack storage to enable continued prediction after a mispredicted branch
US5796974A (en) * 1995-11-07 1998-08-18 Advanced Micro Devices, Inc. Microcode patching apparatus and method
US5835744A (en) * 1995-11-20 1998-11-10 Advanced Micro Devices, Inc. Microprocessor configured to swap operands in order to minimize dependency checking logic
US5713039A (en) * 1995-12-05 1998-01-27 Advanced Micro Devices, Inc. Register file having multiple register storages for storing data from multiple data streams
US5864707A (en) * 1995-12-11 1999-01-26 Advanced Micro Devices, Inc. Superscalar microprocessor configured to predict return addresses from a return stack storage
US5732235A (en) * 1996-01-25 1998-03-24 International Business Machines Corporation Method and system for minimizing the number of cycles required to execute semantic routines
US5742805A (en) * 1996-02-15 1998-04-21 Fujitsu Ltd. Method and apparatus for a single history register based branch predictor in a superscalar microprocessor
US5752259A (en) * 1996-03-26 1998-05-12 Advanced Micro Devices, Inc. Instruction cache configured to provide instructions to a microprocessor having a clock cycle time less than a cache access time of said instruction cache
US5835511A (en) * 1996-05-17 1998-11-10 Advanced Micro Devices, Inc. Method and mechanism for checking integrity of byte enable signals
US5918056A (en) * 1996-05-17 1999-06-29 Advanced Micro Devices, Inc. Segmentation suspend mode for real-time interrupt support
US6108769A (en) 1996-05-17 2000-08-22 Advanced Micro Devices, Inc. Dependency table for reducing dependency checking hardware
US5761490A (en) * 1996-05-28 1998-06-02 Hewlett-Packard Company Changing the meaning of a pre-decode bit in a cache memory depending on branch prediction mode
US5903740A (en) 1996-07-24 1999-05-11 Advanced Micro Devices, Inc. Apparatus and method for retiring instructions in excess of the number of accessible write ports
US6049863A (en) * 1996-07-24 2000-04-11 Advanced Micro Devices, Inc. Predecoding technique for indicating locations of opcode bytes in variable byte-length instructions within a superscalar microprocessor
US5900013A (en) * 1996-07-26 1999-05-04 Advanced Micro Devices, Inc. Dual comparator scheme for detecting a wrap-around condition and generating a cancel signal for removing wrap-around buffer entries
US5946468A (en) * 1996-07-26 1999-08-31 Advanced Micro Devices, Inc. Reorder buffer having an improved future file for storing speculative instruction execution results
US5915110A (en) * 1996-07-26 1999-06-22 Advanced Micro Devices, Inc. Branch misprediction recovery in a reorder buffer having a future file
US5872943A (en) * 1996-07-26 1999-02-16 Advanced Micro Devices, Inc. Apparatus for aligning instructions using predecoded shift amounts
US5872951A (en) * 1996-07-26 1999-02-16 Advanced Micro Design, Inc. Reorder buffer having a future file for storing speculative instruction execution results
US5822575A (en) * 1996-09-12 1998-10-13 Advanced Micro Devices, Inc. Branch prediction storage for storing branch prediction information such that a corresponding tag may be routed with the branch instruction
US5765016A (en) * 1996-09-12 1998-06-09 Advanced Micro Devices, Inc. Reorder buffer configured to store both speculative and committed register states
US5794028A (en) * 1996-10-17 1998-08-11 Advanced Micro Devices, Inc. Shared branch prediction structure
US5850543A (en) * 1996-10-30 1998-12-15 Texas Instruments Incorporated Microprocessor with speculative instruction pipelining storing a speculative register value within branch target buffer for use in speculatively executing instructions after a return
US5918044A (en) * 1996-10-31 1999-06-29 International Business Machines Corporation Apparatus and method for instruction fetching using a multi-port instruction cache directory
US5870579A (en) * 1996-11-18 1999-02-09 Advanced Micro Devices, Inc. Reorder buffer including a circuit for selecting a designated mask corresponding to an instruction that results in an exception
US5920710A (en) * 1996-11-18 1999-07-06 Advanced Micro Devices, Inc. Apparatus and method for modifying status bits in a reorder buffer with a large speculative state
US5978906A (en) 1996-11-19 1999-11-02 Advanced Micro Devices, Inc. Branch selectors associated with byte ranges within an instruction cache for rapidly identifying branch predictions
US5954816A (en) * 1996-11-19 1999-09-21 Advanced Micro Devices, Inc. Branch selector prediction
US5995749A (en) * 1996-11-19 1999-11-30 Advanced Micro Devices, Inc. Branch prediction mechanism employing branch selectors to select a branch prediction
US6175906B1 (en) 1996-12-06 2001-01-16 Advanced Micro Devices, Inc. Mechanism for fast revalidation of virtual tags
US5870580A (en) * 1996-12-13 1999-02-09 Advanced Micro Devices, Inc. Decoupled forwarding reorder buffer configured to allocate storage in chunks for instructions having unresolved dependencies
US5881305A (en) * 1996-12-13 1999-03-09 Advanced Micro Devices, Inc. Register rename stack for a microprocessor
US5983321A (en) * 1997-03-12 1999-11-09 Advanced Micro Devices, Inc. Cache holding register for receiving instruction packets and for providing the instruction packets to a predecode unit and instruction cache
US5862065A (en) * 1997-02-13 1999-01-19 Advanced Micro Devices, Inc. Method and circuit for fast generation of zero flag condition code in a microprocessor-based computer
US5768555A (en) * 1997-02-20 1998-06-16 Advanced Micro Devices, Inc. Reorder buffer employing last in buffer and last in line bits
US5974538A (en) * 1997-02-21 1999-10-26 Wilmot, Ii; Richard Byron Method and apparatus for annotating operands in a computer system with source instruction identifiers
US6141740A (en) * 1997-03-03 2000-10-31 Advanced Micro Devices, Inc. Apparatus and method for microcode patching for generating a next address
US6233672B1 (en) 1997-03-06 2001-05-15 Advanced Micro Devices, Inc. Piping rounding mode bits with floating point instructions to eliminate serialization
US5852727A (en) * 1997-03-10 1998-12-22 Advanced Micro Devices, Inc. Instruction scanning unit for locating instructions via parallel scanning of start and end byte information
US5850532A (en) * 1997-03-10 1998-12-15 Advanced Micro Devices, Inc. Invalid instruction scan unit for detecting invalid predecode data corresponding to instructions being fetched
US5968163A (en) 1997-03-10 1999-10-19 Advanced Micro Devices, Inc. Microcode scan unit for scanning microcode instructions using predecode data
US5859992A (en) * 1997-03-12 1999-01-12 Advanced Micro Devices, Inc. Instruction alignment using a dispatch list and a latch list
US5859998A (en) * 1997-03-19 1999-01-12 Advanced Micro Devices, Inc. Hierarchical microcode implementation of floating point instructions for a microprocessor
US5887185A (en) * 1997-03-19 1999-03-23 Advanced Micro Devices, Inc. Interface for coupling a floating point unit to a reorder buffer
US5828873A (en) * 1997-03-19 1998-10-27 Advanced Micro Devices, Inc. Assembly queue for a floating point unit
US5930492A (en) * 1997-03-19 1999-07-27 Advanced Micro Devices, Inc. Rapid pipeline control using a control word and a steering word
US5987599A (en) * 1997-03-28 1999-11-16 Intel Corporation Target instructions prefetch cache
US5987235A (en) * 1997-04-04 1999-11-16 Advanced Micro Devices, Inc. Method and apparatus for predecoding variable byte length instructions for fast scanning of instructions
US5901076A (en) * 1997-04-16 1999-05-04 Advanced Micro Designs, Inc. Ripple carry shifter in a floating point arithmetic unit of a microprocessor
US6003128A (en) * 1997-05-01 1999-12-14 Advanced Micro Devices, Inc. Number of pipeline stages and loop length related counter differential based end-loop prediction
US5845101A (en) * 1997-05-13 1998-12-01 Advanced Micro Devices, Inc. Prefetch buffer for storing instructions prior to placing the instructions in an instruction cache
US6122729A (en) * 1997-05-13 2000-09-19 Advanced Micro Devices, Inc. Prefetch buffer which stores a pointer indicating an initial predecode position
US6016543A (en) * 1997-05-14 2000-01-18 Mitsubishi Denki Kabushiki Kaisha Microprocessor for controlling the conditional execution of instructions
US6073230A (en) * 1997-06-11 2000-06-06 Advanced Micro Devices, Inc. Instruction fetch unit configured to provide sequential way prediction for sequential instruction fetches
US6009511A (en) * 1997-06-11 1999-12-28 Advanced Micro Devices, Inc. Apparatus and method for tagging floating point operands and results for rapid detection of special floating point numbers
US5872946A (en) * 1997-06-11 1999-02-16 Advanced Micro Devices, Inc. Instruction alignment unit employing dual instruction queues for high frequency instruction dispatch
US5940602A (en) * 1997-06-11 1999-08-17 Advanced Micro Devices, Inc. Method and apparatus for predecoding variable byte length instructions for scanning of a number of RISC operations
US5933626A (en) * 1997-06-12 1999-08-03 Advanced Micro Devices, Inc. Apparatus and method for tracing microprocessor instructions
US5983337A (en) * 1997-06-12 1999-11-09 Advanced Micro Devices, Inc. Apparatus and method for patching an instruction by providing a substitute instruction or instructions from an external memory responsive to detecting an opcode of the instruction
US5898865A (en) * 1997-06-12 1999-04-27 Advanced Micro Devices, Inc. Apparatus and method for predicting an end of loop for string instructions
US5933629A (en) 1997-06-12 1999-08-03 Advanced Micro Devices, Inc. Apparatus and method for detecting microbranches early
US6012125A (en) * 1997-06-20 2000-01-04 Advanced Micro Devices, Inc. Superscalar microprocessor including a decoded instruction cache configured to receive partially decoded instructions
US5978901A (en) * 1997-08-21 1999-11-02 Advanced Micro Devices, Inc. Floating point and multimedia unit with data type reclassification capability
US6101577A (en) * 1997-09-15 2000-08-08 Advanced Micro Devices, Inc. Pipelined instruction cache and branch prediction mechanism therefor
US6185676B1 (en) * 1997-09-30 2001-02-06 Intel Corporation Method and apparatus for performing early branch prediction in a microprocessor
US5931943A (en) * 1997-10-21 1999-08-03 Advanced Micro Devices, Inc. Floating point NaN comparison
US6032252A (en) * 1997-10-28 2000-02-29 Advanced Micro Devices, Inc. Apparatus and method for efficient loop control in a superscalar microprocessor
US5974542A (en) * 1997-10-30 1999-10-26 Advanced Micro Devices, Inc. Branch prediction unit which approximates a larger number of branch predictions using a smaller number of branch predictions and an alternate target indication
US6230259B1 (en) 1997-10-31 2001-05-08 Advanced Micro Devices, Inc. Transparent extended state save
US6157996A (en) * 1997-11-13 2000-12-05 Advanced Micro Devices, Inc. Processor programably configurable to execute enhanced variable byte length instructions including predicated execution, three operand addressing, and increased register space
US6199154B1 (en) 1997-11-17 2001-03-06 Advanced Micro Devices, Inc. Selecting cache to fetch in multi-level cache system based on fetch address source and pre-fetching additional data to the cache for future access
US6256728B1 (en) 1997-11-17 2001-07-03 Advanced Micro Devices, Inc. Processor configured to selectively cancel instructions from its pipeline responsive to a predicted-taken short forward branch instruction
US6079005A (en) * 1997-11-20 2000-06-20 Advanced Micro Devices, Inc. Microprocessor including virtual address branch prediction and current page register to provide page portion of virtual and physical fetch address
US6154818A (en) * 1997-11-20 2000-11-28 Advanced Micro Devices, Inc. System and method of controlling access to privilege partitioned address space for a model specific register file
US6516395B1 (en) 1997-11-20 2003-02-04 Advanced Micro Devices, Inc. System and method for controlling access to a privilege-partitioned address space with a fixed set of attributes
US6079003A (en) 1997-11-20 2000-06-20 Advanced Micro Devices, Inc. Reverse TLB for providing branch target address in a microprocessor having a physically-tagged cache
US5974432A (en) * 1997-12-05 1999-10-26 Advanced Micro Devices, Inc. On-the-fly one-hot encoding of leading zero count
US5870578A (en) * 1997-12-09 1999-02-09 Advanced Micro Devices, Inc. Workload balancing in a microprocessor for reduced instruction dispatch stalling
US6157986A (en) * 1997-12-16 2000-12-05 Advanced Micro Devices, Inc. Fast linear tag validation unit for use in microprocessor
US6016533A (en) * 1997-12-16 2000-01-18 Advanced Micro Devices, Inc. Way prediction logic for cache array
US6016545A (en) * 1997-12-16 2000-01-18 Advanced Micro Devices, Inc. Reduced size storage apparatus for storing cache-line-related data in a high frequency microprocessor
US6112296A (en) * 1997-12-18 2000-08-29 Advanced Micro Devices, Inc. Floating point stack manipulation using a register map and speculative top of stack values
US6018798A (en) * 1997-12-18 2000-01-25 Advanced Micro Devices, Inc. Floating point unit using a central window for storing instructions capable of executing multiple instructions in a single clock cycle
US6112018A (en) 1997-12-18 2000-08-29 Advanced Micro Devices, Inc. Apparatus for exchanging two stack registers
US5954814A (en) * 1997-12-19 1999-09-21 Intel Corporation System for using a branch prediction unit to achieve serialization by forcing a branch misprediction to flush a pipeline
US6175908B1 (en) 1998-04-30 2001-01-16 Advanced Micro Devices, Inc. Variable byte-length instructions using state of function bit of second byte of plurality of instructions bytes as indicative of whether first byte is a prefix byte
US6141745A (en) * 1998-04-30 2000-10-31 Advanced Micro Devices, Inc. Functional bit identifying a prefix byte via a particular state regardless of type of instruction
US6122656A (en) * 1998-07-31 2000-09-19 Advanced Micro Devices, Inc. Processor configured to map logical register numbers to physical register numbers using virtual register numbers
US6119223A (en) * 1998-07-31 2000-09-12 Advanced Micro Devices, Inc. Map unit having rapid misprediction recovery
US6230262B1 (en) 1998-07-31 2001-05-08 Advanced Micro Devices, Inc. Processor configured to selectively free physical registers upon retirement of instructions
US6230260B1 (en) 1998-09-01 2001-05-08 International Business Machines Corporation Circuit arrangement and method of speculative instruction execution utilizing instruction history caching
US6205544B1 (en) * 1998-12-21 2001-03-20 Intel Corporation Decomposition of instructions into branch and sequential code sections
US6442681B1 (en) * 1998-12-28 2002-08-27 Bull Hn Information Systems Inc. Pipelined central processor managing the execution of instructions with proximate successive branches in a cache-based data processing system while performing block mode transfer predictions
US6957327B1 (en) * 1998-12-31 2005-10-18 Stmicroelectronics, Inc. Block-based branch target buffer
US6247097B1 (en) * 1999-01-22 2001-06-12 International Business Machines Corporation Aligned instruction cache handling of instruction fetches across multiple predicted branch instructions
US6516462B1 (en) * 1999-02-17 2003-02-04 Elbrus International Cache miss saving for speculation load operation
DE19945940C2 (de) * 1999-09-24 2002-01-17 Infineon Technologies Ag Verfahren und Vorrichtung zur Bearbeitung bedingter Sprungbefehle in einem Prozessor mit PIPELINE-Rechnerarchitektur
US6438664B1 (en) 1999-10-27 2002-08-20 Advanced Micro Devices, Inc. Microcode patch device and method for patching microcode using match registers and patch routines
US6442707B1 (en) 1999-10-29 2002-08-27 Advanced Micro Devices, Inc. Alternate fault handler
US6981132B2 (en) 2000-08-09 2005-12-27 Advanced Micro Devices, Inc. Uniform register addressing using prefix byte
US6877084B1 (en) 2000-08-09 2005-04-05 Advanced Micro Devices, Inc. Central processing unit (CPU) accessing an extended register set in an extended register mode
US6732253B1 (en) * 2000-11-13 2004-05-04 Chipwrights Design, Inc. Loop handling for single instruction multiple datapath processor architectures
US6931518B1 (en) 2000-11-28 2005-08-16 Chipwrights Design, Inc. Branching around conditional processing if states of all single instruction multiple datapaths are disabled and the computer program is non-deterministic
US6970985B2 (en) 2002-07-09 2005-11-29 Bluerisc Inc. Statically speculative memory accessing
US20050050278A1 (en) * 2003-09-03 2005-03-03 Advanced Micro Devices, Inc. Low power way-predicted cache
US7117290B2 (en) * 2003-09-03 2006-10-03 Advanced Micro Devices, Inc. MicroTLB and micro tag for reducing power in a processor
US20050114850A1 (en) 2003-10-29 2005-05-26 Saurabh Chheda Energy-focused re-compilation of executables and hardware mechanisms based on compiler-architecture interaction and compiler-inserted control
US7996671B2 (en) 2003-11-17 2011-08-09 Bluerisc Inc. Security of program executables and microprocessors based on compiler-architecture interaction
US8607209B2 (en) 2004-02-04 2013-12-10 Bluerisc Inc. Energy-focused compiler-assisted branch prediction
US8484441B2 (en) * 2004-03-31 2013-07-09 Icera Inc. Apparatus and method for separate asymmetric control processing and data path processing in a configurable dual path processor that supports instructions having different bit widths
US7949856B2 (en) * 2004-03-31 2011-05-24 Icera Inc. Method and apparatus for separate control processing and data path processing in a dual path processor with a shared load/store unit
US9047094B2 (en) * 2004-03-31 2015-06-02 Icera Inc. Apparatus and method for separate asymmetric control processing and data path processing in a dual path processor
JP3926809B2 (ja) * 2004-07-27 2007-06-06 富士通株式会社 分岐命令制御装置、および制御方法。
DE602005017657D1 (de) 2004-08-30 2009-12-24 Texas Instruments Inc Verfahren und vorrichtungen zur zweigvorhersage und verarbeitung von mikroprozessoranweisungen und dergleichen
US8578134B1 (en) * 2005-04-04 2013-11-05 Globalfoundries Inc. System and method for aligning change-of-flow instructions in an instruction buffer
US8161252B1 (en) * 2005-08-01 2012-04-17 Nvidia Corporation Memory interface with dynamic selection among mirrored storage locations
US7447883B2 (en) * 2006-08-10 2008-11-04 Arm Limited Allocation of branch target cache resources in dependence upon program instructions within an instruction queue
US7640422B2 (en) * 2006-08-16 2009-12-29 Qualcomm Incorporated System for reducing number of lookups in a branch target address cache by storing retrieved BTAC addresses into instruction cache
US20080126766A1 (en) 2006-11-03 2008-05-29 Saurabh Chheda Securing microprocessors against information leakage and physical tampering
US20080154379A1 (en) * 2006-12-22 2008-06-26 Musculoskeletal Transplant Foundation Interbody fusion hybrid graft
WO2009101562A2 (en) * 2008-02-11 2009-08-20 Nxp B.V. Method of program obfuscation and processing device for executing obfuscated programs
US8181005B2 (en) * 2008-09-05 2012-05-15 Advanced Micro Devices, Inc. Hybrid branch prediction device with sparse and dense prediction caches
US20110093658A1 (en) * 2009-10-19 2011-04-21 Zuraski Jr Gerald D Classifying and segregating branch targets
US9916252B2 (en) 2015-05-19 2018-03-13 Linear Algebra Technologies Limited Systems and methods for addressing a cache with split-indexes
US10719321B2 (en) 2015-09-19 2020-07-21 Microsoft Technology Licensing, Llc Prefetching instruction blocks
US20180210734A1 (en) * 2017-01-26 2018-07-26 Alibaba Group Holding Limited Methods and apparatus for processing self-modifying codes
CN111108527B (zh) 2017-05-19 2023-06-30 莫维迪乌斯有限公司 用于当取回像素核时降低存储器延迟的方法、系统和设备
US10747541B2 (en) * 2018-01-19 2020-08-18 Marvell Asia Pte, Ltd. Managing predictor selection for branch prediction
US10599437B2 (en) 2018-01-19 2020-03-24 Marvell World Trade Ltd. Managing obscured branch prediction information
CN111221579B (zh) * 2018-11-27 2022-04-26 展讯通信（上海）有限公司 预测Load指令执行延迟的方法及系统
US12360771B2 (en) * 2021-04-27 2025-07-15 Red Hat, Inc. Rescheduling a load instruction based on past replays

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4200927A (en) * 1978-01-03 1980-04-29 International Business Machines Corporation Multi-instruction stream branch processing mechanism
US4295193A (en) * 1979-06-29 1981-10-13 International Business Machines Corporation Machine for multiple instruction execution
US4430706A (en) * 1980-10-27 1984-02-07 Burroughs Corporation Branch prediction apparatus and method for a data processing system
US4477872A (en) * 1982-01-15 1984-10-16 International Business Machines Corporation Decode history table for conditional branch instructions
US4604691A (en) * 1982-09-07 1986-08-05 Nippon Electric Co., Ltd. Data processing system having branch instruction prefetching performance
DE3382350D1 (de) * 1982-11-17 1991-08-29 Nec Corp Anordnung zum vorabholen von befehlen mit vorhersage einer verzweigungszieladresse.
US4807115A (en) * 1983-10-07 1989-02-21 Cornell Research Foundation, Inc. Instruction issuing mechanism for processors with multiple functional units
US4764861A (en) * 1984-02-08 1988-08-16 Nec Corporation Instruction fpefetching device with prediction of a branch destination for each branch count instruction
US4755966A (en) * 1985-06-28 1988-07-05 Hewlett-Packard Company Bidirectional branch prediction and optimization
JP2603626B2 (ja) * 1987-01-16 1997-04-23 三菱電機株式会社 データ処理装置
US4894772A (en) * 1987-07-31 1990-01-16 Prime Computer, Inc. Method and apparatus for qualifying branch cache entries
US4860197A (en) * 1987-07-31 1989-08-22 Prime Computer, Inc. Branch cache system with instruction boundary determination independent of parcel boundary
US4943908A (en) * 1987-12-02 1990-07-24 International Business Machines Corporation Multiple branch analyzer for prefetching cache lines

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6282630B1 (en) 1991-07-08 2001-08-28 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution
US7028161B2 (en) 1991-07-08 2006-04-11 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution
US7555632B2 (en) 1991-07-08 2009-06-30 Seiko Epson Corporation High-performance superscalar-based computer system with out-of-order instruction execution and concurrent results distribution
US7941635B2 (en) 1991-07-08 2011-05-10 Seiko-Epson Corporation High-performance superscalar-based computer system with out-of order instruction execution and concurrent results distribution

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