JPH0334258B2 - - Google Patents
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- Publication number
- JPH0334258B2 JPH0334258B2 JP3134278A JP3134278A JPH0334258B2 JP H0334258 B2 JPH0334258 B2 JP H0334258B2 JP 3134278 A JP3134278 A JP 3134278A JP 3134278 A JP3134278 A JP 3134278A JP H0334258 B2 JPH0334258 B2 JP H0334258B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clock signal
- logic circuit
- delay time
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は論理回路に供給される基本クロツクの
周期を変更しないで、論理回路の遅延時間余裕を
測定することが可能な論理回路装置に関する。
周期を変更しないで、論理回路の遅延時間余裕を
測定することが可能な論理回路装置に関する。
従来の論理回路装置における遅延時間余裕の測
定は、第１図に示すようにパルス発生器１２を制
御して、レジスタ１１に供給されるクロツク信号
の周期を除々に小さくし、論理回路装置が誤動作
する時点を確認し、その時のクロツク周期T′と
本来のクロツク周期Ｔとの時間差TMを求める方
法により行なわれている。この方法においては、
パルス発生器１２で発生されるクロツク信号の周
期自身を変化させる必要があるため、可変周期の
パルス発生器を備えるか、または固定周期のパル
ス発生器を多数個用意し、それらを切り換えるこ
とが要求される。一般に高精度の可変周期のパル
ス発生器を備えることは高価となる。多数個の固
定周期パルス発生器を切り換えて論理回路１３の
遅延時間余裕TMを測定する方法は多数個のパル
ス発生器を必要とする点で装置が増大する。
定は、第１図に示すようにパルス発生器１２を制
御して、レジスタ１１に供給されるクロツク信号
の周期を除々に小さくし、論理回路装置が誤動作
する時点を確認し、その時のクロツク周期T′と
本来のクロツク周期Ｔとの時間差TMを求める方
法により行なわれている。この方法においては、
パルス発生器１２で発生されるクロツク信号の周
期自身を変化させる必要があるため、可変周期の
パルス発生器を備えるか、または固定周期のパル
ス発生器を多数個用意し、それらを切り換えるこ
とが要求される。一般に高精度の可変周期のパル
ス発生器を備えることは高価となる。多数個の固
定周期パルス発生器を切り換えて論理回路１３の
遅延時間余裕TMを測定する方法は多数個のパル
ス発生器を必要とする点で装置が増大する。
またこの方法はクロツクの周期自身を変化させ
るため、遅延時間余裕を測定しようとしている被
測定装置以外の部分であり、この基本クロツク自
身またはこの基本クロツクで発生される信号１４
の供給を受けている部分で誤動作を起こす可能性
がある。例えば、時間計測部では、時間のずれが
生ずる。これを避けるためにはそれらの部分で独
自にパルス発生器を備えればよいがもはや同期し
て動作することができない。また主記憶回路装置
や周辺装置から送られてくる信号１５をサンプリ
ングするタイミングはクロツク周期が小さくなる
ことにより早まり、まだ到達していないデータが
誤つて使用され誤動作を起こす可能性がある。
るため、遅延時間余裕を測定しようとしている被
測定装置以外の部分であり、この基本クロツク自
身またはこの基本クロツクで発生される信号１４
の供給を受けている部分で誤動作を起こす可能性
がある。例えば、時間計測部では、時間のずれが
生ずる。これを避けるためにはそれらの部分で独
自にパルス発生器を備えればよいがもはや同期し
て動作することができない。また主記憶回路装置
や周辺装置から送られてくる信号１５をサンプリ
ングするタイミングはクロツク周期が小さくなる
ことにより早まり、まだ到達していないデータが
誤つて使用され誤動作を起こす可能性がある。
したがつて、被測定装置以外の要因で誤動作が
発生されないよう絶えず外部とのインタフエース
信号のタイミング調整する必要が生ずる。
発生されないよう絶えず外部とのインタフエース
信号のタイミング調整する必要が生ずる。
以上のように、基本クロツクの周期を変化させ
て論理回路１３の遅延時間余裕TMを測定する方
法は、可変周期のパルス発生器または多数個のパ
ルス発生器を備えることが要求され、しかも被測
定装置以外の要因で誤動作が発生しないようイン
タフエース信号のタイミング調整が絶えず要求さ
れるという欠点を有している。
て論理回路１３の遅延時間余裕TMを測定する方
法は、可変周期のパルス発生器または多数個のパ
ルス発生器を備えることが要求され、しかも被測
定装置以外の要因で誤動作が発生しないようイン
タフエース信号のタイミング調整が絶えず要求さ
れるという欠点を有している。
本発明の目的は被測定装置のみの論理回路遅延
時間余裕を測定することが可能な論理回路装置を
提供することにある。
時間余裕を測定することが可能な論理回路装置を
提供することにある。
本発明の装置は、一定周期のクロツク信号を発
生するパルス発生手段と、 このパルス発生手段からのクロツク信号を任意
の設定時間可変に遅延させて供給するクロツク遅
延手段と、 前記パルス発生手段からのクロツク信号および
前記クロツク遅延手段からの遅延されたクロツク
信号に基いてデータを格納し送出する格納手段
と、 この格納手段から与えられるデータおよび外部
から与えられるデータを入力し出力を前記格納手
段へ供給する被検査回路とを具備し、 前記クロツク遅延手段からのクロツク信号の供
給を可変にすることにより論理回路の誤動作を検
出する誤動作検出手段とから構成されている。
生するパルス発生手段と、 このパルス発生手段からのクロツク信号を任意
の設定時間可変に遅延させて供給するクロツク遅
延手段と、 前記パルス発生手段からのクロツク信号および
前記クロツク遅延手段からの遅延されたクロツク
信号に基いてデータを格納し送出する格納手段
と、 この格納手段から与えられるデータおよび外部
から与えられるデータを入力し出力を前記格納手
段へ供給する被検査回路とを具備し、 前記クロツク遅延手段からのクロツク信号の供
給を可変にすることにより論理回路の誤動作を検
出する誤動作検出手段とから構成されている。
次に本発明の１実施例について図面を参照して
詳細に説明する。第２図は本発明に係る論理回路
装置を示す。
詳細に説明する。第２図は本発明に係る論理回路
装置を示す。
本論理回路装置は、外部からの入力端子２１お
よびレジスタ２２から与えられる論理信号に基づ
いてレジスタ２２および２３への入力信号を生成
する論理回路２４、一定周期のクロツク信号を発
生するパルス発生器２５、このパルス発生器２５
からの出力クロツク信号をレジスタ２２および２
３に供給する第１のクロツク分配系２６、第１の
クロツク分配系２６に接続された遅延時間制御回
路２７および遅延時間制御回路２７の出力をレジ
スタ２２へ供給する第２のクロツク分配系２８を
有する。レジスタ２２は、その出力が被検査論理
回路２４に接続され、第２のクロツク分配系２８
によつて出力の遅延時間が制御されるものであ
り、レジスタ２３は、その出力が被検査論理回路
２４以外の外部回路に接続され、検査時において
もタイミング関係が変化しないものである。ここ
で用いられているレジスタ２２は、例えば、第３
図に示すような電流切換型主副フリツプフロツプ
回路から構成されている。この回路は第１のクロ
ツク端子３１へのクロツク・パルスの前縁
（HIGHレベルからLOWレベルへの変化時）にお
いて入力データ３２を主フリツプフロツプ３３で
保持する動作にはいり、第２のクロツク入力の前
縁において副フリツプフロツプ３５をデータ通過
状態にする動作にはいるような回路である。この
ような主副フリツプフロツプは、第１のクロツク
の前縁において主フリツプフロツプ３３が保持状
態にはいることにおいて従来の主副フリツプフロ
ツプの動作と何ら変りがない。しかし、主フリツ
プフロツプ３３に保持されたデータは、第２のク
ロツクが入力されて副フリツプフロツプ３５がデ
ータ通過状態になるまで出力にあらわれない。こ
のため第１のクロツクを基準にして見ると、第１
のクロツクと第２のクロツクとの遅延時間が、主
副フリツプフロツプの遅延時間に加算されること
になる。また、レジスタ２３は、第３図に示され
る主副フリツプフロツプの第２クロツク入力端子
を除去したようなもの、または、第２クロツク入
力端子をLOWレベルに固定したようなものであ
る。以下第３図に示す電流切換形主副フリツプク
ロツプのHIGHレベルを論理０、LOWレベルを
論理０に対応させる。
よびレジスタ２２から与えられる論理信号に基づ
いてレジスタ２２および２３への入力信号を生成
する論理回路２４、一定周期のクロツク信号を発
生するパルス発生器２５、このパルス発生器２５
からの出力クロツク信号をレジスタ２２および２
３に供給する第１のクロツク分配系２６、第１の
クロツク分配系２６に接続された遅延時間制御回
路２７および遅延時間制御回路２７の出力をレジ
スタ２２へ供給する第２のクロツク分配系２８を
有する。レジスタ２２は、その出力が被検査論理
回路２４に接続され、第２のクロツク分配系２８
によつて出力の遅延時間が制御されるものであ
り、レジスタ２３は、その出力が被検査論理回路
２４以外の外部回路に接続され、検査時において
もタイミング関係が変化しないものである。ここ
で用いられているレジスタ２２は、例えば、第３
図に示すような電流切換型主副フリツプフロツプ
回路から構成されている。この回路は第１のクロ
ツク端子３１へのクロツク・パルスの前縁
（HIGHレベルからLOWレベルへの変化時）にお
いて入力データ３２を主フリツプフロツプ３３で
保持する動作にはいり、第２のクロツク入力の前
縁において副フリツプフロツプ３５をデータ通過
状態にする動作にはいるような回路である。この
ような主副フリツプフロツプは、第１のクロツク
の前縁において主フリツプフロツプ３３が保持状
態にはいることにおいて従来の主副フリツプフロ
ツプの動作と何ら変りがない。しかし、主フリツ
プフロツプ３３に保持されたデータは、第２のク
ロツクが入力されて副フリツプフロツプ３５がデ
ータ通過状態になるまで出力にあらわれない。こ
のため第１のクロツクを基準にして見ると、第１
のクロツクと第２のクロツクとの遅延時間が、主
副フリツプフロツプの遅延時間に加算されること
になる。また、レジスタ２３は、第３図に示され
る主副フリツプフロツプの第２クロツク入力端子
を除去したようなもの、または、第２クロツク入
力端子をLOWレベルに固定したようなものであ
る。以下第３図に示す電流切換形主副フリツプク
ロツプのHIGHレベルを論理０、LOWレベルを
論理０に対応させる。
第２図ａに示すパルス発生器２５は、一定周期
のクロツク信号を発生する回路である。パルス発
生器２５で発生されたクロツク信号は第１のクロ
ツク分配系２６により主副フリツプフロツプの第
１のクロツク入力端子に供給される。パルス増幅
器２９は、沢山のレジスタ２２や２３を駆動する
場合に適宜用いられる。第１のクロツク分配系２
６に接続された遅延時間制御回路２７は、第１の
クロツク分配系２６に対する第２のクロツク分配
系２８の遅延を制御するものであり、その出力は
第２のクロツク分配系２８を介して主副フリツプ
フロツプの第２のクロツク入力端子に供給され
る。パルス増幅器３０は、レジスタ２２の数に応
じて適宜用いられる。
のクロツク信号を発生する回路である。パルス発
生器２５で発生されたクロツク信号は第１のクロ
ツク分配系２６により主副フリツプフロツプの第
１のクロツク入力端子に供給される。パルス増幅
器２９は、沢山のレジスタ２２や２３を駆動する
場合に適宜用いられる。第１のクロツク分配系２
６に接続された遅延時間制御回路２７は、第１の
クロツク分配系２６に対する第２のクロツク分配
系２８の遅延を制御するものであり、その出力は
第２のクロツク分配系２８を介して主副フリツプ
フロツプの第２のクロツク入力端子に供給され
る。パルス増幅器３０は、レジスタ２２の数に応
じて適宜用いられる。
第２図ｂは同図ａの論理回路２４の遅延時間余
裕TMを測定する方法を説明するタイミング図で
ある。クロツク信号の周期をＴ、第１のクロツク
に対する第２のクロツクの遅延時間をTDC、第
２のクロツク入力からレジスタ出力が変化するま
での時間をTD１、論理回路の遅延時間をTD２
およびこのときの遅延時間余裕をTM′とする。
TM′＝０すなわちＴ＝TDC＋TD1＋TD2の時点
で論理回路からの出力が次段レジスタのデータ入
力へ到達するのと、次の第１クロツクパルスがレ
ジスタに供給されるのが同時になり、これ以上第
２のクロツクの遅延時間TDCが大きくなるとレ
ジスタはまだ出力されていない論理回路の出力を
保持する動作にはいるため論理回路装置は誤動作
を起こす。このときの第２のクロツクの遅延時間
TDCの値は、従来技術の動作を示す第１図ｂの
遅延時間余裕TMの値と等しいことは明らかであ
る。
裕TMを測定する方法を説明するタイミング図で
ある。クロツク信号の周期をＴ、第１のクロツク
に対する第２のクロツクの遅延時間をTDC、第
２のクロツク入力からレジスタ出力が変化するま
での時間をTD１、論理回路の遅延時間をTD２
およびこのときの遅延時間余裕をTM′とする。
TM′＝０すなわちＴ＝TDC＋TD1＋TD2の時点
で論理回路からの出力が次段レジスタのデータ入
力へ到達するのと、次の第１クロツクパルスがレ
ジスタに供給されるのが同時になり、これ以上第
２のクロツクの遅延時間TDCが大きくなるとレ
ジスタはまだ出力されていない論理回路の出力を
保持する動作にはいるため論理回路装置は誤動作
を起こす。このときの第２のクロツクの遅延時間
TDCの値は、従来技術の動作を示す第１図ｂの
遅延時間余裕TMの値と等しいことは明らかであ
る。
第２図ａに示す外部から与えられる信号２１
は、一定周期のクロツク信号でレジスタ回路に取
り込まれるので、インタフエース信号のタイミン
グを再調整する必要がない。また外部への出力信
号は、一定周期の第１のクロツクで動作するレジ
スタ２３の出力であつて第２クロツクに関与して
いないため論理回路の遅延時間余裕の測定とは何
ら関係を持たない。したがつて、これらの信号を
供給される装置でのタイミングの調整は不用であ
る。
は、一定周期のクロツク信号でレジスタ回路に取
り込まれるので、インタフエース信号のタイミン
グを再調整する必要がない。また外部への出力信
号は、一定周期の第１のクロツクで動作するレジ
スタ２３の出力であつて第２クロツクに関与して
いないため論理回路の遅延時間余裕の測定とは何
ら関係を持たない。したがつて、これらの信号を
供給される装置でのタイミングの調整は不用であ
る。
なお、レジスタ２２に格納された論理回路２４
の出力は、論理回路２４が正常な動作をした場合
に期待される結果と、誤動作検出手段（図示せ
ず）で比較され、不一致の場合は誤動作として検
出される。
の出力は、論理回路２４が正常な動作をした場合
に期待される結果と、誤動作検出手段（図示せ
ず）で比較され、不一致の場合は誤動作として検
出される。
この誤動作が生じたときと正常な動作がなされ
るときの境界における遅延時間制御回路２７で設
定された遅延時間が遅延余裕の最大時間であるこ
とは明らかである。
るときの境界における遅延時間制御回路２７で設
定された遅延時間が遅延余裕の最大時間であるこ
とは明らかである。
本発明は以上説明したように、第１のクロツク
分配系と第２のクロツク分配系を備え、それらの
間の遅延時間を制御することにより外部インタフ
エース信号に何ら影響を及ぼすことなく特定の論
理回路の遅延時間余裕を測定可能としたという効
果がある。
分配系と第２のクロツク分配系を備え、それらの
間の遅延時間を制御することにより外部インタフ
エース信号に何ら影響を及ぼすことなく特定の論
理回路の遅延時間余裕を測定可能としたという効
果がある。
第１図ａは従来技術による論理回路装置のブロ
ツク図、第１図ｂは従来技術による論理回路遅延
余裕の測定を示すタイミング図、第２図ａは本発
明の１実施例を示すブロツク図、第２図ｂは本発
明による論理回路遅延の測定法を示すタイミング
図および第３図は本発明の１実施例で用いられる
レジスタ回路の１例を示す図である。 第１図から第３図において、１１，２２，２３
……レジスタ、１３，２４……論理回路、１２，
２５……パルス発生器、１４……出力端子、１
５，２１……入力端子、２６……第１のクロツク
分配系、２８……第２のクロツク分配系、２７…
…遅延時間制御回路、１６，２９，３０……パル
ス増幅器、３１……第１クロツク入力端子、３２
……データ入力端子、３３……主フリツプフロツ
プ、３４……第２クロツク入力端子、３５……副
フリツプフロツプ。
ツク図、第１図ｂは従来技術による論理回路遅延
余裕の測定を示すタイミング図、第２図ａは本発
明の１実施例を示すブロツク図、第２図ｂは本発
明による論理回路遅延の測定法を示すタイミング
図および第３図は本発明の１実施例で用いられる
レジスタ回路の１例を示す図である。 第１図から第３図において、１１，２２，２３
……レジスタ、１３，２４……論理回路、１２，
２５……パルス発生器、１４……出力端子、１
５，２１……入力端子、２６……第１のクロツク
分配系、２８……第２のクロツク分配系、２７…
…遅延時間制御回路、１６，２９，３０……パル
ス増幅器、３１……第１クロツク入力端子、３２
……データ入力端子、３３……主フリツプフロツ
プ、３４……第２クロツク入力端子、３５……副
フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 一定周期のクロツク信号を発生するパルス発
生手段と、 このパルス発生手段からのクロツク信号を任意
の設定時間可変に遅延させて供給するクロツク遅
延手段と、 前記パルス発生手段からのクロツク信号および
前記クロツク遅延手段からの遅延されたクロツク
信号に基いてデータを格納し送出する格納手段
と、 この格納手段から与えられるデータおよび外部
から与えられるデータを入力し出力を前記格納手
段へ供給する被検査回路とを具備し、 前記クロツク遅延手段からのクロツク信号の遅
延時間を徐々に増加させ、論理回路の誤動作点を
検出する誤動作検出手段とから構成したことを特
徴とする論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134278A JPS54123977A (en) | 1978-03-17 | 1978-03-17 | Logic circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134278A JPS54123977A (en) | 1978-03-17 | 1978-03-17 | Logic circuit apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54123977A JPS54123977A (en) | 1979-09-26 |
| JPH0334258B2 true JPH0334258B2 (ja) | 1991-05-22 |
Family
ID=12328550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134278A Granted JPS54123977A (en) | 1978-03-17 | 1978-03-17 | Logic circuit apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54123977A (ja) |
-
1978
- 1978-03-17 JP JP3134278A patent/JPS54123977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54123977A (en) | 1979-09-26 |
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