JPH0334372A - Ｍｏｓコントロールサイリスタ - Google Patents
ＭｏｓコントロールサイリスタInfo
- Publication number
- JPH0334372A JPH0334372A JP1167983A JP16798389A JPH0334372A JP H0334372 A JPH0334372 A JP H0334372A JP 1167983 A JP1167983 A JP 1167983A JP 16798389 A JP16798389 A JP 16798389A JP H0334372 A JPH0334372 A JP H0334372A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- thyristor
- conductivity type
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は電力用スイッチング素子として月いられるＭ
ＯＳコントロールナイリスタにかかり、確実にターンオ
フさせることが可能で、誘導性負荷を連続した状態でタ
ーンオフする時に素子がアバランシェ破壊するのを防止
するのに好適なＭＯＳコントロールサイリスタに関する
。
ＯＳコントロールナイリスタにかかり、確実にターンオ
フさせることが可能で、誘導性負荷を連続した状態でタ
ーンオフする時に素子がアバランシェ破壊するのを防止
するのに好適なＭＯＳコントロールサイリスタに関する
。
［従来の技術］
ターンオフ可能なサイリスタとして、ゲートターンオフ
サイリスタ（以下、ＧＴＯと称する）、が一般に使われ
ている。しかし、ＧＴＯは電流駆動型素子であるため、
より大きなゲート駆動電力を要する等の問題点がある。
サイリスタ（以下、ＧＴＯと称する）、が一般に使われ
ている。しかし、ＧＴＯは電流駆動型素子であるため、
より大きなゲート駆動電力を要する等の問題点がある。
そこで、この問題点を克服するために、ゲートを電圧駆
動型にしたＭＯＳゲートサイリスタが発表された。これ
は、ＭＯＳゲートでワイドベースバイポーラトランジス
タを駆動する構造であり、絶縁ゲート型バイポーラトラ
ンジスタ（以下、ＩＧＢＴと称する〉と同じ構造を有し
ている。
動型にしたＭＯＳゲートサイリスタが発表された。これ
は、ＭＯＳゲートでワイドベースバイポーラトランジス
タを駆動する構造であり、絶縁ゲート型バイポーラトラ
ンジスタ（以下、ＩＧＢＴと称する〉と同じ構造を有し
ている。
ＭＯＳゲートサイリスタとＩＧＢＴの相違は、ＩＧＢＴ
は内部寄生サイリスタをラッチングさせないが、ＭＯＳ
ゲートサイリスタは内部奇生サイリスタをラッチングさ
せることにある。従って、ＭＯＳゲートサイリスタは、
ターンオフの際、ゲート電圧だけでなく、アノード電圧
も極性を反転させる必要がある。
は内部寄生サイリスタをラッチングさせないが、ＭＯＳ
ゲートサイリスタは内部奇生サイリスタをラッチングさ
せることにある。従って、ＭＯＳゲートサイリスタは、
ターンオフの際、ゲート電圧だけでなく、アノード電圧
も極性を反転させる必要がある。
近年、ターンオンもターンオフも電圧駆動型であるＭＯ
Ｓゲートを使った、ＭＯＳコントロールサイリスタ（８
０３Ｃｏｎｔｒｏｌ Ｔｈｙｒｉｓｔｏｒ （ＭＣＴ
） ）が発表された。これはｐ−ｎ−ｐｎサイリスタに
ターンオン用及びターンオフ用のＭＯＳＦＥＴを組み込
んだ構造となっている。すなわち、高不純物濃度で低比
抵抗の第１導電型（例えば、ｎ型〉の第１領域上に第２
導電型（例えば、ｐ型）で高比抵抗の第２領域を形成し
、この第２領域の表面部に選択的に第１導電型の第３＠
域を形成する。
Ｓゲートを使った、ＭＯＳコントロールサイリスタ（８
０３Ｃｏｎｔｒｏｌ Ｔｈｙｒｉｓｔｏｒ （ＭＣＴ
） ）が発表された。これはｐ−ｎ−ｐｎサイリスタに
ターンオン用及びターンオフ用のＭＯＳＦＥＴを組み込
んだ構造となっている。すなわち、高不純物濃度で低比
抵抗の第１導電型（例えば、ｎ型〉の第１領域上に第２
導電型（例えば、ｐ型）で高比抵抗の第２領域を形成し
、この第２領域の表面部に選択的に第１導電型の第３＠
域を形成する。
さらに、第３領域の表面部に選択的に第２導電型の第４
領域を形成し、最後に第４領域表面部に第２導電型の第
５領域と第１導電型の第６領域を形成する。そして、第
３領域の第２領域と第４領域ではさまれた表面領域、か
つ第４頌域の第３須域と第６領域ではさまれた表面領域
をそれぞれチャネル領域として、このチャネル領域上に
ゲート絶縁膜７を介してゲート電極８を形成する。また
、第５領域と第６餉域に接触するようにカソード電極を
形成し、第１領域の表面にアノード電極を配置する。
領域を形成し、最後に第４領域表面部に第２導電型の第
５領域と第１導電型の第６領域を形成する。そして、第
３領域の第２領域と第４領域ではさまれた表面領域、か
つ第４頌域の第３須域と第６領域ではさまれた表面領域
をそれぞれチャネル領域として、このチャネル領域上に
ゲート絶縁膜７を介してゲート電極８を形成する。また
、第５領域と第６餉域に接触するようにカソード電極を
形成し、第１領域の表面にアノード電極を配置する。
この素子は、カソード電極を接地し、ゲート電極とアノ
ード電極に電圧を加えることにより動作する。例えば、
第１導電型をｎ型、第２導電型をｐ型とした場合を考え
る。ターンオン時、ゲート電極に負の電圧を印加すると
、第４領域であるｐ層と第２領域であるｐ−層ではさま
れた領域にｐチャネルが形成される。そこで、アノード
Ｎ極に負の電圧を印加すると、形成されたｐチャネルが
ら正孔がアノードへ向って流れ出し、第１領域と第２領
域の接合ｎ＋／ｐ−をオンする。これにより、第１鎖域
であるｎ層層から第２領域であるＤ−１１へ電子の流入
が生じる。この電子は、第２領域であるｐ″層と第３領
域であるｎ層を通って、第３領域と第５饋域の接合ｎ／
Ｉ）＋をオンする。
ード電極に電圧を加えることにより動作する。例えば、
第１導電型をｎ型、第２導電型をｐ型とした場合を考え
る。ターンオン時、ゲート電極に負の電圧を印加すると
、第４領域であるｐ層と第２領域であるｐ−層ではさま
れた領域にｐチャネルが形成される。そこで、アノード
Ｎ極に負の電圧を印加すると、形成されたｐチャネルが
ら正孔がアノードへ向って流れ出し、第１領域と第２領
域の接合ｎ＋／ｐ−をオンする。これにより、第１鎖域
であるｎ層層から第２領域であるＤ−１１へ電子の流入
が生じる。この電子は、第２領域であるｐ″層と第３領
域であるｎ層を通って、第３領域と第５饋域の接合ｎ／
Ｉ）＋をオンする。
従って、Ｍ５領域から正孔の注入が生じｎｐｎｐサイリ
スタがオンする。以上より、第２，３領域で伝導度変調
が生じてオン抵抗が低くなる。
スタがオンする。以上より、第２，３領域で伝導度変調
が生じてオン抵抗が低くなる。
ターンオフ時、ゲート電極に正の電圧を印加すると、第
４領域である１１層と第６領域であるｎ層層ではさまれ
た表面領域にｎチャネルが形成される。これにより、第
３領域と第５領域は同電位になる。従って、第１領域か
ら注入された電子は第３領域と第５領域の接合ｎ／Ｉ）
＋に到達しても、形成されたｎチャネルを通ってカソー
ドへ流れ出してしまう。これによって、第５領域からの
正孔の注入が生じることなくターンオフが完了する。
４領域である１１層と第６領域であるｎ層層ではさまれ
た表面領域にｎチャネルが形成される。これにより、第
３領域と第５領域は同電位になる。従って、第１領域か
ら注入された電子は第３領域と第５領域の接合ｎ／Ｉ）
＋に到達しても、形成されたｎチャネルを通ってカソー
ドへ流れ出してしまう。これによって、第５領域からの
正孔の注入が生じることなくターンオフが完了する。
［発明が解決しようとする課題〕
上記したＭＯＳコントロールサイリスタにおいて、ター
ンオフの際、基本的に第３領域と第５領域は同電位にな
る。しかし、実際には、ｎチャネル及び第３＠域を流れ
る電流によって、第３鎮域と第５領域の間に微小な電位
差Δ■が生じる。このΔＶが第３領域と第５領域の拡散
電位差以上になると、第３領域と第５領域の接合がオン
してしまい、ターンオフできなくなるという問題点があ
る。
ンオフの際、基本的に第３領域と第５領域は同電位にな
る。しかし、実際には、ｎチャネル及び第３＠域を流れ
る電流によって、第３鎮域と第５領域の間に微小な電位
差Δ■が生じる。このΔＶが第３領域と第５領域の拡散
電位差以上になると、第３領域と第５領域の接合がオン
してしまい、ターンオフできなくなるという問題点があ
る。
また、誘導性負荷（Ｌ負荷）を接続した状態でターンオ
フする際、誘導性負荷逆起電力分の電圧が第２ｖＡ域と
第３領域の接合部に逆バイアスの形で印加される。その
ため、上記接合部には大きな電界が発生する。ざらに、
特に第１導電型型がｎ型、第２導電型がｐ型の場合、第
１．第２及び第３領域で構成されるｎｐｎトランジスタ
で一定電流を流し続けようとするため、その主電流は電
子電流となる。一般に、高電界（１０５Ｖ／ｃｍ以上）
印加時の電子の衝撃イオン化率は、正孔のそれに比べ約
１００倍〜１０００倍大きいため、アバランシェ破壊を
起しやすいという問題がある。
フする際、誘導性負荷逆起電力分の電圧が第２ｖＡ域と
第３領域の接合部に逆バイアスの形で印加される。その
ため、上記接合部には大きな電界が発生する。ざらに、
特に第１導電型型がｎ型、第２導電型がｐ型の場合、第
１．第２及び第３領域で構成されるｎｐｎトランジスタ
で一定電流を流し続けようとするため、その主電流は電
子電流となる。一般に、高電界（１０５Ｖ／ｃｍ以上）
印加時の電子の衝撃イオン化率は、正孔のそれに比べ約
１００倍〜１０００倍大きいため、アバランシェ破壊を
起しやすいという問題がある。
この１発明は、上記した問題点を解消して、確実にター
ンオフすることが可能で、アバランシェ破壊を起しにく
いＭＯＳコントロールサイリスタを提供するものである
。
ンオフすることが可能で、アバランシェ破壊を起しにく
いＭＯＳコントロールサイリスタを提供するものである
。
［課題を解決するための手段］
この発明のＭＯＳコントロールサイリスタは、高不純物
濃度で強い第１導電型の第１領域と、第１領域上に設け
られた低不純物濃度で弱い第２導電型の第２領域と、第
２領域表面上に選択的に形成された第１導電型の第３鎮
域と、第３領域表面上に選択的に形成された第２導電型
の第４領域と、第４領域に第３領域に突き抜けるように
選択的に形成された第２導電型の第５領域と、第４領域
表面に選択的に第５領域に接するように形成された第１
導電型の第６領域とを含んで構成されているものであり
、特に上記第３領域における不純物ド３−２ 一ズ量がｌＸ１０ｃｍ から７ ｘ １０ ”ｃｍ−
２（７） Ｉｆｆ囲内にあることを特徴としている。
濃度で強い第１導電型の第１領域と、第１領域上に設け
られた低不純物濃度で弱い第２導電型の第２領域と、第
２領域表面上に選択的に形成された第１導電型の第３鎮
域と、第３領域表面上に選択的に形成された第２導電型
の第４領域と、第４領域に第３領域に突き抜けるように
選択的に形成された第２導電型の第５領域と、第４領域
表面に選択的に第５領域に接するように形成された第１
導電型の第６領域とを含んで構成されているものであり
、特に上記第３領域における不純物ド３−２ 一ズ量がｌＸ１０ｃｍ から７ ｘ １０ ”ｃｍ−
２（７） Ｉｆｆ囲内にあることを特徴としている。
［作用］
この発明によれば、第３領域の不純物ドーズ量ヲ１Ｘ１
０ ｃｍ カら７ Ｘ １０１４ｃｍ−２の範囲の
値３−２ にすることにより、第３領域の抵抗弁を低減し、第３領
域と第５領域の接合に生じる電位差を小さくする。また
、誘導性を接続した状態でターンオフするときに、第２
領域と第３領域との接合に生じる電界強度を弱めるため
に、第２＠域の比抵抗が２５０Ω−ｃｍ以上の高抵抗に
設定される。
０ ｃｍ カら７ Ｘ １０１４ｃｍ−２の範囲の
値３−２ にすることにより、第３領域の抵抗弁を低減し、第３領
域と第５領域の接合に生じる電位差を小さくする。また
、誘導性を接続した状態でターンオフするときに、第２
領域と第３領域との接合に生じる電界強度を弱めるため
に、第２＠域の比抵抗が２５０Ω−ｃｍ以上の高抵抗に
設定される。
［実施例］
以下添附の図面に示す実施例により、更に詳細にこの発
明について説明する。
明について説明する。
第１図はこの発明のＭＯＳコントロールサイリスタの一
実施例を示す断面図である。最初に、基板を形成するｎ
層１の表面にｐ−層２が形成される。次に、ｐ−層２
の上に選択的にゲート酸化膜７が形成される。更に、ゲ
ート電極８がゲート酸化膜７上に形成され、このゲート
電極８をマスクとして０層３を形成するためのイオン注
入が行われる。０層３をイオン注入により形成した後、
同じくゲート電極８をマスクとしてｐ［４、ｐ＋層５、
ｎ 層６がイオン注入法と熱拡散法により順次形成され
る。次に、絶縁膜１１が形成され、図示するようにカソ
ード電極９とアノード電極１０を形成してＭＯＳコント
ロールリーイリスタが完成する。
実施例を示す断面図である。最初に、基板を形成するｎ
層１の表面にｐ−層２が形成される。次に、ｐ−層２
の上に選択的にゲート酸化膜７が形成される。更に、ゲ
ート電極８がゲート酸化膜７上に形成され、このゲート
電極８をマスクとして０層３を形成するためのイオン注
入が行われる。０層３をイオン注入により形成した後、
同じくゲート電極８をマスクとしてｐ［４、ｐ＋層５、
ｎ 層６がイオン注入法と熱拡散法により順次形成され
る。次に、絶縁膜１１が形成され、図示するようにカソ
ード電極９とアノード電極１０を形成してＭＯＳコント
ロールリーイリスタが完成する。
第２図は、第１図に示すＭＯＳコントロールサイリスタ
において、ｎ１１３の不純物ドーズ量に対するターンオ
フ時間とターンオンゲートしきい値の関係を示す図であ
る。第２図に示すように、ターンオフ時間は０層３のド
ーズ量が１×１０１３ｃｍ−２以上の領域ではあまり大
きく変化していない。とコロ力、１ ｘ１０１３ｃｍ−
２ＬＸ下（７）領域になルト、０層５からの正孔の注入
が生じることにより、ターンオフ自体が不可能になり、
ついには破壊してしまう。また、ドーズ量をあまり上げ
すぎると、ターンオフ時のゲートしきい値が大きくなっ
てしまう。例えば、ドーズ量が７ Ｘ １０１１０１４
Ｃ以上になると、ゲートしきい値は１０■となり実用的
でない。
において、ｎ１１３の不純物ドーズ量に対するターンオ
フ時間とターンオンゲートしきい値の関係を示す図であ
る。第２図に示すように、ターンオフ時間は０層３のド
ーズ量が１×１０１３ｃｍ−２以上の領域ではあまり大
きく変化していない。とコロ力、１ ｘ１０１３ｃｍ−
２ＬＸ下（７）領域になルト、０層５からの正孔の注入
が生じることにより、ターンオフ自体が不可能になり、
ついには破壊してしまう。また、ドーズ量をあまり上げ
すぎると、ターンオフ時のゲートしきい値が大きくなっ
てしまう。例えば、ドーズ量が７ Ｘ １０１１０１４
Ｃ以上になると、ゲートしきい値は１０■となり実用的
でない。
以上のことから、ターンオフ時に破壊せず、かつターン
オン時のゲートしきい値が実用的な範囲は、ドーズ量が
１×１０１３ｃｍ−２カら７ ｘ ｉｏ１４ｃｍ−２ノ
範囲であり、好ましくは３Ｘ１０１３ＣＩ＋１−２から
５×１０１４ＣＩＩＩ−２の範囲であることがわかった
。
オン時のゲートしきい値が実用的な範囲は、ドーズ量が
１×１０１３ｃｍ−２カら７ ｘ ｉｏ１４ｃｍ−２ノ
範囲であり、好ましくは３Ｘ１０１３ＣＩ＋１−２から
５×１０１４ＣＩＩＩ−２の範囲であることがわかった
。
第３図は、第１図に示すＭＯＳコントロールサイリスタ
において、誘導性負荷を接続した状態でターンオフする
際の破壊電圧■。ＫＸとｐｌｉ！２の比抵抗との関係を
示す図である。なお、この時の０層３のドーズ量は７
Ｘ １０１１０１３Ｃであり一定とした。
において、誘導性負荷を接続した状態でターンオフする
際の破壊電圧■。ＫＸとｐｌｉ！２の比抵抗との関係を
示す図である。なお、この時の０層３のドーズ量は７
Ｘ １０１１０１３Ｃであり一定とした。
第３図から、ｐ−層２の比抵抗が高いほど破壊電圧Ｖ
ＡＫＸが上昇し、アバランシェ破壊しにくいことがわか
る。例えば、ＶＡＫＸが一１０００Ｖ、 Ｉが−３００
Ａで破壊する条件は、第３図からｐ−層２の比抵抗が２
５００−ｃｍ以上であることがわかる。
ＡＫＸが上昇し、アバランシェ破壊しにくいことがわか
る。例えば、ＶＡＫＸが一１０００Ｖ、 Ｉが−３００
Ａで破壊する条件は、第３図からｐ−層２の比抵抗が２
５００−ｃｍ以上であることがわかる。
なお、以上の説明において、ｎ型とｐ型とを入れ換えて
も、議論が成り立つことは明らかである。
も、議論が成り立つことは明らかである。
［発明の効果］
第２領域の比抵抗を２５０Ω−ｃｍ以上、第３領域のド
ーズ量を１．ＯＸ １１０１３Ｃ’以上、７．ＯＸ １
０１４ｃｍ 以下好ましくは３×１０１３ｃｍ−２以
上５ ｘ １ｏ１４２ ｃｍ−２以下にすることで、確実にターンオフ可能で、
しかもアバランシェ破壊しにくい耐量の大きいＭＯＳコ
ントロールサイリスタを得ることができる。
ーズ量を１．ＯＸ １１０１３Ｃ’以上、７．ＯＸ １
０１４ｃｍ 以下好ましくは３×１０１３ｃｍ−２以
上５ ｘ １ｏ１４２ ｃｍ−２以下にすることで、確実にターンオフ可能で、
しかもアバランシェ破壊しにくい耐量の大きいＭＯＳコ
ントロールサイリスタを得ることができる。
第１図はこの発明のＭＯＳコントロールサイリスタの一
実施例を示す断面図、第２図は第１図に示す実施例にお
いてｎ層のドーズ量を変えた時のターンオフ時間とゲー
トしきい値の関係を示す図、第３図は第１図に示す実施
例においてターンオフ破壊電圧ＶＡＫ工とｐ−層の比抵
抗との関係を示す図である。 １・・・ｎ 層、２・・・ｐ−層、３・・・ｎ層、４・
・・ｐ層、５・・・ｐ 層、６・・・ｎ 層、７・・・
ゲート絶縁膜、８・・・ゲート電極、９・・・カソード
電極、１０・・・アノード第 図 ドーズ量（ｃｍ″″２） 第 図 Ｐ−層比抵抗（０ｃｍ） 第 図
実施例を示す断面図、第２図は第１図に示す実施例にお
いてｎ層のドーズ量を変えた時のターンオフ時間とゲー
トしきい値の関係を示す図、第３図は第１図に示す実施
例においてターンオフ破壊電圧ＶＡＫ工とｐ−層の比抵
抗との関係を示す図である。 １・・・ｎ 層、２・・・ｐ−層、３・・・ｎ層、４・
・・ｐ層、５・・・ｐ 層、６・・・ｎ 層、７・・・
ゲート絶縁膜、８・・・ゲート電極、９・・・カソード
電極、１０・・・アノード第 図 ドーズ量（ｃｍ″″２） 第 図 Ｐ−層比抵抗（０ｃｍ） 第 図
Claims (1)
- （１）高不純物濃度で強い第１導電型の第１領域と、第
１領域上に設けられた低不純物濃度で弱い第２導電型の
第２領域と、第２領域表面上に選択的に形成された第１
導電型の第３領域と、第３領域表面上に選択的に形成さ
れた第２導電型の第４領域と、第４領域に第３領域に突
き抜けるように選択的に形成された第２導電型の第５領
域と、第４領域表面に選択的に第５領域に接するように
形成された第１導電型の第６領域とを含んで構成されて
いるＭＯＳコントロールサイリスタにおいて、上記第３
領域における不純物ドーズ量が１×１０＾１＾３ｃｍ＾
−＾２から７×１０＾１＾４ｃｍ＾−＾２の範囲内にあ
ることを特徴とするＭＯＳコントロールサイリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167983A JP2551152B2 (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓコントロールサイリスタ |
| DE4020626A DE4020626A1 (de) | 1989-06-29 | 1990-06-28 | Mos-steuerthyristor |
| US07/659,943 US5122854A (en) | 1989-06-29 | 1991-02-22 | MOS control thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167983A JP2551152B2 (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓコントロールサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334372A true JPH0334372A (ja) | 1991-02-14 |
| JP2551152B2 JP2551152B2 (ja) | 1996-11-06 |
Family
ID=15859633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167983A Expired - Fee Related JP2551152B2 (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓコントロールサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5122854A (ja) |
| JP (1) | JP2551152B2 (ja) |
| DE (1) | DE4020626A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1045139C (zh) * | 1996-04-23 | 1999-09-15 | 西安电子科技大学 | 栅控晶闸管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575110A (ja) * | 1991-09-13 | 1993-03-26 | Fuji Electric Co Ltd | 半導体装置 |
| JP2519369B2 (ja) * | 1992-03-05 | 1996-07-31 | 株式会社東芝 | 半導体装置 |
Citations (1)
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4857983A (en) * | 1987-05-19 | 1989-08-15 | General Electric Company | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
| US4912541A (en) * | 1987-05-19 | 1990-03-27 | General Electric Company | Monolithically integrated bidirectional lateral semiconductor device with insulated gate control in both directions and method of fabrication |
-
1989
- 1989-06-29 JP JP1167983A patent/JP2551152B2/ja not_active Expired - Fee Related
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1990
- 1990-06-28 DE DE4020626A patent/DE4020626A1/de not_active Ceased
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1991
- 1991-02-22 US US07/659,943 patent/US5122854A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108773A (ja) * | 1981-11-23 | 1983-06-28 | ゼネラル・エレクトリツク・カンパニイ | タ−ンオフ時に活性ベ−ス領域から多数キヤリヤを急速に除去する半導体素子およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1045139C (zh) * | 1996-04-23 | 1999-09-15 | 西安电子科技大学 | 栅控晶闸管 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4020626A1 (de) | 1991-01-10 |
| JP2551152B2 (ja) | 1996-11-06 |
| US5122854A (en) | 1992-06-16 |
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