JPH0335827B2 - - Google Patents
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- Publication number
- JPH0335827B2 JPH0335827B2 JP56065719A JP6571981A JPH0335827B2 JP H0335827 B2 JPH0335827 B2 JP H0335827B2 JP 56065719 A JP56065719 A JP 56065719A JP 6571981 A JP6571981 A JP 6571981A JP H0335827 B2 JPH0335827 B2 JP H0335827B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive material
- material layer
- film
- resist film
- shoulder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に半
導体装置のコンタクト電極の形成方法に関する。
導体装置のコンタクト電極の形成方法に関する。
半導体装置の電極配線は、通常半導体基板表面
を被覆する絶縁膜に開口されたコンタクト窓内の
基板表面より前記絶縁膜上に導出して形成され
る。しかしかかる構造では周知の如く基板表面に
凹凸を生じ、その段階肩部において配線層の膜切
れを生じ易い。半導体装置が大規模化するに伴な
い多層配線か多く用いられるようになると、上述
の基板表面の凹凸は益々深刻な問題となつてい
る。
を被覆する絶縁膜に開口されたコンタクト窓内の
基板表面より前記絶縁膜上に導出して形成され
る。しかしかかる構造では周知の如く基板表面に
凹凸を生じ、その段階肩部において配線層の膜切
れを生じ易い。半導体装置が大規模化するに伴な
い多層配線か多く用いられるようになると、上述
の基板表面の凹凸は益々深刻な問題となつてい
る。
そこで半導体装置の信頼度を高め製造歩留りを
向上させるため、基板表面を極力平坦化する半導
体装置の製造方法が既に種々提唱されている。し
かしこれらはいずれも工程が煩雑である等の問題
があり、十分満足し得るものとは言い難い。
向上させるため、基板表面を極力平坦化する半導
体装置の製造方法が既に種々提唱されている。し
かしこれらはいずれも工程が煩雑である等の問題
があり、十分満足し得るものとは言い難い。
本発明は上記問題点を解消し、絶縁膜とコンタ
クト電極の表面を略同一平面に形成し得る半導体
装置の製造方法を提供することを目的とし、この
目的は本発明において、絶縁膜に開口されたコン
タクト窓部を含む半導体基板上全面に所定の導電
材料層を形成し、該導電材料層表面の前記コンタ
クト窓部に形成された凹部８内に厚く、凸部上に
は薄く、特に凸部と凹部間の肩１０部分では極め
て薄いフオトレジスト膜を形成し、前記凹部８お
よび凸部と凹部間の肩１０部分のレジスト膜を露
光した後、現像処理によつて前記凸部および凸部
と凹部の肩１０部分のレジスト膜を所定時間で一
様に除去するようにする。その後前記現像処理工
程で残留したレジスト膜をマスクとして前記導電
材料層を選択的に除去し前記開口部内の導電材料
層を前記絶縁膜と略同等の厚さに形成することに
より達成される。
クト電極の表面を略同一平面に形成し得る半導体
装置の製造方法を提供することを目的とし、この
目的は本発明において、絶縁膜に開口されたコン
タクト窓部を含む半導体基板上全面に所定の導電
材料層を形成し、該導電材料層表面の前記コンタ
クト窓部に形成された凹部８内に厚く、凸部上に
は薄く、特に凸部と凹部間の肩１０部分では極め
て薄いフオトレジスト膜を形成し、前記凹部８お
よび凸部と凹部間の肩１０部分のレジスト膜を露
光した後、現像処理によつて前記凸部および凸部
と凹部の肩１０部分のレジスト膜を所定時間で一
様に除去するようにする。その後前記現像処理工
程で残留したレジスト膜をマスクとして前記導電
材料層を選択的に除去し前記開口部内の導電材料
層を前記絶縁膜と略同等の厚さに形成することに
より達成される。
以下第１図ないし第６図により本発明の一実施
例を製造工程の順に説明する。
例を製造工程の順に説明する。
第１図においては１はシリコン基板、２は例え
ばnpnトランジスタのｐ型ベース領域、３はその
ｎ型エミツタ領域、４，５はそれぞれシリコン基
板１表面を被覆する二酸化シリコン（SiO2）膜
及び燐シリケートガラス（PSG）膜を示す。こ
のSiO2膜４及びPSG膜５に通常のフオトエツチ
ング法により電極コンタクト窓６を開口する。
ばnpnトランジスタのｐ型ベース領域、３はその
ｎ型エミツタ領域、４，５はそれぞれシリコン基
板１表面を被覆する二酸化シリコン（SiO2）膜
及び燐シリケートガラス（PSG）膜を示す。こ
のSiO2膜４及びPSG膜５に通常のフオトエツチ
ング法により電極コンタクト窓６を開口する。
次いで第２図に示すように化学気相成長
（CVD）法によりシリコン基板１上全面に燐
（Ｐ）または砒素（As）のようなｎ型不純物をド
ープしたシリコン多結晶層７をSiO2膜４とPSG
膜５の合計厚さとほぼ同じ厚さに形成する。この
ようにして形成したシリコン多結晶７の表面には
前記コンタクト窓６部において凹部８が形成され
る。なお上記ｎ型不純物はCVD法でシリコン多
結晶層７を成長せしめる際に同時にドープしても
よく、或いはシリコン多結晶層７を形成した後拡
散法等によりドープしてもよい。
（CVD）法によりシリコン基板１上全面に燐
（Ｐ）または砒素（As）のようなｎ型不純物をド
ープしたシリコン多結晶層７をSiO2膜４とPSG
膜５の合計厚さとほぼ同じ厚さに形成する。この
ようにして形成したシリコン多結晶７の表面には
前記コンタクト窓６部において凹部８が形成され
る。なお上記ｎ型不純物はCVD法でシリコン多
結晶層７を成長せしめる際に同時にドープしても
よく、或いはシリコン多結晶層７を形成した後拡
散法等によりドープしてもよい。
次いで第３図に示すように、回転塗布法により
ネガ型のフオトレジスト液を上記シリコン多結晶
７上に塗布し、上記凹部８内には厚く、凸部上に
は薄く、特に凸部の肩１０の所ではきわめて薄く
なるレジスト膜９を形成する。
ネガ型のフオトレジスト液を上記シリコン多結晶
７上に塗布し、上記凹部８内には厚く、凸部上に
は薄く、特に凸部の肩１０の所ではきわめて薄く
なるレジスト膜９を形成する。
次いで上記凹部８と凸部の肩１０部分を透光部
とするフオトマスク１１を用いてフオトレジスト
膜９を露光する。なお矢線１２は露光光を示す。
とするフオトマスク１１を用いてフオトレジスト
膜９を露光する。なお矢線１２は露光光を示す。
次いで上記露光を終了したフオトレジスト膜９
に現像処理を施すこと、第４図に示すように、露
光されない凸部の薄いフオトレジスト膜と露光さ
れた凹部の肩１０の極めて薄いフオトレジスト膜
とが所定の時間で一様に除去され、凹部８内にの
みフオトレジスト膜が残留する。このようにフオ
トレジスト膜９のきわめて薄い部分はたとえ露光
されても現像処理によつて除去されるので、前記
フオトマスク１１の透光部パターンは凹部８より
稍大きいものとしてよく、従つて位置合わせに際
しても厳密な精度は必要としない。なおフオトレ
ジスト膜９が上記凹部８以外の場所に残留するよ
うなときは、酸素（O2）プラズマを照射してこ
れを除去してもよい。
に現像処理を施すこと、第４図に示すように、露
光されない凸部の薄いフオトレジスト膜と露光さ
れた凹部の肩１０の極めて薄いフオトレジスト膜
とが所定の時間で一様に除去され、凹部８内にの
みフオトレジスト膜が残留する。このようにフオ
トレジスト膜９のきわめて薄い部分はたとえ露光
されても現像処理によつて除去されるので、前記
フオトマスク１１の透光部パターンは凹部８より
稍大きいものとしてよく、従つて位置合わせに際
しても厳密な精度は必要としない。なおフオトレ
ジスト膜９が上記凹部８以外の場所に残留するよ
うなときは、酸素（O2）プラズマを照射してこ
れを除去してもよい。
次いで第５図に示すごとく上記凹部８内に残留
せしめたフオトレジスト膜９をマスクとして、例
えば四弗化炭素（CF4）と酸素（O2）の混合気体
を反応ガスとするプラズマエツチングを行なつて
前記露光せるシリコ多結晶層７を選択的に除去す
る。このとき前記PSG膜５上のシリコン多結晶
層７が完全に除去される程度にエツチング量を制
御することにより、前記コンタクト窓６内に残留
せるシリコン多結晶層７の表面は図示のごとく
PSG膜５の表面とほぼ同一平面に形成される。
せしめたフオトレジスト膜９をマスクとして、例
えば四弗化炭素（CF4）と酸素（O2）の混合気体
を反応ガスとするプラズマエツチングを行なつて
前記露光せるシリコ多結晶層７を選択的に除去す
る。このとき前記PSG膜５上のシリコン多結晶
層７が完全に除去される程度にエツチング量を制
御することにより、前記コンタクト窓６内に残留
せるシリコン多結晶層７の表面は図示のごとく
PSG膜５の表面とほぼ同一平面に形成される。
従つてこのあと通常の製造工程に従つてアルミ
ニウム（Al）等よりなる配線体１３を形成すれ
ば、下地層表面が略平坦面とされているので配線
体１３には凹凸を生じることなく、従つて断線等
が発生する危険が除去された。
ニウム（Al）等よりなる配線体１３を形成すれ
ば、下地層表面が略平坦面とされているので配線
体１３には凹凸を生じることなく、従つて断線等
が発生する危険が除去された。
本発明において上記コンタクト窓内を充填して
形成したシリコン多結晶層７はコンタクト電極と
して用いているが、このコンタクト電極をｐ型領
域上に形成するときは、前記一実施例とは異な
り、ボロン(B)のようなｐ型不純物を含有せしめ
る。
形成したシリコン多結晶層７はコンタクト電極と
して用いているが、このコンタクト電極をｐ型領
域上に形成するときは、前記一実施例とは異な
り、ボロン(B)のようなｐ型不純物を含有せしめ
る。
また本発明はバイポーラ素子及びMISFETを
いずれを製作する場合にも適用し得ることは特に
説明を要しないであろう。
いずれを製作する場合にも適用し得ることは特に
説明を要しないであろう。
以上説明したごとく、本発明によればコンタク
ト電極を周囲の絶縁膜とをほぼ同じ高さに形成す
るので上層の配線体が断線することはない。しか
も本発明において新たに使用するフオト工程は厳
しい精度を必要としないので、作業はいたつて容
易である。更に本発明は多層配線の形成にも用い
ることができる。
ト電極を周囲の絶縁膜とをほぼ同じ高さに形成す
るので上層の配線体が断線することはない。しか
も本発明において新たに使用するフオト工程は厳
しい精度を必要としないので、作業はいたつて容
易である。更に本発明は多層配線の形成にも用い
ることができる。
第１図ないし第６図は本発明の一実施例を示す
要部断面図である。 図において、１は半導体基板、４，５は絶縁
膜、６はコンタクト窓、７はシリコン多結晶層、
８は凹部、９はフオトレジスト膜を示す。
要部断面図である。 図において、１は半導体基板、４，５は絶縁
膜、６はコンタクト窓、７はシリコン多結晶層、
８は凹部、９はフオトレジスト膜を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面を被覆する絶縁膜の所定部分
を選択的に除去して開口を設け、該開口部を含む
前記半導体基板上に所定の導電材料層を前記絶縁
膜の厚さと略同等の厚さに形成する工程と、 前記開口部に沿つて形成された凹凸状の前記導
電材料層の開口部上の凹部内に厚く、凸部上には
薄く、かつ凸部と凹部間の肩部分では選択的に特
に薄いフオトレジスト膜を回転塗布法によつて形
成するレジスト膜形成工程と、 前記凹部を包含し、前記フオトレジスト膜が特
に薄く形成された凸部と凹部間の肩部分領域を概
ね越えない範囲のレジスト膜を露光する露光工程
と、 前記凸部および前記凸部と凹部間の肩部分のレ
ジスト膜を所定時間で一様に除去する現像処理工
程と、 前記現像処理工程で残留したレジスト膜をマス
クとして前記導電材料層を選択的に除去し前記開
口内部の導電材料層を前記絶縁膜と略同等の厚さ
に形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065719A JPS57180123A (en) | 1981-04-29 | 1981-04-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065719A JPS57180123A (en) | 1981-04-29 | 1981-04-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180123A JPS57180123A (en) | 1982-11-06 |
| JPH0335827B2 true JPH0335827B2 (ja) | 1991-05-29 |
Family
ID=13295104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065719A Granted JPS57180123A (en) | 1981-04-29 | 1981-04-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180123A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121724A (en) * | 1989-11-16 | 1992-06-16 | Nissan Motor Company, Ltd. | Multi-cylinder internal combustion engine with individual port throttles upstream of intake valves |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50107877A (ja) * | 1974-01-30 | 1975-08-25 | ||
| JPS511586A (ja) * | 1974-06-26 | 1976-01-08 | Toyo Kogyo Co | Kariugomutokinzokutono setsuchakuhoho |
-
1981
- 1981-04-29 JP JP56065719A patent/JPS57180123A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180123A (en) | 1982-11-06 |
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