JPH0338861A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0338861A JPH0338861A JP17458689A JP17458689A JPH0338861A JP H0338861 A JPH0338861 A JP H0338861A JP 17458689 A JP17458689 A JP 17458689A JP 17458689 A JP17458689 A JP 17458689A JP H0338861 A JPH0338861 A JP H0338861A
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- resistors
- resistor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000006378 damage Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に電気的にプログラム可
能な半導体装置に関する。
能な半導体装置に関する。
従来、この種の半導体装置では、第３図に示されるよう
に、電気的に切断可能なフユーズ４１と、このフユーズ
４１に並列接続された抵抗４２とをもち、さらにプログ
ラム端子４３により電気的にフユーズ４１の断続をプロ
グラムすることにより、本体回路４０に対する抵抗値Ｒ
を可変にできるものがあった。
に、電気的に切断可能なフユーズ４１と、このフユーズ
４１に並列接続された抵抗４２とをもち、さらにプログ
ラム端子４３により電気的にフユーズ４１の断続をプロ
グラムすることにより、本体回路４０に対する抵抗値Ｒ
を可変にできるものがあった。
前述した従来の半導体装置は１ビンのプログラム端子４
３を使っており、プログラム可能な抵抗４２とフユーズ
４１とが各−個であるため、抵抗○又は抵抗Ｒの値の二
値しかとれないという欠点があった。
３を使っており、プログラム可能な抵抗４２とフユーズ
４１とが各−個であるため、抵抗○又は抵抗Ｒの値の二
値しかとれないという欠点があった。
本発明の目的は前記欠点が解決され、１ピンのブロクラ
ム端子を使って、プログラム可変な抵抗値を三値以上に
できるようにした半導体装置を提供することにある。
ム端子を使って、プログラム可変な抵抗値を三値以上に
できるようにした半導体装置を提供することにある。
本発明の半導体装置の構成は、プログラム端子から印加
された電流または電圧が、所定値を越えると破壊される
素子と、前記素子の破壊によって抵抗値を有するように
なる抵抗とを備えた半導体装置において前記抵抗は複数
の抵抗体からなり、前記抵抗体には各々所定数の前記素
子が接続されていることを特徴とする。
された電流または電圧が、所定値を越えると破壊される
素子と、前記素子の破壊によって抵抗値を有するように
なる抵抗とを備えた半導体装置において前記抵抗は複数
の抵抗体からなり、前記抵抗体には各々所定数の前記素
子が接続されていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体装置を示す回路
図である。第１図において、本実施例の半導体装置は抵
抗値Ｒ，、Ｒ２、Ｒ３、Ｒ，を各々する抵抗１．２．３
．４と、これら抵抗１．２．３．４に各々並列接続され
た（本のフユーズ１１．２本のフユーズ１２．４本のフ
ユーズ１３．８本のフユーズ１４とを備え、抵抗４の一
端は、プログラム端子５と本体回路６へ接続されている
。ここでフユーズ１１．１２．１３．１４内の一本のフ
ユーズは、いずれもその溶断電流■、が同一となるよう
に造られている。
図である。第１図において、本実施例の半導体装置は抵
抗値Ｒ，、Ｒ２、Ｒ３、Ｒ，を各々する抵抗１．２．３
．４と、これら抵抗１．２．３．４に各々並列接続され
た（本のフユーズ１１．２本のフユーズ１２．４本のフ
ユーズ１３．８本のフユーズ１４とを備え、抵抗４の一
端は、プログラム端子５と本体回路６へ接続されている
。ここでフユーズ１１．１２．１３．１４内の一本のフ
ユーズは、いずれもその溶断電流■、が同一となるよう
に造られている。
プログラムが行われる前の状態では、本体回路６側から
見た抵抗値は０である。次に、プログラムを行う場合に
ついて記述する。ここでは、プログラム時にプログラム
端子５に流す電流をＩ、とすると、次式の場合に分類さ
れる。＋）、Ｉｐ＜ＩＦ ＜２ ＩＦの場合には、抵抗
１に並列接続されたフユーズ１１は溶断するが、抵抗２
〜４に各々並列接続されたフユーズ１２．１３．１４で
は電流Ｉ、は１／２．１／４．１／８と分流するため、
これらのフユーズ１２．１３．１４は溶断せず、プログ
ラム後の本体回路６側から見た抵抗値はＲ１となる。ｉ
ｉ）、さらに２ Ｉｐ ＜ Ｉｐ ＜４ Ｉｐの場合に
は、抵抗２に並列接続された２本のフユーズ１２も溶断
するため、抵抗値は（Ｒ１＋Ｒ２）となる。１ｉｉ）
、４ Ｔｖ ＜ Ｉｐ ＜３１ｐでは、抵抗３に並列接
続された４本のフユーズ１３も溶断し、その抵抗値は（
Ｒ＋ ＋Ｒ２＋Ｒ３）となる。ｉｖ）、８ｒＦ＜ＩＰで
は、抵抗４に並列接続された８本のフユーズ１４も溶断
し、その抵抗値は（Ｒ＋＋Ｒ２＋Ｒ３＋Ｒ４）となる。
見た抵抗値は０である。次に、プログラムを行う場合に
ついて記述する。ここでは、プログラム時にプログラム
端子５に流す電流をＩ、とすると、次式の場合に分類さ
れる。＋）、Ｉｐ＜ＩＦ ＜２ ＩＦの場合には、抵抗
１に並列接続されたフユーズ１１は溶断するが、抵抗２
〜４に各々並列接続されたフユーズ１２．１３．１４で
は電流Ｉ、は１／２．１／４．１／８と分流するため、
これらのフユーズ１２．１３．１４は溶断せず、プログ
ラム後の本体回路６側から見た抵抗値はＲ１となる。ｉ
ｉ）、さらに２ Ｉｐ ＜ Ｉｐ ＜４ Ｉｐの場合に
は、抵抗２に並列接続された２本のフユーズ１２も溶断
するため、抵抗値は（Ｒ１＋Ｒ２）となる。１ｉｉ）
、４ Ｔｖ ＜ Ｉｐ ＜３１ｐでは、抵抗３に並列接
続された４本のフユーズ１３も溶断し、その抵抗値は（
Ｒ＋ ＋Ｒ２＋Ｒ３）となる。ｉｖ）、８ｒＦ＜ＩＰで
は、抵抗４に並列接続された８本のフユーズ１４も溶断
し、その抵抗値は（Ｒ＋＋Ｒ２＋Ｒ３＋Ｒ４）となる。
このようにしてプログラム端子Ｐからの電流値によって
、抵抗値は０乃至（Ｒ＋ ＋Ｒ２＋Ｒ３＋Ｒ，）の間で
５段階にプログラムできる。
、抵抗値は０乃至（Ｒ＋ ＋Ｒ２＋Ｒ３＋Ｒ，）の間で
５段階にプログラムできる。
本実施例では、フユーズとして同一形状のものを複数本
並列に接続したが、この他にフユーズ幅などを変えて、
溶断電流ＩＦの値自体を選択できるようにしてもよい。
並列に接続したが、この他にフユーズ幅などを変えて、
溶断電流ＩＦの値自体を選択できるようにしてもよい。
第２図は本発明の第２の実施例の半導体装置を示す回路
図である。第２図において、本実施例の半導体装置は、
プログラム端子５に接続された抵抗値Ｒ１、Ｒ２、Ｒ３
、Ｒ４を有する抵抗１，２．３．４が設けられ、抵抗１
には１個のダイオード２１、抵抗２には２個のダイオー
ド２２、抵抗３には３個のダイオード２３、抵抗４には
４個のダイオード２４が各々接続され、他端はいずれも
接地されている。
図である。第２図において、本実施例の半導体装置は、
プログラム端子５に接続された抵抗値Ｒ１、Ｒ２、Ｒ３
、Ｒ４を有する抵抗１，２．３．４が設けられ、抵抗１
には１個のダイオード２１、抵抗２には２個のダイオー
ド２２、抵抗３には３個のダイオード２３、抵抗４には
４個のダイオード２４が各々接続され、他端はいずれも
接地されている。
ここでダイオード２１．２２．２３．２４は実使用時に
、すべて逆方向にバイアスされるように接続されている
。これらダイオード２１．２２．２３．２４を構成する
１個のダイオードは、ある逆方向電圧（ブレークダウン
電圧〉Ｖｏ以上で破壊して、ショート状態となるタイプ
の一種のフユズであるとし、実使用時には各ダイオード
の電圧はＶ。を越えないものとする。
、すべて逆方向にバイアスされるように接続されている
。これらダイオード２１．２２．２３．２４を構成する
１個のダイオードは、ある逆方向電圧（ブレークダウン
電圧〉Ｖｏ以上で破壊して、ショート状態となるタイプ
の一種のフユズであるとし、実使用時には各ダイオード
の電圧はＶ。を越えないものとする。
プログラムが行われる前の状態では、実使用時に各ダイ
オードは逆方向にバイアスされるため、本体回路６側か
ら見た抵抗値は、無限大となる。
オードは逆方向にバイアスされるため、本体回路６側か
ら見た抵抗値は、無限大となる。
プログラムを行う場合には、プログラム時にプログラム
端子５に加える電圧をＶ、とすると、次のように分類さ
れる。
端子５に加える電圧をＶ、とすると、次のように分類さ
れる。
ｊ） 、−２Ｖｏ＜Ｖ、＜Ｖ、では、抵抗１に直列に接
続されたダイオード２１はショート状態となるが、他の
ダイオード２２．２３．２４は逆方向電圧が分圧される
ため破壊しないため、本体回路６側から見た抵抗値はＲ
，となる。
続されたダイオード２１はショート状態となるが、他の
ダイオード２２．２３．２４は逆方向電圧が分圧される
ため破壊しないため、本体回路６側から見た抵抗値はＲ
，となる。
ｉ） 、−３Ｖｏ ＜Ｖｐ ＜−２Ｖｏでは、（１／Ｒ
１＋１／Ｒ２） ｉｉｉ） 、−４Ｖｎ ＜Ｖｐ ＜−３Ｖａでは、（１
／Ｒ，＋１／Ｒ２＋１／Ｒ３）−’ ｉｖ） 、Ｖｐ ＜−４Ｖｐでは、（１／Ｒ，＋１／Ｒ
２＋ １／Ｒ３＋ １／Ｒ４）−’となる。
１＋１／Ｒ２） ｉｉｉ） 、−４Ｖｎ ＜Ｖｐ ＜−３Ｖａでは、（１
／Ｒ，＋１／Ｒ２＋１／Ｒ３）−’ ｉｖ） 、Ｖｐ ＜−４Ｖｐでは、（１／Ｒ，＋１／Ｒ
２＋ １／Ｒ３＋ １／Ｒ４）−’となる。
以上説明したように、本発明は、複数個のプロクラム素
子を一個の端子からの制御によりプロクラムし、しかも
プログラムできる抵抗値の段階は３値以上にできるとい
う効果がある。
子を一個の端子からの制御によりプロクラムし、しかも
プログラムできる抵抗値の段階は３値以上にできるとい
う効果がある。
第１図は本発明の第１の実施例の半導体装置の回路図、
第２図は本発明の第２の実施例の回路図、第３図は従来
の半導体装置の回路図である。 １、 ２． ３． ４． ４２・・・・抵抗、１１．
１２．１３゜■４・・・・・・フユーズ、５．４３・・
・・・・プログラム端子、６・・・・・本体回路、２１
，２２，２３．２４・・・・・ダイオード。
第２図は本発明の第２の実施例の回路図、第３図は従来
の半導体装置の回路図である。 １、 ２． ３． ４． ４２・・・・抵抗、１１．
１２．１３゜■４・・・・・・フユーズ、５．４３・・
・・・・プログラム端子、６・・・・・本体回路、２１
，２２，２３．２４・・・・・ダイオード。
Claims (1)
- プログラム端子から印加された電流または電圧が、所定
値を越えると破壊される素子と、前記素子の破壊によっ
て抵抗値を有するようになる抵抗とを備えた半導体装置
において、前記抵抗は複数の抵抗体からなり、前記抵抗
体には各々所定数の前記素子が接続されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17458689A JPH0338861A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17458689A JPH0338861A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338861A true JPH0338861A (ja) | 1991-02-19 |
Family
ID=15981151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17458689A Pending JPH0338861A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134558A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| ITMI20130062A1 (it) * | 2013-01-17 | 2014-07-17 | St Microelectronics Srl | Circuito di trimming per un circuito integrato e relativo circuito integrato. |
-
1989
- 1989-07-05 JP JP17458689A patent/JPH0338861A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134558A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| ITMI20130062A1 (it) * | 2013-01-17 | 2014-07-17 | St Microelectronics Srl | Circuito di trimming per un circuito integrato e relativo circuito integrato. |
| US9153578B2 (en) | 2013-01-17 | 2015-10-06 | Stmicroelectronics S.R.L. | Trimming circuit for an integrated circuit and related integrated device |
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