JPH0338902A - ディジタル正弦波関数系列発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル正弦波関数系列発生回路に関し、特
にシステム制御等に適用されるディジタル正弦波関数系
列発生回路に関する。

〔従来の技術〕

従来のこの種のディジタル正弦波関数系列発生回路の代
表的な一例を第５図に示す。

このシステムの構成は、１周期分の正弦波関数値をＲＯ
Ｍ部１４に格納しておき、アドレスカウンタ１０により
ＲＯＭ部１４のアドレスを順次指定して関数値を読み出
すものである。

入力信号ＩＮが加算器１１の一方の入力端子に接続され
、加算器１１の出力が変更回路１２の入力に接続され、
変更回路１２の出力をクロック信号ＧＫによりシフトレ
ジスタ１３でシフトしてこのシフトレジスタ１３の出力
がＲＯＭ１４のアドレス入力となり、また加算器１１の
他方の入力端子に入力され、ＲＯＭ１４の出力がディジ
タル正弦波関数系列の出力信号ＯＵＴとなる。

次に、この回路の動作について説明する。

正弦波関数系列１周期が２１（ａ・・・整数）の場合に
は、アドレスカウンタ１０はａビット並列の加算器１１
ｆａビツトシフトレジスタ１３とを含む演算器で構成さ
れ、入力信号ＩＮの数値ｎ（０〜２°−１）をアドレス
カウンタ１０に与えることによって、出力周波数をクロ
ック信号ＣＫのサンプリングクロック周波数ｆのｎ・２
−１倍に任意に設定することができる。

もし基本周期を任意の整数に設定する必要がある場合は
、ａビット並列の加算器１１の出力を変更回路１２に通
して変更しＲＯＭ部１４に入力する構成となっていた。

〔発明が解決しようとする課題〕

上述した従来のディジタル正弦波関数系列発生回路は、
正弦波関数値の１周期分をＲＯＭ部１４に格納する構成
となっているので、チャフ面積が大きくなり、かつ高速
で動作させることができないという欠点がある。

本発明の目的は、少ない面積でしかも高速で動作するデ
ィジタル正弦波関数系列発生回路を提供することにある
。

〔課題を解決するための手段〕

本発明のディジタル正弦波関数系列発生回路は、入力信
号と第１の乗算信号と第２の乗算信号とを加算してデジ
タル正弦波関数系列の出力信号とする加算器と、前記出
力信号を所定の時間遅延させる第１の遅延回路と、この
第１の遅延回路の出力信号を所定の時間遅延させる第２
の遅延回路と、前記第１の遅延回路の出力信号に第１の
係数を乗算して前記第１の乗算信号を出力する第１の乗
算器と、前記第２の遅延回路の出力信号に第２の係数を
乗算して前記第２の乗算信号を出力する第２の乗算器と
、前記加算器の出力信号に応じて前記第１及び第２の係
数を発生する判定回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

この実施例は、入力信号ＩＮと第１の乗算信号ＭＰ、と
第２の乗算信号ＭＰｚとを加算してディジタル正弦波関
数系列の出力信号ＯＵＴとする加算器ｌと、出力信号Ｏ
ＵＴを所定の時間（ｚ””）遅延させる第１の遅延回路
２と、この第１の遅延回路２の出力信号を所定の時間（
ｚ−’）遅延させる第２の遅延回路３と、第１の遅延回
路２の出力信号に第１の係数（ｂ＋）を乗算して第１の
乗算信号ＭＰ、を出力する第１の乗算器４と、第２の遅
延回路３の出力信号に第２の係数（−ｂ２）を乗算して
第２の乗算信号ＭＰ２を出力する第２の乗算器５と、加
算器ｌの出力信号ＯＵＴに応じて第１及び第２の係数（
−ｂ＋、−ｂｚ）を発生する判定回路６とを有する構成
となっている。

次に、この実施例の動作について、第２図及び第３図（
ａ）〜（ｄ）を参照して説明する。

まず、はじめに２次のＩＩＲディジタルフィルタの動作
を考える。

２次のＩＩＲディジタルフィルタの差分方程式は（１）
式で表わされる。

ｙ　（ｎ）＝　ｘ　（ｎ）　−ｂ　１ｙ（ｎ−１）−ｂ
ｚｙ （ｎ−２） ・・・・・・（１） （１）式を２変換してＨ（ｚ）を求めると（２）式とな
る。

Ｈ（ｚ）　＝ １＋ｂ＋ｚ−’＋ｔｇｚ−” ・・・・・・（２） （２）式の分母多項式の根が複素数である場合を考ス１
、 Ｈ（ｚ）を部分分数展開すると（３）式となる。

ここでα。

Ｐはα。

Ｐのそれぞれの共役複素数 である。

（３）式変形そして、 Ｈ（ｚ）のインパルス応答を調べるために、Ｈ（ｚ）を 逆２変換すると（５）式となる。

これは減幅正弦波の関係であり、ｒが１に近いほど減幅
の度合が小さい。またφが大きいほど振動の周波数が高
い。

第２図は２平面（ｚ＝ｕ＋ｊｖ）上の４種類の極配置を
示したものであり、第３（ａ）〜（ｄ）はそれぞれの極
配置に対するインパルス応答ｈ　（ｎ）を示したもので
ある。

第２図のＡ点の配置はｒＡ＝Ｑ、７．φ４＝−πであり
、第３図（ａ）の状態Ａのインパルス応答を示す。この
特性はｎが増加してもすぐにインパルス応答が収束して
しまう。

第２図のＢ点の極配置はｒｎ＝０．９．φ８−πであり
、第３図（ｂ）の状態Ｂのインパルス応答を示す、この
特性はｒが１に近いために減幅の度合が小さい、またφ
、がφ、に比べ大きいために振動の周波数が高い。

第２図の０点の極配置はｒｃ＝１．０．φ。＝−πで６ あり、第３図（Ｃ）の状態Ｃのインパルス応答を示す。

この特性は振幅１．０の余弦波関数となり、発振状態を
示している。しかし、発振出力の振幅が係数と初期値に
依存し、系として自動的に定まる定常安定点を持たない
ため外乱に対し安定でない。

また余弦波の周期は係数す、、ｂ２を変化させることに
よって自由に設定することができる。

第２図のＤ点の極配置はｒＤ＝１．５．φゎ＝−πであ
り、第３図（ｄ）の状態りのインパルス応答を示す。こ
の特性は発振状態を示し安定な状態ではない。

上記の結果より、ｒの値を制限して、収束安定状態Ａ、
Ｂと発振不安定状態りの間の安定限界の値で動作させる
ことが必要となる。そのために出力結果をフィードバッ
クさせ、判定回路６で常に安定限界になるような乗算器
の係数を設定し、その値を乗算器４，５の係数補正端子
に入力する。

このようにすることにより、インパルス応答特性が第３
図（ａ）〜（ｄ）の状態のような正弦波関数系列を、オ
ーバーフローが次のオーバーフローを次々と誘発させ特
性を大幅に劣化させるオーバーフロー発振現象を起さず
に実現することができる。

上記の構成を用いることにより、メモリ（ＲＯＭ部）を
含まない回路でディジタル正弦波関数系列を発生するこ
とができるため、メモリに使用されていたチップ面積（
回路面積）を削減することができる。またメモリ回路に
よる遅延を少なくすることができるため、高速動作が可
能となる。

第４図は本発明の第２の実施例を示すブロック図である
。

この第２の実施例は、第１の実施例の判定回路６を、判
定回路７，８の２つに分けて処理するようにしたもので
、ｒの値が先に決定され、次に位相φが決定させるとい
う構成をもち、ｒの値の補正が容易になり、すぐにｒの
値を安定限界値に設定することができるという利点があ
る。

〔発明の効果〕

以上説明したように本発明は、出力信号を判定回路を通
して乗算器の係数補正入力に入力することにより、オー
バーフローが次のオーバーフローを次々と誘発させ、特
性を大幅に劣化させるオーバーフロー発振現象を防ぐこ
とが可能となり、メモリを含まない回路で構成すること
ができるため、メモリに使用されていたチップ面積（回
路面積）を削減することができ、またメモリ回路による
遅延をなくすことができるため、高速動作が可能である
という効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図及び第３図（ａ）〜（ｄ）はそれぞれ第１図に示され
た実施例の動作を説明するための２平面図及びインパル
ス応答図、第４図は本発明の第２の実施例を示すブロッ
ク図、第５図は従来のディジタル正弦波関数系列発生回
路の一例を示すブロック図である。 ｌ・・・・・・加算器、２，３・・・・・・遅延回路、
４，５・・・・・・乗算器、６，７．訃・・・・・判定
回路、ＩＯ・・・・・・アドレスカウンタ、１１・・・
・・・加算器、１２・・・・・・変更回路、１３・・・
・・・シフトレジスタ、１４・・・・・・ＲＯＭ部。 Ｄ　：　ｎ”　１５　、　’！’ｏ＝士肛月 図 カ 図

Claims (1)

【特許請求の範囲】
1. 入力信号と第１の乗算信号と第２の乗算信号とを加算し
   てディジタル正弦波関数系列の出力信号とする加算器と
   、前記出力信号を所定の時間遅延させる第１の遅延回路
   と、この第１の遅延回路の出力信号を所定の時間遅延さ
   せる第２の遅延回路と、前記第１の遅延回路の出力信号
   に第１の係数を乗算して前記第１の乗算信号を出力する
   第１の乗算器と、前記第２の遅延回路の出力信号に第２
   の係数を乗算して前記第２の乗算信号を出力する第２の
   乗算器と、前記加算器の出力信号に応じて前記第１及び
   第２の係数を発生する判定回路とを有することを特徴と
   するディジタル正弦波関数系列発生回路。