JPH0339425B2 - - Google Patents
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- JPH0339425B2 JPH0339425B2 JP58146792A JP14679283A JPH0339425B2 JP H0339425 B2 JPH0339425 B2 JP H0339425B2 JP 58146792 A JP58146792 A JP 58146792A JP 14679283 A JP14679283 A JP 14679283A JP H0339425 B2 JPH0339425 B2 JP H0339425B2
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- Japan
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- transistor
- receiver
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- circuit
- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、集積回路間で信号を通信するための
回路に関係するものである。さらに特定していえ
ば、本発明は、集積回路のピンの数および相互接
続すべき集積回路間で必要な相互接続の数が減る
ように、集積回路間で信号を通信するための回路
構成に関係するものである。
回路に関係するものである。さらに特定していえ
ば、本発明は、集積回路のピンの数および相互接
続すべき集積回路間で必要な相互接続の数が減る
ように、集積回路間で信号を通信するための回路
構成に関係するものである。
先行技術では２進信号の代りに多重レベル信号
を利用することによつて、集積回路１個当り必要
なピンの数および集積回路間の相互接続の数を、
減らせることが知られている。かかるシステムで
は、例えば２ビツトからなる、デジタル信号が４
つのレベルにコード化される。すなわち、４つの
分離した異なる電圧レベルを、送信および受信集
積回路の出力ピンおよび入力ピンで利用して対応
するデジタル値00、01、10、11を表わす。
を利用することによつて、集積回路１個当り必要
なピンの数および集積回路間の相互接続の数を、
減らせることが知られている。かかるシステムで
は、例えば２ビツトからなる、デジタル信号が４
つのレベルにコード化される。すなわち、４つの
分離した異なる電圧レベルを、送信および受信集
積回路の出力ピンおよび入力ピンで利用して対応
するデジタル値00、01、10、11を表わす。
IBM Technical Disclosure Bulletin、第18巻
第９号、1976年２月号、第2867頁には、多重電流
レベルを用いてデジタル信号をコード化し、ある
回路から別の回路へ送る、多重レベル２方向信号
伝送方式が記載されている。受信回路では、３値
コード化送信信号の場合には、受信された信号が
３つの比較回路の第１の比較入力端子に印加され
る。信号の状態は、３つの比較回路の出力端子か
ら検出できる。この方式によればピンの数および
配線の減少がある程度実現できるものの、ここに
記載された構成は、厳密な電源調節の必要性、大
きな電力消費、回路の複雑さなどを含め種々の難
点がある。
第９号、1976年２月号、第2867頁には、多重電流
レベルを用いてデジタル信号をコード化し、ある
回路から別の回路へ送る、多重レベル２方向信号
伝送方式が記載されている。受信回路では、３値
コード化送信信号の場合には、受信された信号が
３つの比較回路の第１の比較入力端子に印加され
る。信号の状態は、３つの比較回路の出力端子か
ら検出できる。この方式によればピンの数および
配線の減少がある程度実現できるものの、ここに
記載された構成は、厳密な電源調節の必要性、大
きな電力消費、回路の複雑さなどを含め種々の難
点がある。
米国特許第4267463号は、入出力端子を制御端
子としても使用して、集積回路のピン数を節約す
る、デジタル集積回路を教示している。通常の論
理電圧範囲（TTLの場合、−0.5〜＋5.5V）では、
入出力端子は通常の入出力端子として機能する
が、より高い電圧領域（例えばTTLで＋8V）で
は制御端子として機能する。この米国特許では、
高い閾値をもつ特別のインバータ（参照番号21）
を用いて、対応する入出力端子が正常な論理範囲
を越えているときを検出し、それに応じて動作モ
ードを切換える。この回路はある用途には有用か
もしれないが、各レベルが異なる２進出力に対応
する多重レベル信号を伝送することはできない。
入出力端子をデータと制御用に常に共用できるわ
けではなく、その意味ではピン数減少の有用性に
制限がある。
子としても使用して、集積回路のピン数を節約す
る、デジタル集積回路を教示している。通常の論
理電圧範囲（TTLの場合、−0.5〜＋5.5V）では、
入出力端子は通常の入出力端子として機能する
が、より高い電圧領域（例えばTTLで＋8V）で
は制御端子として機能する。この米国特許では、
高い閾値をもつ特別のインバータ（参照番号21）
を用いて、対応する入出力端子が正常な論理範囲
を越えているときを検出し、それに応じて動作モ
ードを切換える。この回路はある用途には有用か
もしれないが、各レベルが異なる２進出力に対応
する多重レベル信号を伝送することはできない。
入出力端子をデータと制御用に常に共用できるわ
けではなく、その意味ではピン数減少の有用性に
制限がある。
従つて、本発明の目的は各回路についてのピン
数が送信側でも受信側でも減少されるような、集
積回路間でデータ信号を伝送するための回路を提
供することである。
数が送信側でも受信側でも減少されるような、集
積回路間でデータ信号を伝送するための回路を提
供することである。
本発明の他の目的は、非常に小さなチツプ面積
しか必要とせず、且つ集積回路形で実施するのが
簡単な、かかる回路を提供することである。
しか必要とせず、且つ集積回路形で実施するのが
簡単な、かかる回路を提供することである。
本発明の他の目的は、極く少量の電力しか消費
せず、且つ回路間での接地レベル・シフトの問題
が存在しない、かかる回路を提供することであ
る。
せず、且つ回路間での接地レベル・シフトの問題
が存在しない、かかる回路を提供することであ
る。
本発明の他の目的は、ツエナー・ダイオードを
必要とせず、且つ正確に制御された抵抗値をもつ
抵抗器を備える必要のない、かかる回路を提供す
ることである。
必要とせず、且つ正確に制御された抵抗値をもつ
抵抗器を備える必要のない、かかる回路を提供す
ることである。
本発明によれば、単一母線導体で接続された送
信回路と受信回路を含み、母線導体上の信号レベ
ルが電源電圧レベルと、接地レベルと、順方向電
圧降下によつて決まるレベルとによつて設定され
る、データ信号通信回路がもたらされる。送信回
路は、単一母線導体上を送信される多重ビツト２
進信号を受信するように接続された入力をもつ複
数の駆動回路を含んでいる。入力多重ビツト信号
のビツトの状態によつて決定されるので、一度に
１つの駆動器しか活動化されない。この構成によ
れば、電力消費量は非常に小さく、また母線導体
に接続されるインピーダンスはほぼ一定である。
受信側には、駆動器と同数設けられ各々が異なる
ターン・オン閾値をもつ複数の受信器が設けられ
ている。閾値レベルは、送信回路の場合と同様
に、ダイオード電圧降下によつて決定される。受
信器の出力は組み合わされて送信された多重ビツ
ト信号を再生する。
信回路と受信回路を含み、母線導体上の信号レベ
ルが電源電圧レベルと、接地レベルと、順方向電
圧降下によつて決まるレベルとによつて設定され
る、データ信号通信回路がもたらされる。送信回
路は、単一母線導体上を送信される多重ビツト２
進信号を受信するように接続された入力をもつ複
数の駆動回路を含んでいる。入力多重ビツト信号
のビツトの状態によつて決定されるので、一度に
１つの駆動器しか活動化されない。この構成によ
れば、電力消費量は非常に小さく、また母線導体
に接続されるインピーダンスはほぼ一定である。
受信側には、駆動器と同数設けられ各々が異なる
ターン・オン閾値をもつ複数の受信器が設けられ
ている。閾値レベルは、送信回路の場合と同様
に、ダイオード電圧降下によつて決定される。受
信器の出力は組み合わされて送信された多重ビツ
ト信号を再生する。
まず、第１図を参照すると、本発明の単線／多
重ビツト・データ通信回路構成がブロツク・ダイ
アグラムの形で示されている。この回路構成は、
送信回路２を含んでおり、それに本例では２つの
入力２進信号Xi，Yiが入力される。送信回路２
は、３つの駆動器１０，２０，３０から構成され
ている。信号XiとYiは、駆動器１０，２０，３
０によつてコード化されて多重レベル・アナログ
信号となり、単一母線導体４８に印加される。母
線導体４８は、抵抗器４６を介して第１の電源電
圧EVCCにプルアツプされる。母線導体４８の他端
は、３つの受信器５０，６０，８０から構成され
る受信回路３の入力端子に接続されている。受信
回路３は、母線導体４８上の多重レベル・アナロ
グ信号を解読し、それに応じてそれぞれXiとYi
に対応する２進信号X0，Y0を出力する。
重ビツト・データ通信回路構成がブロツク・ダイ
アグラムの形で示されている。この回路構成は、
送信回路２を含んでおり、それに本例では２つの
入力２進信号Xi，Yiが入力される。送信回路２
は、３つの駆動器１０，２０，３０から構成され
ている。信号XiとYiは、駆動器１０，２０，３
０によつてコード化されて多重レベル・アナログ
信号となり、単一母線導体４８に印加される。母
線導体４８は、抵抗器４６を介して第１の電源電
圧EVCCにプルアツプされる。母線導体４８の他端
は、３つの受信器５０，６０，８０から構成され
る受信回路３の入力端子に接続されている。受信
回路３は、母線導体４８上の多重レベル・アナロ
グ信号を解読し、それに応じてそれぞれXiとYi
に対応する２進信号X0，Y0を出力する。
送信回路２および受信回路３は、できれば、
別々の集積回路の一部として構成し、単一母線導
体４８を各回路の単一端子（入出力パツド）に接
続するとよい。接地母線は、発信回路２と受信回
路３に共通接続する。また送信回路２と受信回路
３は、共通の電源電圧EVCCを受け取り、受信回路
３はさらに電源電圧EVOCを受け取る。
別々の集積回路の一部として構成し、単一母線導
体４８を各回路の単一端子（入出力パツド）に接
続するとよい。接地母線は、発信回路２と受信回
路３に共通接続する。また送信回路２と受信回路
３は、共通の電源電圧EVCCを受け取り、受信回路
３はさらに電源電圧EVOCを受け取る。
次に第２図に移つて、送信回路２の細部構成に
ついて説明する。２進信号Xiは、ダイオード１
１を介してバイポーラ・トランジスタ１５のベー
スに印加されるが、このトランジスタは共通エミ
ツタ構成で接続され、そのコレクタが抵抗器１４
を介して電源EVCCに接続され、またそのエミツタ
が抵抗器１６を介して接地接続されている。ベー
ス・バイアスが抵抗器１２を介して供給され、ト
ランジスタ１５が飽和するのを防ぐため、ダイオ
ード１３が周知のシヨツトキー構造として接続さ
れている。トランジスタ１５のエミツタは、第２
のバイポーラ・トランジスタ１８のベースにダー
リントン構成で接続されている。トランジスタ１
８は、シヨツトキー接続されたダイオード１７を
備えている。トランジスタ１８のコレクタは、ダ
イオード１９を介して母線導体４８に接続されて
いる。
ついて説明する。２進信号Xiは、ダイオード１
１を介してバイポーラ・トランジスタ１５のベー
スに印加されるが、このトランジスタは共通エミ
ツタ構成で接続され、そのコレクタが抵抗器１４
を介して電源EVCCに接続され、またそのエミツタ
が抵抗器１６を介して接地接続されている。ベー
ス・バイアスが抵抗器１２を介して供給され、ト
ランジスタ１５が飽和するのを防ぐため、ダイオ
ード１３が周知のシヨツトキー構造として接続さ
れている。トランジスタ１５のエミツタは、第２
のバイポーラ・トランジスタ１８のベースにダー
リントン構成で接続されている。トランジスタ１
８は、シヨツトキー接続されたダイオード１７を
備えている。トランジスタ１８のコレクタは、ダ
イオード１９を介して母線導体４８に接続されて
いる。
駆動器２０と３０は、同様の構成である。信号
Xiは、ダイオード２１を介して駆動器２０のト
ランジスタ２６のベースに結合され、トランジス
タ２６のコレクタが抵抗器２５を介して電源電圧
EVCCに接続され、そのエミツタは抵抗器２７を介
して接地接続されている。抵抗器２３を介してバ
イアス電流が供給され、シヨツトキー接続された
ダイオード２４を備えている。トランジスタ２６
のエミツタはシヨツトキー接続されたダイオード
２８をもつ出力トランジスタ２９のベースに結合
されている。しかし、駆動器２０の場合とは異な
り、トランジスタ２９のコレクタは、母線導体４
８に直接接続されている。入力信号Yiは別のダ
イオード２２を介してやはりトランジスタ２６の
ベースに接続されている。駆動器３０では、第２
の入力信号Yiがダイオード３１を介してトラン
ジスタ３５のベースに結合されているが、このト
ランジスタのコレクタは抵抗器３４を介してEVCC
に接続され、そのエミツタは抵抗器３６を介して
接地されると共にトランジスタ３７のベースに接
続されている。トランジスタ３７には、シヨツト
キー・ダイオード３８が備えられている。トラン
ジスタ３７のコレクタは直列接続されたダイオー
ド３９と４０を介して母線導体４８に結合されて
いる。
Xiは、ダイオード２１を介して駆動器２０のト
ランジスタ２６のベースに結合され、トランジス
タ２６のコレクタが抵抗器２５を介して電源電圧
EVCCに接続され、そのエミツタは抵抗器２７を介
して接地接続されている。抵抗器２３を介してバ
イアス電流が供給され、シヨツトキー接続された
ダイオード２４を備えている。トランジスタ２６
のエミツタはシヨツトキー接続されたダイオード
２８をもつ出力トランジスタ２９のベースに結合
されている。しかし、駆動器２０の場合とは異な
り、トランジスタ２９のコレクタは、母線導体４
８に直接接続されている。入力信号Yiは別のダ
イオード２２を介してやはりトランジスタ２６の
ベースに接続されている。駆動器３０では、第２
の入力信号Yiがダイオード３１を介してトラン
ジスタ３５のベースに結合されているが、このト
ランジスタのコレクタは抵抗器３４を介してEVCC
に接続され、そのエミツタは抵抗器３６を介して
接地されると共にトランジスタ３７のベースに接
続されている。トランジスタ３７には、シヨツト
キー・ダイオード３８が備えられている。トラン
ジスタ３７のコレクタは直列接続されたダイオー
ド３９と４０を介して母線導体４８に結合されて
いる。
動作において、第２図と第４図を同時に参照す
ると、信号XiとYiが共に「０」（低）状態のと
き、抵抗器１２，２３，３２中を流れるバイアス
電流は、ダイオード１１，２１，２２，３１中に
転流される。従つて、トランジスタ１５，２６，
３５がオフとなり、それによつてトランジスタ１
８，２９，３７もオフになる。この場合、母線導
体４８上の電圧Vbusは抵抗器４６を介して電源電
圧EVCCにプルアツプされるが、この電源電圧は、
本例では第４図のグラフに示されているように
3.4Vである。次に信号Yiが「１」（高）状態にセ
ツトされ、信号Xiは「０」状態のままであると、
抵抗器３２中のバイアス電流はトランジスタ３５
のベースに流れこんで、トランジスタ３５を従つ
てトランジスタ３７をオンにする。抵抗器１２と
２３中のバイアス電流はダイオード１１および２
１を通つて転流したままなので、トランジスタ１
５，１８，２６，２９は全てオフのままとなる。
このとき母線導体４８上の電圧Vbusは、（トラン
ジスタ３７の飽和電圧）＋（ダイオード３９と４０
の順方向電圧降下）によつて決まる電圧にセツト
される。トランジスタ３７の飽和電圧Vsatが0.2V
であり、ダイオード３９および４０の各両端間の
順方向電圧降下が0.65Vであるとすると、Vbusは
1.5Vとなる。
ると、信号XiとYiが共に「０」（低）状態のと
き、抵抗器１２，２３，３２中を流れるバイアス
電流は、ダイオード１１，２１，２２，３１中に
転流される。従つて、トランジスタ１５，２６，
３５がオフとなり、それによつてトランジスタ１
８，２９，３７もオフになる。この場合、母線導
体４８上の電圧Vbusは抵抗器４６を介して電源電
圧EVCCにプルアツプされるが、この電源電圧は、
本例では第４図のグラフに示されているように
3.4Vである。次に信号Yiが「１」（高）状態にセ
ツトされ、信号Xiは「０」状態のままであると、
抵抗器３２中のバイアス電流はトランジスタ３５
のベースに流れこんで、トランジスタ３５を従つ
てトランジスタ３７をオンにする。抵抗器１２と
２３中のバイアス電流はダイオード１１および２
１を通つて転流したままなので、トランジスタ１
５，１８，２６，２９は全てオフのままとなる。
このとき母線導体４８上の電圧Vbusは、（トラン
ジスタ３７の飽和電圧）＋（ダイオード３９と４０
の順方向電圧降下）によつて決まる電圧にセツト
される。トランジスタ３７の飽和電圧Vsatが0.2V
であり、ダイオード３９および４０の各両端間の
順方向電圧降下が0.65Vであるとすると、Vbusは
1.5Vとなる。
次に、Xiが「１」状態にセツトされ、Yiが
「０」状態にセツトされるとすると、抵抗器１２
にバイアス電流が流れてトランジスタ１５をオン
にし、駆動器１０が活動化される。抵抗器２３と
３２を介して供給されるバイアス電流はダイオー
ド２２および３１に転流されるので、トランジス
タ２６，２９，３５，３７はオフのままとなる。
トランジスタ１５は出力トランジスタ１８をオン
にする。この場合、母線導体４８上の電圧Vbus
は、（トランジスタ１８の両端間の飽和電圧降下
Vsat）＋（ダイオード１９の両端間の順方向電圧降
下）に等しい。駆動器３０の場合と同じ値と仮定
すると、Vbasは0.85Vにセツトされる。
「０」状態にセツトされるとすると、抵抗器１２
にバイアス電流が流れてトランジスタ１５をオン
にし、駆動器１０が活動化される。抵抗器２３と
３２を介して供給されるバイアス電流はダイオー
ド２２および３１に転流されるので、トランジス
タ２６，２９，３５，３７はオフのままとなる。
トランジスタ１５は出力トランジスタ１８をオン
にする。この場合、母線導体４８上の電圧Vbus
は、（トランジスタ１８の両端間の飽和電圧降下
Vsat）＋（ダイオード１９の両端間の順方向電圧降
下）に等しい。駆動器３０の場合と同じ値と仮定
すると、Vbasは0.85Vにセツトされる。
最後に、XiとYiが共に「１」状態であるとす
ると、全てのトランジスタ１５，１８，２６，２
９，３５，３７がオンになる。しかし出力トラン
ジスタ１８，２９，３７のうち電流はコレクタが
母線導体に直接接続されているトランジスタ２９
中のみを流れる。これにより導体４８上の電圧
Vbusは、この場合0.2Vと仮定した、トランジスタ
２９の飽和電圧に引張られる。ダイオード１９，
３９，４０は逆バイアスされているので、トラン
ジスタ１８および３７のコレクタ・エミツタ回路
に電流が流れない。
ると、全てのトランジスタ１５，１８，２６，２
９，３５，３７がオンになる。しかし出力トラン
ジスタ１８，２９，３７のうち電流はコレクタが
母線導体に直接接続されているトランジスタ２９
中のみを流れる。これにより導体４８上の電圧
Vbusは、この場合0.2Vと仮定した、トランジスタ
２９の飽和電圧に引張られる。ダイオード１９，
３９，４０は逆バイアスされているので、トラン
ジスタ１８および３７のコレクタ・エミツタ回路
に電流が流れない。
上記の説明からすぐわかるように、任意の時間
では駆動器１０，２０，３０のうちの１つだけが
電流を流す。従つて、この回路構成では接地レベ
ル・シフトの問題は存在しない。
では駆動器１０，２０，３０のうちの１つだけが
電流を流す。従つて、この回路構成では接地レベ
ル・シフトの問題は存在しない。
次に、第３図を参照して、受信回路３の細部構
成について説明する。送信回路２と反対側の、母
線導体４８の端が、受信器５０，６０，８０の
各々の入力端子に接続される。
成について説明する。送信回路２と反対側の、母
線導体４８の端が、受信器５０，６０，８０の
各々の入力端子に接続される。
受信器５０では、入力信号Vbusが低障壁ダイオ
ード５１のカソードに結合されるが、このダイオ
ードのアノードは、トランジスタ５５のベースに
接続されている。トランジスタ５５のコレクタ
は、抵抗器５３を介して電圧電源EVCCに接続さ
れ、エミツタは抵抗器５６を介して接地接続され
ている。バイアス電流が抵抗器５２を介して供給
され、トランジスタ５５はシヨツトキー接続され
たダイオード５４を備えている。トランジスタ５
５のエミツタはトランジスタ５８のベースにダー
リントン構成で接続され、トランジスタ５８のエ
ミツタは接地接続されコレクタは抵抗器５９を介
して本例では、1.4VであるEVOCに接続されてい
る。シヨツトキー・ダイオード５７が、トランジ
スタ５８のコレクタとベースの間に接続されてい
る。この回路において、受信器のターンオン閾値
電圧は、トランジスタ５５と５８のベース・エミ
ツタ電圧降下（VBE）およびダイオード５１の両
端間の順方向電圧降下によつて決定される。トラ
ンジスタ５５と５８のVBE電圧降下が0.8V、ダイ
オード５１の順方向電圧降下VDが0.3Vとすると、
受信器５０の閾値電圧VTH2は1.3Vとなる。
ード５１のカソードに結合されるが、このダイオ
ードのアノードは、トランジスタ５５のベースに
接続されている。トランジスタ５５のコレクタ
は、抵抗器５３を介して電圧電源EVCCに接続さ
れ、エミツタは抵抗器５６を介して接地接続され
ている。バイアス電流が抵抗器５２を介して供給
され、トランジスタ５５はシヨツトキー接続され
たダイオード５４を備えている。トランジスタ５
５のエミツタはトランジスタ５８のベースにダー
リントン構成で接続され、トランジスタ５８のエ
ミツタは接地接続されコレクタは抵抗器５９を介
して本例では、1.4VであるEVOCに接続されてい
る。シヨツトキー・ダイオード５７が、トランジ
スタ５８のコレクタとベースの間に接続されてい
る。この回路において、受信器のターンオン閾値
電圧は、トランジスタ５５と５８のベース・エミ
ツタ電圧降下（VBE）およびダイオード５１の両
端間の順方向電圧降下によつて決定される。トラ
ンジスタ５５と５８のVBE電圧降下が0.8V、ダイ
オード５１の順方向電圧降下VDが0.3Vとすると、
受信器５０の閾値電圧VTH2は1.3Vとなる。
受信器６０では、母線導体４８からの入力が、
低障壁ダイオード６１のアノードに印加される
が、このダイオードのカソードは、トランジスタ
６５のベースに接続されている。トランジスタ６
５のコレクタは、抵抗器６４を介して電源電圧
EVCCに結合され、エミツタは抵抗器６６を介して
接地接続されている。トランジスタ６５のベース
は、抵抗器６２を介して接地接続されている。ト
ランジスタ６５のエミツタはトランジスタ６８の
ベースに結合され、トランジスタ６８のコレクタ
は抵抗器６９を介してEVOCに接続されている。ト
ランジスタ６５および６８には、それぞれシヨツ
トキー接続されたダイオード６３と６７が備えら
れている。受信器６０の閾値電圧VTH3は、低障壁
ダイオードの電圧降下VDおよびベース・エミツ
タ電圧降下VBEが受信器５０の場合と同じである
とすれば、2VBE＋VD＝1.9Vとなる。
低障壁ダイオード６１のアノードに印加される
が、このダイオードのカソードは、トランジスタ
６５のベースに接続されている。トランジスタ６
５のコレクタは、抵抗器６４を介して電源電圧
EVCCに結合され、エミツタは抵抗器６６を介して
接地接続されている。トランジスタ６５のベース
は、抵抗器６２を介して接地接続されている。ト
ランジスタ６５のエミツタはトランジスタ６８の
ベースに結合され、トランジスタ６８のコレクタ
は抵抗器６９を介してEVOCに接続されている。ト
ランジスタ６５および６８には、それぞれシヨツ
トキー接続されたダイオード６３と６７が備えら
れている。受信器６０の閾値電圧VTH3は、低障壁
ダイオードの電圧降下VDおよびベース・エミツ
タ電圧降下VBEが受信器５０の場合と同じである
とすれば、2VBE＋VD＝1.9Vとなる。
受信器８０では、母線導体４８が直列接続され
た高障壁ダイオード８１と８２を介して、トラン
ジスタ８６のベースに結合され、ダイオード８２
のアノードがトランジスタ８６のベースに直接接
続されている。トランジスタ８６のコレクタは抵
抗器８５を介して電源電圧EVCCに接続され、抵抗
器８３を介してバイアス電流が供給される。トラ
ンジスタ８６のエミツタは、トランジスタ８８の
ベースに接続され、また抵抗器８７を介して接地
接続されている。トランジスタ８８のエミツタは
接地され、コレクタは抵抗器８９を介してEVOCに
結合されている。この回路を上記と同じやり方で
分析すると、受信器８０の閾値電圧VTH1は0.4V
となる。
た高障壁ダイオード８１と８２を介して、トラン
ジスタ８６のベースに結合され、ダイオード８２
のアノードがトランジスタ８６のベースに直接接
続されている。トランジスタ８６のコレクタは抵
抗器８５を介して電源電圧EVCCに接続され、抵抗
器８３を介してバイアス電流が供給される。トラ
ンジスタ８６のエミツタは、トランジスタ８８の
ベースに接続され、また抵抗器８７を介して接地
接続されている。トランジスタ８８のエミツタは
接地され、コレクタは抵抗器８９を介してEVOCに
結合されている。この回路を上記と同じやり方で
分析すると、受信器８０の閾値電圧VTH1は0.4V
となる。
出力信号X0は、受信器５０のトランジスタ５
８のコレクタで形成される。出力信号X0は、受
信器６０のトランジスタ７１のエミツタに印加さ
れる。トランジスタ７１のベースはトランジスタ
６８のコレクタに結合され、トランジスタ７１の
コレクタは受信器８０中のトランジスタ８８のベ
ースに接続されている。
８のコレクタで形成される。出力信号X0は、受
信器６０のトランジスタ７１のエミツタに印加さ
れる。トランジスタ７１のベースはトランジスタ
６８のコレクタに結合され、トランジスタ７１の
コレクタは受信器８０中のトランジスタ８８のベ
ースに接続されている。
トランジスタ７１には、シヨツトキー接続され
たダイオード７０が備えられている。
たダイオード７０が備えられている。
動作において、（Xi，Yi）＝（１，１）従つて
Vbus＝0.2Vのとき、Vbus＜VTH1＜VTH2＜VTH3なの
で受信器５０，６０，８０は全て付勢されない。
すなわち、トランジスタ５５，５８，６５，６
８，８６，８８は全てオフになる。この場合、出
力信号X0とY0は「１」状態を表わす電源電圧
EVOCになる。（Xi，Yi）＝（１，０）従つてVbus＝
0.85Vのとき、条件VTH1＜Vbus＜VTH2が確立され
る。この状態では受信器８０のみが活動化され
る、すなわち、受信器８０のトランジスタ対のみ
がオンになる。トランジスタ７１もオフのままで
ある。このとき出力信号Y0はトランジスタ８８
を介して接地レベルに引張られ、他方信号X0は
抵抗５９を介して電源電圧EVOCに引張られたまま
である。
Vbus＝0.2Vのとき、Vbus＜VTH1＜VTH2＜VTH3なの
で受信器５０，６０，８０は全て付勢されない。
すなわち、トランジスタ５５，５８，６５，６
８，８６，８８は全てオフになる。この場合、出
力信号X0とY0は「１」状態を表わす電源電圧
EVOCになる。（Xi，Yi）＝（１，０）従つてVbus＝
0.85Vのとき、条件VTH1＜Vbus＜VTH2が確立され
る。この状態では受信器８０のみが活動化され
る、すなわち、受信器８０のトランジスタ対のみ
がオンになる。トランジスタ７１もオフのままで
ある。このとき出力信号Y0はトランジスタ８８
を介して接地レベルに引張られ、他方信号X0は
抵抗５９を介して電源電圧EVOCに引張られたまま
である。
次に、（Xi，Yi）＝（０，１）従つてVbus＝1.5V
であるとすると、条件VTH2＜Vbus＜VTH3が成立す
る。この状態では受信器５０が働き、トランジス
タは出力信号X0を接地レベルに下げる。受信器
６０のトランジスタ６８はオフのままであり、そ
れによつてトランジスタ７１のベースに正電圧を
印加する。トランジスタ７１のエミツタはトラン
ジスタ５８を介して接地されているので、トラン
ジスタ５８と７１の飽和電圧の和によつて決定さ
れる電圧が、トランジスタ８８のベースに印加さ
れる。この電圧はトランジスタ８８のベース・エ
ミツタ電圧降下VBEよりも小さいので、トランジ
スタ８６はオンであるが、トランジスタ８８はオ
フのままである。従つて、出力信号Y0は抵抗器
８９を経て電源電圧EVOCになる。最後に、（Xi，
Yi）＝（０，０）であり、従つてVbus＝3.4Vの場
合、Vbus＞VTH3となる。この状況では、受信器５
０，６０，８０が全て活動化され、それによつて
出力信号X0とY0を共に接地レベルに引張る。従
つて、出力信号X0およびY0は常に入力信号Xiと
Yiに追従する。
であるとすると、条件VTH2＜Vbus＜VTH3が成立す
る。この状態では受信器５０が働き、トランジス
タは出力信号X0を接地レベルに下げる。受信器
６０のトランジスタ６８はオフのままであり、そ
れによつてトランジスタ７１のベースに正電圧を
印加する。トランジスタ７１のエミツタはトラン
ジスタ５８を介して接地されているので、トラン
ジスタ５８と７１の飽和電圧の和によつて決定さ
れる電圧が、トランジスタ８８のベースに印加さ
れる。この電圧はトランジスタ８８のベース・エ
ミツタ電圧降下VBEよりも小さいので、トランジ
スタ８６はオンであるが、トランジスタ８８はオ
フのままである。従つて、出力信号Y0は抵抗器
８９を経て電源電圧EVOCになる。最後に、（Xi，
Yi）＝（０，０）であり、従つてVbus＝3.4Vの場
合、Vbus＞VTH3となる。この状況では、受信器５
０，６０，８０が全て活動化され、それによつて
出力信号X0とY0を共に接地レベルに引張る。従
つて、出力信号X0およびY0は常に入力信号Xiと
Yiに追従する。
上記した回路構成は全て、通常の集積回路技術
を用いて容易に実施できる。ツエナー・ダイオー
ドは必要でない。その上、回路中で使用する各種
抵抗器を製造する際に大きな精度を必要としな
い。回路中の重要な電圧は、全てダイオード電圧
降下および／またはトランジスタ飽和電圧を用い
て確立される。しかし、かかる電圧は装置ごとに
変動しないので、その製造に厳密なプロセス制御
は必要でない。その上、本発明の回路構成は、大
きなチツプ面積を必要としない。従つて、本発明
により、回路のコストをほとんど増加することな
く、集積回路のピン数を著しく減らすことができ
る。
を用いて容易に実施できる。ツエナー・ダイオー
ドは必要でない。その上、回路中で使用する各種
抵抗器を製造する際に大きな精度を必要としな
い。回路中の重要な電圧は、全てダイオード電圧
降下および／またはトランジスタ飽和電圧を用い
て確立される。しかし、かかる電圧は装置ごとに
変動しないので、その製造に厳密なプロセス制御
は必要でない。その上、本発明の回路構成は、大
きなチツプ面積を必要としない。従つて、本発明
により、回路のコストをほとんど増加することな
く、集積回路のピン数を著しく減らすことができ
る。
以上、良好な具体例について説明したが、種々
の変更を加えることができる。特に特定の電圧値
の例を示したが、これらの値は特定の用途の要件
に合わせて希望するように変えることができる。
また、駆動器回路および受信器回路のトランジス
タは、バイポーラ・トランジスタであるものとし
て説明したが、希望する場合にはFET装置で実
施することができる。
の変更を加えることができる。特に特定の電圧値
の例を示したが、これらの値は特定の用途の要件
に合わせて希望するように変えることができる。
また、駆動器回路および受信器回路のトランジス
タは、バイポーラ・トランジスタであるものとし
て説明したが、希望する場合にはFET装置で実
施することができる。
第１図は、本発明の多重ビツト信号送信および
受信回路構成のブロツク・ダイアグラムである。
第２図は、第１図の送信側回路の詳細な回路図で
ある。第３図は、第１図の受信側回路の詳細な回
路図である。第４図は、本発明における単一母線
導体上の信号レベルを例示するグラフである。
受信回路構成のブロツク・ダイアグラムである。
第２図は、第１図の送信側回路の詳細な回路図で
ある。第３図は、第１図の受信側回路の詳細な回
路図である。第４図は、本発明における単一母線
導体上の信号レベルを例示するグラフである。
Claims (1)
- 【特許請求の範囲】 １ 単一の導体を介して送信位置と受信位置との
間で多重ビツト２進信号を通信するための回路に
して、 入力多重ビツト２進信号に応答してこの２進信
号に対応するレベルを有する多重レベル信号を上
記導体に発生する、上記送信装置にある送信手段
と、 上記導体に結合され、上記多重レベル信号に応
答して上記入力多重ビツト２進信号に対応する出
力多重ビツト２進信号を発生する、上記受信位置
にある受信手段と、 を備え、上記受信手段は、上記導体に結合された
制御電極を有する入力トランジスタ、この入力ト
ランジスタとダ―リントン構成で接続された出力
トランジスタおよびこの出力トランジスタに結合
された出力端子をそれぞれ有しかつ第１、第２、
第３の検出閾値レベル（ただし、第１の検出閾値
レベル＜第２の検出閾値レベル＜第３の検出閾値
レベル）をそれぞれ有する第１、第２および第３
の受信器を有し、 上記第１及び第２の受信器の上記出力端子は２
ビツトの２進信号出力端子を与え、 上記第１、第２および第３の受信器は、上記導
体の電圧レベルがそれぞれの検出閾値レベルを越
えた時上記出力端子に第１レベルから第２レベル
へ変化する出力電圧を発生し、 上記受信手段は、上記第１の受信器の上記出力
トランジスタの制御電極と上記第２の受信器の上
記出力端子との間に接続され制御電極が上記第３
の受信器の上記出力端子に接続された端子に接続
された制御トランジスタを有し、 上記制御トランジスタは、上記導体の電圧レベ
ルが上記第２および第３の検出閾値レベルの間に
あつて上記第２の受信器からの出力電圧が上記第
２レベルに、上記第３の受信器からの出力電圧が
上記第１レベルにある時に導通して上記第２の受
信器の上記第２レベルの出力電圧を上記第１の受
信器の上記出力トランジスタの制御電極に結合す
ることにより上記第１の受信器から上記第１レベ
ルの出力電圧を発生させ、上記導体の電圧レベル
が上記第３の検出閾値レベルを越えて上記第３の
受信器からの出力電圧が上記第２レベルになつた
時非導通になることを特徴とする多重ビツト２進
信号通信回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US444102 | 1982-11-24 | ||
| US06/444,102 US4489417A (en) | 1982-11-24 | 1982-11-24 | Multi-level communication circuitry for communicating digital signals between integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997258A JPS5997258A (ja) | 1984-06-05 |
| JPH0339425B2 true JPH0339425B2 (ja) | 1991-06-13 |
Family
ID=23763507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146792A Granted JPS5997258A (ja) | 1982-11-24 | 1983-08-12 | 多重ビット２進信号通信回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4489417A (ja) |
| EP (1) | EP0110179B1 (ja) |
| JP (1) | JPS5997258A (ja) |
| DE (1) | DE3374254D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774559A (en) * | 1984-12-03 | 1988-09-27 | International Business Machines Corporation | Integrated circuit chip structure wiring and circuitry for driving highly capacitive on chip wiring nets |
| US4817115A (en) * | 1987-02-27 | 1989-03-28 | Telxon Corporation | Encoding and decoding system for electronic data communication system |
| US5166956A (en) * | 1990-05-21 | 1992-11-24 | North American Philips Corporation | Data transmission system and apparatus providing multi-level differential signal transmission |
| GB9222914D0 (en) * | 1992-11-02 | 1992-12-16 | 3Com Uk Limited | Ethernet repeater |
| FR2707024B1 (ja) * | 1993-06-22 | 1995-09-01 | Suisse Electronique Microtech | |
| US6005895A (en) | 1996-12-20 | 1999-12-21 | Rambus Inc. | Apparatus and method for multilevel signaling |
| KR100447217B1 (ko) * | 1997-05-10 | 2005-04-06 | 주식회사 하이닉스반도체 | 새로운배선시스템용신호전송및수신장치 |
| US6697420B1 (en) * | 1999-05-25 | 2004-02-24 | Intel Corporation | Symbol-based signaling for an electromagnetically-coupled bus system |
| WO2009146083A2 (en) | 2008-04-01 | 2009-12-03 | Asic Advantage, Inc. | Pulse transformer driver |
| US8644417B2 (en) | 2012-05-08 | 2014-02-04 | Au Optronics Corporation | Methods and systems for multi-level data transmission |
| SG2013067491A (en) * | 2012-09-07 | 2014-04-28 | Agency Science Tech & Res | A receiver for body channel communication and a method of operating a receiver therefrom |
| US8781022B1 (en) | 2013-03-01 | 2014-07-15 | Au Optronics Corporation | Methods for multi-level data transmission |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1159251A (en) * | 1965-07-29 | 1969-07-23 | Post Office | Improvements in or relating to Signalling Systems |
| US3832576A (en) * | 1970-08-21 | 1974-08-27 | Texas Instruments Inc | Encoder circuit to reduce pin count for data entry into insulated gate field effect transistor integrated circuits |
| US3702473A (en) * | 1971-08-27 | 1972-11-07 | Gen Motors Corp | Seven-state resistance sensing supervisory system utilizing single pole-double throw switches |
| US3702474A (en) * | 1971-08-27 | 1972-11-07 | Gen Motors Corp | Seven state resistance sensing supervisory system |
| JPS524103A (en) * | 1975-05-29 | 1977-01-13 | Tokai Rika Co Ltd | Digital signal transmission system and its equipment |
| JPS5284938A (en) * | 1976-01-07 | 1977-07-14 | Hitachi Ltd | Logic circuit |
| US4031477A (en) * | 1976-04-26 | 1977-06-21 | Motorola, Inc. | System for transferring four commands over a single conductor utilizing dual threshold logic gates |
| JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
| US4092550A (en) * | 1976-11-22 | 1978-05-30 | Ncr Corporation | Frequency multiplier and level detector |
| JPS5377425A (en) * | 1976-12-21 | 1978-07-08 | Nec Corp | Multivoltage level generator circuit |
| JPS547251A (en) * | 1977-06-20 | 1979-01-19 | Hitachi Ltd | Switching circuit |
| JPS5483341A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Digital integrated circuit |
| JPS6025743B2 (ja) * | 1977-12-28 | 1985-06-20 | ソニー株式会社 | 電流比較回路 |
| DE2833267C2 (de) * | 1978-07-28 | 1980-07-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Anordnung zur Regenerierung eines n-stufigen digitalen Signals |
| JPS5694862A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Signal transmission circuit |
| EP0053214B1 (fr) * | 1980-11-28 | 1987-08-26 | International Business Machines Corporation | Système de distribution de signaux numériques |
| US4417159A (en) * | 1981-08-18 | 1983-11-22 | International Business Machines Corporation | Diode-transistor active pull up driver |
-
1982
- 1982-11-24 US US06/444,102 patent/US4489417A/en not_active Expired - Fee Related
-
1983
- 1983-08-12 JP JP58146792A patent/JPS5997258A/ja active Granted
- 1983-11-03 DE DE8383110953T patent/DE3374254D1/de not_active Expired
- 1983-11-03 EP EP83110953A patent/EP0110179B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3374254D1 (en) | 1987-12-03 |
| US4489417A (en) | 1984-12-18 |
| EP0110179A2 (en) | 1984-06-13 |
| EP0110179A3 (en) | 1985-03-13 |
| JPS5997258A (ja) | 1984-06-05 |
| EP0110179B1 (en) | 1987-10-28 |
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