JPH0339940Y2 - - Google Patents
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- Publication number
- JPH0339940Y2 JPH0339940Y2 JP1985021870U JP2187085U JPH0339940Y2 JP H0339940 Y2 JPH0339940 Y2 JP H0339940Y2 JP 1985021870 U JP1985021870 U JP 1985021870U JP 2187085 U JP2187085 U JP 2187085U JP H0339940 Y2 JPH0339940 Y2 JP H0339940Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- controlled
- switching means
- resistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【考案の詳細な説明】
「考案の目的」
（産業上の利用分野）
本考案は電子チユーニング回路に用いて最適な
電圧供給回路に関する。
電圧供給回路に関する。
（従来技術）
従来より、受信機の同調部等のように同調周波
数を変化させて使用する回路にはLC同調回路が
一般に用いられているが、近年は、バリキヤツプ
やVCO等のように、供給電圧を制御することに
より、同調周波数を可変せしめる所謂電子同調回
路が広く用いられている。電圧を供給するための
回路としては第３図に示すように個々に異なつた
電圧が得られるように多数組設けた電圧設定部
E1〜Enの出力電圧を制御電圧S1〜Snにより、適
宜切り換えて上記バリキヤツプやVCO等の被制
御回路Ｆに供給することにより、一種のチヤンネ
ル記憶（プリセツト）回路として用いることがで
きるようになつている。
数を変化させて使用する回路にはLC同調回路が
一般に用いられているが、近年は、バリキヤツプ
やVCO等のように、供給電圧を制御することに
より、同調周波数を可変せしめる所謂電子同調回
路が広く用いられている。電圧を供給するための
回路としては第３図に示すように個々に異なつた
電圧が得られるように多数組設けた電圧設定部
E1〜Enの出力電圧を制御電圧S1〜Snにより、適
宜切り換えて上記バリキヤツプやVCO等の被制
御回路Ｆに供給することにより、一種のチヤンネ
ル記憶（プリセツト）回路として用いることがで
きるようになつている。
（考案が解決しようとする問題点）
ところが、上記した従来のものにおいては、ダ
イオードＤ、可変抵抗VR、及びトランジスタＱ
によつて構成される電圧設定部E1〜Enが、プリ
セツトすべき受信局の数だけ必要となるため、特
にテレビジヨンチユーナー等のようにプリセツト
数が多い電子機器においては、多数の電子部品が
必要となり、回路が大型化することは勿論、コス
ト高となる欠点があつた。
イオードＤ、可変抵抗VR、及びトランジスタＱ
によつて構成される電圧設定部E1〜Enが、プリ
セツトすべき受信局の数だけ必要となるため、特
にテレビジヨンチユーナー等のようにプリセツト
数が多い電子機器においては、多数の電子部品が
必要となり、回路が大型化することは勿論、コス
ト高となる欠点があつた。
なお、プリセツト数を減じることなく電圧設定
部の数を削減するものとしては、バツフアトラン
ジスタQBのベース電位を所定値低下させて予め
プリセツトされた各値の中間値を得るようにする
ことも考えられるが、この中間値は抵抗RBだけ
で決定されるものであるから個々の受信周波数に
合致させた調整は不可能であり、実用的ではな
い。更に詳説すれば、制御用電圧VCと被制御回
路Ｆとの変化量関係は第４図に示す如くノンリニ
アであるため、プリセツト電圧も当然不等間隔と
なる。ここで上記抵抗RBによつてシフトされる
プリセツト電圧Vfを局周波数CH２と局周波数
CH１との差に呼応する電圧に設定した場合にお
いて、他の局が上記電圧差分に対応する周波数関
係にある場合（局周波数CH３と局周波数CH４
の関係）には問題ないが、局周波数CH６と局周
波数CH５の関係のように要求される電圧Vgとプ
リセツト電圧Vfとが異なる場合においては局周
波数CH６に同調させることはできないという問
題がある。
部の数を削減するものとしては、バツフアトラン
ジスタQBのベース電位を所定値低下させて予め
プリセツトされた各値の中間値を得るようにする
ことも考えられるが、この中間値は抵抗RBだけ
で決定されるものであるから個々の受信周波数に
合致させた調整は不可能であり、実用的ではな
い。更に詳説すれば、制御用電圧VCと被制御回
路Ｆとの変化量関係は第４図に示す如くノンリニ
アであるため、プリセツト電圧も当然不等間隔と
なる。ここで上記抵抗RBによつてシフトされる
プリセツト電圧Vfを局周波数CH２と局周波数
CH１との差に呼応する電圧に設定した場合にお
いて、他の局が上記電圧差分に対応する周波数関
係にある場合（局周波数CH３と局周波数CH４
の関係）には問題ないが、局周波数CH６と局周
波数CH５の関係のように要求される電圧Vgとプ
リセツト電圧Vfとが異なる場合においては局周
波数CH６に同調させることはできないという問
題がある。
本考案は上記した点に鑑みてなされたものであ
り、その目的とするところはプリセツト数を減じ
ることなく電圧設定部の数を大巾に削減すること
ができ、回路の小型化及びコストダウンを図るこ
とができるようにした電圧供給回路を提供するこ
とにある。
り、その目的とするところはプリセツト数を減じ
ることなく電圧設定部の数を大巾に削減すること
ができ、回路の小型化及びコストダウンを図るこ
とができるようにした電圧供給回路を提供するこ
とにある。
「考案の構成」
（問題点を解決するための手段）
本考案に係る電圧供給回路は、電圧制御可変容
量素子又は電圧制御発振器により同調回路を形成
する被制御回路に所定の制御用電圧を供給するに
際し、個々に設定し得るようになつている複数の
電圧設定部を選択することにより各設定部で設定
された制御電圧を供給するようになつている電圧
供給回路において、可変抵抗を介して電源に接続
され、外部信号によつて個々に又は２以上が同時
にオンオフ制御される複数のスイツチング手段
と、夫々のスイツチング手段の出力端にその一端
が対応的に接続されると共にその他端が共通接続
されている抵抗群とを備え、上記可変抵抗及び抵
抗群の抵抗値は、上記スイツチング手段が個々に
オンオフ制御されることにより、受信機の同調周
波数を可変せしめる個々の制御電圧が上記抵抗群
の共通接続端に得られると共に、上記スイツチン
グ手段が２以上同時にオンオフ制御されることに
より、オンとなつた上記スイツチング手段の出力
端に接続された上記抵抗群の抵抗値の比によつて
上記個々の制御電圧の中間電圧が上記抵抗群の共
通接続端に得られるように設定されている。
量素子又は電圧制御発振器により同調回路を形成
する被制御回路に所定の制御用電圧を供給するに
際し、個々に設定し得るようになつている複数の
電圧設定部を選択することにより各設定部で設定
された制御電圧を供給するようになつている電圧
供給回路において、可変抵抗を介して電源に接続
され、外部信号によつて個々に又は２以上が同時
にオンオフ制御される複数のスイツチング手段
と、夫々のスイツチング手段の出力端にその一端
が対応的に接続されると共にその他端が共通接続
されている抵抗群とを備え、上記可変抵抗及び抵
抗群の抵抗値は、上記スイツチング手段が個々に
オンオフ制御されることにより、受信機の同調周
波数を可変せしめる個々の制御電圧が上記抵抗群
の共通接続端に得られると共に、上記スイツチン
グ手段が２以上同時にオンオフ制御されることに
より、オンとなつた上記スイツチング手段の出力
端に接続された上記抵抗群の抵抗値の比によつて
上記個々の制御電圧の中間電圧が上記抵抗群の共
通接続端に得られるように設定されている。
（作用）
バリキヤプやVCO等の被制御回路に印加すべ
き制御電圧はスイツチング手段を独立的に作動さ
せることにより得ることができると共に個々の制
御電圧の中間値は上記スイツチング手段を複数個
同時に作動させることにより、得ることができ
る。
き制御電圧はスイツチング手段を独立的に作動さ
せることにより得ることができると共に個々の制
御電圧の中間値は上記スイツチング手段を複数個
同時に作動させることにより、得ることができ
る。
（実施例）
本考案に係る電圧供給回路の実施例を第１図及
び第２図に基づいて説明する。
び第２図に基づいて説明する。
図中、１〜５は電圧設定部を夫々示し、可変抵
抗VR１〜VR５、スイツチング手段たる電界効
果トランジスタ（以下FETと略称する）６〜１
０により構成されている。上記可変抵抗VR１〜
VR５の抵抗部両端は電源＋ＢとアースGNDとの
間に接続されており、その摺動素子はFET６〜
１０のドレインに接続され、FET６〜１０のゲ
ートには抵抗を介して外部信号Ｔ１〜Ｔ５が入力
されるように構成されている。FET６〜１０の
出力端、即ち、ソースは夫々抵抗Ｒ１〜Ｒ５で構
成された抵抗群１１の夫々の一端に接続されてい
て、それら抵抗Ｒ１〜Ｒ５の他端は共通接続とな
つている。この共通接続端１２はバツフアトラン
ジスタGBの入力端に接続され、その電圧に応じ
て被制御回路Ｆに制御用電圧VCが入力されるよ
うに構成されている。可変抵抗VR１〜VR５及
び抵抗Ｒ１〜Ｒ５の抵抗値は、チヤンネル切り換
え釦（図示しない）の操作作等により上記外部信
号入力端Ｔ１〜Ｔ５に個別的に信号を与えると対
応した局周波数CH１，CH３，CH５，CH７，
CH９に相当する制御用電圧VCが得られるように
夫々設定されている。上記局周波数の間に存在す
る他局CH２，CH４，CH６，CH８を受信する
に際しては上記外部信号入力端Ｔ１〜Ｔ５のうち
２以上の入力端に同時に信号を与えて複数の
FETをオン状態とする。例えば、局周波数CH２
の局を選択する場合には外部信号入力端Ｔ１，Ｔ
２に信号を与えてFET６，７をオン状態とする
と可変抵抗VR１，VR２からの出力電圧は抵抗
Ｒ１，Ｒ２により加算され、例えば抵抗Ｒ１，Ｒ
２が同値とすれば上記加算された電圧の1/2がバ
ツフアトランジスタQBの入力端に印加されるこ
ととなる。この状態は第２図に示す局周波数CH
１，CH３と局周波数CH２との関係に相当し、
各受信周波数を夫々１，２，３とすれば受
信周波数２は 2＝1＋（3−1／２） となる。
抗VR１〜VR５、スイツチング手段たる電界効
果トランジスタ（以下FETと略称する）６〜１
０により構成されている。上記可変抵抗VR１〜
VR５の抵抗部両端は電源＋ＢとアースGNDとの
間に接続されており、その摺動素子はFET６〜
１０のドレインに接続され、FET６〜１０のゲ
ートには抵抗を介して外部信号Ｔ１〜Ｔ５が入力
されるように構成されている。FET６〜１０の
出力端、即ち、ソースは夫々抵抗Ｒ１〜Ｒ５で構
成された抵抗群１１の夫々の一端に接続されてい
て、それら抵抗Ｒ１〜Ｒ５の他端は共通接続とな
つている。この共通接続端１２はバツフアトラン
ジスタGBの入力端に接続され、その電圧に応じ
て被制御回路Ｆに制御用電圧VCが入力されるよ
うに構成されている。可変抵抗VR１〜VR５及
び抵抗Ｒ１〜Ｒ５の抵抗値は、チヤンネル切り換
え釦（図示しない）の操作作等により上記外部信
号入力端Ｔ１〜Ｔ５に個別的に信号を与えると対
応した局周波数CH１，CH３，CH５，CH７，
CH９に相当する制御用電圧VCが得られるように
夫々設定されている。上記局周波数の間に存在す
る他局CH２，CH４，CH６，CH８を受信する
に際しては上記外部信号入力端Ｔ１〜Ｔ５のうち
２以上の入力端に同時に信号を与えて複数の
FETをオン状態とする。例えば、局周波数CH２
の局を選択する場合には外部信号入力端Ｔ１，Ｔ
２に信号を与えてFET６，７をオン状態とする
と可変抵抗VR１，VR２からの出力電圧は抵抗
Ｒ１，Ｒ２により加算され、例えば抵抗Ｒ１，Ｒ
２が同値とすれば上記加算された電圧の1/2がバ
ツフアトランジスタQBの入力端に印加されるこ
ととなる。この状態は第２図に示す局周波数CH
１，CH３と局周波数CH２との関係に相当し、
各受信周波数を夫々１，２，３とすれば受
信周波数２は 2＝1＋（3−1／２） となる。
次に、局周波数CH５，５とCH７，７と
の間において４：６の離調位置に存在する局周波
数CH６，６に同調させるに際しては、外部信
号入力端Ｔ３，Ｔ４に信号を与えFET８，９を
オン状態とする。すると抵抗Ｒ３，Ｒ４に可変抵
抗VR３，VR４からの出力電圧が引加されるが、
その抵抗値の比を予め上記離調部に相当にするよ
う設定しておくことにより、受信周波数６を 6＝5＋２（7−5）／５ とすることができる。
の間において４：６の離調位置に存在する局周波
数CH６，６に同調させるに際しては、外部信
号入力端Ｔ３，Ｔ４に信号を与えFET８，９を
オン状態とする。すると抵抗Ｒ３，Ｒ４に可変抵
抗VR３，VR４からの出力電圧が引加されるが、
その抵抗値の比を予め上記離調部に相当にするよ
う設定しておくことにより、受信周波数６を 6＝5＋２（7−5）／５ とすることができる。
なお、可変抵抗VR１〜VR５の抵抗値は抵抗
Ｒ１〜Ｒ５の値よりも夫々小さく設定すれば電圧
精度を向上させることができる。
Ｒ１〜Ｒ５の値よりも夫々小さく設定すれば電圧
精度を向上させることができる。
以上要するに各電圧設定部１〜５に設定された
電圧の間の任意の中間値を得ることができるか
ら、電圧設定部の個数はプリセツトすべき局数の
半分程度まで削減することができる。したがつ
て、テレビジヨンのチユーナー等の如く受信局を
多数プリセツトする必要がある電子機器に用いて
特に最適である。
電圧の間の任意の中間値を得ることができるか
ら、電圧設定部の個数はプリセツトすべき局数の
半分程度まで削減することができる。したがつ
て、テレビジヨンのチユーナー等の如く受信局を
多数プリセツトする必要がある電子機器に用いて
特に最適である。
「考案の効果」
本考案に係る電圧供給回路によれば、従来、プ
リセツトの数だけ必要だつた電圧設定部の数をプ
リセツト数を減じることなく削減することがで
き、部品点数を大巾に削減することができる。し
たがつて、回路を小型化することができるのは勿
論、コストダウンをも図ることができる等の優れ
た特長がある。
リセツトの数だけ必要だつた電圧設定部の数をプ
リセツト数を減じることなく削減することがで
き、部品点数を大巾に削減することができる。し
たがつて、回路を小型化することができるのは勿
論、コストダウンをも図ることができる等の優れ
た特長がある。
第１図及び第２図は本考案に係る電圧供給回路
の実施例を示し、第１図は全体の回路図、第２図
は動作原理を説明するためのグラフ、第３図及び
第４図は従来の電圧供給回路を示し、第３図は回
路図、第４図は回路特性を説明するためのグラフ
である。 １〜５：電圧設定部、６〜１０：スイツチング
手段たるFET、１１：抵抗群、１２：共通接続
端、VR１〜VR５：可変抵抗。
の実施例を示し、第１図は全体の回路図、第２図
は動作原理を説明するためのグラフ、第３図及び
第４図は従来の電圧供給回路を示し、第３図は回
路図、第４図は回路特性を説明するためのグラフ
である。 １〜５：電圧設定部、６〜１０：スイツチング
手段たるFET、１１：抵抗群、１２：共通接続
端、VR１〜VR５：可変抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 電圧制御可変容量素子又は電圧制御発振器によ
り同調回路を形成する被制御回路に所定の制御用
電圧を供給するに際し、個々に設定し得るように
なつている複数の電圧設定部を選択することによ
り各設定部で設定された制御電圧を供給するよう
になつている電圧供給回路において、 可変抵抗を介して電源に接続され、外部信号に
よつて個々に又は２以上が同時にオンオフ制御さ
れる複数のスイツチング手段と、夫々のスイツチ
ング手段の出力端にその一端が対応的に接続され
ると共にその他端が共通接続されている抵抗群と
を備え、上記可変抵抗及び抵抗群の抵抗値は、上
記スイツチング手段が個々にオンオフ制御される
ことにより、受信機の同調周波数を可変せしめる
個々の制御電圧が上記抵抗群の共通接続端に得ら
れると共に、上記スイツチング手段が２以上同時
にオンオフ制御されることにより、オンとなつた
上記スイツチング手段の出力端に接続された上記
抵抗群の抵抗値の比によつて上記個々の制御電圧
の中間電圧が上記抵抗群の共通接続端に得られる
ように設定されていることを特徴とする電圧供給
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985021870U JPH0339940Y2 (ja) | 1985-02-20 | 1985-02-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985021870U JPH0339940Y2 (ja) | 1985-02-20 | 1985-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139023U JPS61139023U (ja) | 1986-08-28 |
| JPH0339940Y2 true JPH0339940Y2 (ja) | 1991-08-22 |
Family
ID=30513648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985021870U Expired JPH0339940Y2 (ja) | 1985-02-20 | 1985-02-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0339940Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148882U (ja) * | 1974-10-11 | 1976-04-12 |
-
1985
- 1985-02-20 JP JP1985021870U patent/JPH0339940Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61139023U (ja) | 1986-08-28 |
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