JPH0341697A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はり−ド／ライトが可能な半導体メモリに関し、
特に、成るワード線を活性化することにより、ディジッ
ト線と導通状態となるメモリ・セル全てに同時に同じ情
報を書き込む（以下、フラッシュ・ライトと称す。）機
能と、複数のビットへの書き込みをビット毎に制御可能
な機能（以下、ライト・パー・ビット機能と称す。）と
を有する半導体メモリに関する。

［従来の技術］ 近年、半導体メモリの大容量化が著しいが、その一方で
コスト低減を図るため、チップ面積を最小化することが
半導体メモリの設計に際して要求されている。このため
、多ビツト構成の半導体メモリにおいては、複数のビッ
トで回路を共有させる努力がなされており、その結果、
異なるビットのメモリ・セルを隣接させる配置が採用さ
れている。

しかしながら、フラッシュ・ライト機能を有する半導体
メモリでは、フラッシュ・ライト時にフラッシュ・ライ
トを行うビットと、ライト・パー・ビット機能によるフ
ラッシュ・ライトを行なわないビット（以下、フラッシ
ュ・ライト・マスク・ビットと称す。）とが隣接した場
合、フラッシュ・ライト・マスク・ビットへの隣接効果
によって、ライトミスが発生するため、異なるビットの
メモリーセルが隣接しない配置を採っている。

以下、従来のこの種の半導体メモリを図面を参照しなが
ら説明する。

第４図は従来のフラッシュ・ライト機能を有する半導体
メモリの一例を示す回路図である。この半導体メモリは
、ディジット線ＤＬ、ＤＬ及びワード線ＷＬ１．ＷＬ２
に接続されたメモリ・セル部１０１と、ディジット線Ｄ
Ｌ、ＤＬ間に接続されたセンス・アンプ１００１デイジ
ツト線バランス部１０２、ディジット線プリチャージ電
位発生部１０３、フラッシュ・ライト動作制御部１０５
及びフラッシュ・ライト情報保持部１０Ｂとから構成さ
れている。

次に、この従来の半導体メモリのフラッシュ・ライト動
作を第５図のタイミング・チャートを参照して説明する
。

φ４は通常のライト動作及びリード動作時に活性化され
る信号であり、ここでは、ローレベルに固定されている
。従って、入力端子３３．３４とディジット線ＤＬ、Ｄ
Ｌとは常に非接続状態である。フラッシュ・ライト開始
前（時刻ｔ、以前）においては、ディジット線ＤＬ、Ｄ
Ｌはディジット線プリチャージ制御信号φＯがハイレベ
ルのため、ディジット線プリチャージ電位ＶＲに保持さ
れている。時刻ｔ１になると、ディジット線プリチャー
ジ制御信号φ０が非活性化されると同時にライト・パー
・ビット制御信号φ１がハイレベルとなり、フラッシュ
・ライト動作が可能な状態になる。但し、信号φ１のみ
では書き込みは行われない。時刻ｔ２になると、ワード
線活性化信号ＷＬｔが活性化され、ＮＭＯＳトランジス
タ１０と容ｆｆｔ２０からなるメモリ・セルがディジッ
ト線ＤＬと導通し、メモリ・セルが保持していた情報が
ディジット線ＤＬに与えられる。しかし、このとき同時
にフラッシュ・ライト活性化信号φ２がハイレベルとな
り、ＮＭＯ８）ランジスタ３８゜４０がオンするので、
フラッシュ・ライト情報保持部１０Ｂに保持されていた
情報もディジット線ＤＬ、ＤＬに供給される。このため
、ＮＭＯＳトランジスタ１０と容量２０とからなるメモ
リーセルが保持していた情報は無効となり、ディジット
線ＤＬ、ＤＬには、フラッシュ・ライト情報保持部１０
６が保持していた情報が付与される。フラッシュ・ライ
ト情報保持部１０６は、十分な時間をおけば、ディジッ
ト線ＤＬ、ＤＬにＶ。。（電源電位）−Ｖ、、（接地電
位）の差電位を与えることができる能力を有しているた
め、時刻ｊｗｏに至った時点でディジット線ＤＬ、ＤＬ
にΔＶ、だけの差電位を与える。ここで更にセンスアン
プ活性化信号φ３がハイレベルになるので、センス・ア
ンプｌＯＯが活性化され、ディジット線ＤＬ、ＤＬにＶ
。０−ＶＳＳの差電位を与える時間が短縮される。

センス・アンプ１００が活性化され、所定の時間をおい
た時刻ｔ５において、フラッシュ・ライト活性化信号φ
２がローレベルとなり、フラッシュ・ライト情報保持部
１００とディジットｌ１ＤＬ。

ＤＬとが非接続状態になる。次にフラッシュ・ライト情
報保持部１０６からディジット線ＤＬに与えられた情報
がＮＭＯ８）ランジスタ１０と容量２０とからなるメモ
リ・セルに伝達されるのに十分な時間をおいた後、時刻
ｔ６に至ると、ワードライン活性化信号ＷＬ、がローレ
ベルとなり、ＮＭＯ８）ランジスタエ０と容量２０とか
らなるメモリ・セル１０１とディジット線ＤＬとが非導
通状態となる。この時点でワードライン活性化信号ＷＬ
ｔによってディジット線と導通状態となる全てのメモリ
・セルに対し、フラッジ具・ライト情報保持部１０８に
保持されていた情報が書き込まれたことになる。その後
、時刻ｔｌｌにおいてセンス・アンプ活性化信号φ３及
びライト・パー・ビット制御信号φ１がローレベルとな
り、更に、時刻ｔ８において、ディジット線プリチャー
ジ制御信号φ。がハイレベルとなるので、ディジット線
ＤＬ、ＤＬのプリチャージが開始され、時刻ｔｏに至っ
てディジット線ＤＬ、ＤＬはディジット線プリチャージ
電位ＶＲにプリチャージされる。

以上がフラッシュ・ライトが行われるビットの回路動作
である。

次に、第６図のタイミングチャートを参照しつつ、フラ
ッシュ・ライト時にフラッシュ・ライトが行われないビ
ット、即ち、フラッシュ・ライトマスク・ビットの回路
動作を説明する。

フラッシュ・ライト・マスク・ビットとフラッシュ・ラ
イトが行われるビットでの回路動作の違いは時刻ｔ１に
おいて、ライト・パー・ビット制御信号φ１が口・−レ
ベルのままか、ローレベルからハイレベルへと変化する
かという点である。フラッシュ・ライト・マスク・ビッ
トにおいては、フラッシュ・ライト動作の間、ライト・
パー・ビット制御信号φ１が終始ローレベルに固定され
ているため、ＮＭＯ８）ランジスタ３９，４０がオンす
ることはない。従って、時刻ｔ２においては、ディジッ
ト線ＤＬ、ＤＬには、ＮＭＯ８Ｉ−ランジスタ１０と容
ｆｆ１２０とからなるメモリ・セルが保持していた情報
として、Δｖ２だけの差電位が与えられる。そして、そ
こで得られた差電位は、時刻ｔ、。になってセンス・ア
ンプ活性化信号φ３がハイレベルとなるまで不変であり
、時刻ｔｔｏにおいて、センス・アンプ１００が活性化
されることにより、はじめて増幅される。時刻ｔ１゜以
降の動作は前述のフラッシュ・ライトが行われるビット
の回路動作と同じであるため、その詳細は省略する。ま
た、時刻ｔ２及びｔ５において、フラッシュ・ライト制
御信号φ２は、夫々ローレベルからハイレベルへ、ハイ
レベルからローレベルへと変化するが、ライト・パー・
ビット制御信号φ、がローレベルに固定されているので
、回路動作には無関係となっている。

［発明が解決しよろとする課題］ しかしながら、上述した従来のフラッシュ・ライト機能
を有した半導体メモリでは、フラッシュ・ライトを行う
ビットとフラッシュ・ライト・マスク・ビットとが隣接
した場合、第５図及び第６図中の時刻ｔ２から時刻ｔユ
。の間にビットの隣接効果により、フラッシュ・ライト
・マスク・ビットで誤動作が発生するという問題がある
。即ち、時刻ｔ２から時刻ｔ１゜の間に、フラッシュ・
ライトが行われるビットのディジット線ＤＬ、ＤＬに与
えられる差電位Δｖｌは、通常フラッシュ・ライト・マ
スク・ビットのディジット線に与えられる差電位Δｖ２
よりも極めて大きいため、隣接ディジット間に存在する
容量を介してΔ■１で示される電位変動がΔＶ２で示さ
れる電位変動に影響を及ぼして、これを無効にしてしま
い、フラッシュ・ライト・マスク・ビットが本来センス
すべき情報とは異なる情報をセンスしてしまうという事
態が生じる。

この隣接効果を避けるためには、異なるビットを隣接さ
せないように配置する必要があるが、このような配置方
法では、半導体メモリの面積を縮小することができない
という問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
異なるビットを隣接させて配置した場合でも、フラッシ
ュ・ライト・マスク・ビットが隣接効果によって誤動作
することがなく、チップ面積の最小化を容易に図ること
ができる半導体メモリを提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体メモリは、複数のワード線及びディ
ジット線に夫々接続された複数のメモリ・セルと、前記
ディジット線をプリチャージするプリチャージ回路と、
前記ディジット線上のデータを増幅するセンス・アンプ
と、所定のワード線を活性化させることにより選択され
た全てのメモリ・セルに前記ディジット線を介して同時
に同じ情報を書き込むフラッシュ・ライト動作、及び複
数のメモリ・セルへの書込を各メモリ・セル毎に制御す
るライト・パー・ビット動作を制御する制御手段とを有
する半導体メモリにおいて、前記制御手段が、前記フラ
ッシュ・ライト動作の開始時間を、前記ライト・パー・
ビット動作によりフラッシュ・ライトを行わないビット
の前記センス・アンプによるセンス開始時刻よりも遅ら
せる手段を備えたものであることを特徴とする。

［作用コ 本発明においては、フラッシュ・ライトの開始時間が、
フラッシュ・ライト◆マスク・ビットにおけるセンス開
始時刻よりも遅れるので、フラッシュ・ライト・マスク
・ビットにおける正しいセンスが行われた後に、フラッ
シュ・ライトが開始される。従って、フラッシュ・ライ
ト・マスク・ビットに表れる隣接効果の影響を低減する
ことができ、誤動作の発生を防止することができる。

また、本発明によれば、隣接効果の影響を低減できるこ
とから、半導体メモリの面積を縮小することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係る半導体メモリの回路図で
ある。

この回路が第４図に示した従来の回路と異なるのは、セ
ンス・アンプ活性化信号選択部１０４が新たに追加され
ている点、及びフラ・ソシュ・ライト情報保持部１０６
の保持情報をディジット線０１１丁「に導くためのＮＭ
Ｏ８）ランジスタ３９゜４０をオンさせるための信号線
上に遅延素子３８が追加されている点である。その他の
部分は従来の回路と同様である。

即ち、メモリ・セル部１０１は、ＮＭＯＳトランジスタ
１０，１１及び容量２０．２１からなる多数の所謂１素
子メモリ・セルによって構成されている。

センス・アンプ１００はメモリ・セル部１０１に記憶さ
れている情報を読み出すためのアンプであり、相補対接
続されたＰＭＯ８）ランジスタ５及びＮＭＯ８）ランジ
スタフ並びにＰＭＯ８）ランジスタロ及びＮＭＯ８）ラ
ンジスタ８を相互に帰還接続し、Ｖｃｃ＋　Ｖｓｓ電源
側に夫々ＰＭＯ３）ランジスタ３及びＮＭＯ８）ランジ
スタ９を介押すると共に、センス・アンプ活性化信号選
択部１０４の出力をインバータ４を介してＰＭＯ８）ラ
ンジスタ３のゲートに供給すると共に、直接ＮＭＯＳト
ランジスタ９のゲートに供給するように構成されている
。

ディジット線プリチャージ電位発生部１０３は、直列接
続された分圧抵抗Ｒ１−Ｒ２にて構成され、ディジット
線ＤＬ、ＤＬのプリチャージ電位ＶＲ［ＶＲ＝Ｒ２・Ｖ
ｃｃ／　（Ｒｔ　＋Ｒ２）］　’；：供給するものであ
る。

また、ディジット線バランス部１０２は待機時にディジ
ット線ＤＬ、ＤＬを共に前述のプリチャージ電位ＶＲに
保持するもので、ディジット線ＤＬ、ＤＬ間を信号φ。

によって短絡するＮＭＯＳトランジスタ３０と、ディジ
ット線プリチャージ電位発生部１０３の出力とディジッ
ト線ＤＬ。

ＤＬとの間に夫々守神されたＮＭＯＳトランジスタ３１
．３２とにより構成されている。

フラッシュ・ライト情報保持部１０６は、フラッシュ・
ライト時にメモリ・セルに書き込む情報を予め入力端子
３３．３４から別動保時に読み込み、その情報をフラッ
シュ・ライト時まで保持しておくものである。

また、フラッシュ・ライト動作制御部１０５は、入力端
子３３．３４とディジット線ＤＬ、ＤＬとを夫々選択的
に接続するＮＭＯ８）ランジスタ１゜２と、これらＮＭ
Ｏ８）ランジスタ１，２のゲートを信号φ１．φ２．φ
３に従って制御するＡＮＤゲート３５及びインバータ３
６と、フラッシュ・ライト情報保持部１０８に保持され
た情報をディジット線ＤＬ、ＤＬに夫々選択的に供給す
るＮＭＯＳトランジスタ３９．４０と、信号φ０．φ２
に従って、これらＮＭＯ８）ランジスタ３９．４０のゲ
ートを制御するＡＮＤゲート３７及び遅延素子３８とに
よって構成されている。

更に、センス・アンプ活性化信号選択部１０４は、ＡＮ
Ｄゲート３７の出力レベルによって、方が導通ずるＮＭ
ＯＳトランジスタ４１．４３と、そのゲート間に接続さ
れたインバータ４２と、トランジスタ４１と出力端子と
の間に守神された遅延素子４４とを有し、信号φ３をト
ランジスタ４１．４３の選択状態により、遅延させて出
力するか、又はそのまま出力するかを選択できるように
なっている。

次に、このように構成された本実施例の半導体メモリの
フラッシュ・ライト動作を、第２図のタイミング・チャ
ートを参照して説明する。

先ず、時刻りおいてディジット・プリチャージ制御信号
φ。がローレベルとなり、ディジット線プリチャージ電
位発生部１０３とディジット線ＤＬ、ＤＬとが非接続状
態となる。これと同時にライト・バー・ビット制御信号
φ、がノ＼イレベルとなることにより、フラッシュ・ラ
イトが可能な状態となる。次に時刻ｔ２においてワード
線活性化信号Ｗ　Ｌ　＋がハイレベルとなるので、ＮＭ
ＯＳトランジスタ１０と容量２０とからなるメモリ・セ
ルとディジット線ＤＬとが導通状態となる。このとき同
時にフラッシュ・ライト活性化信号φ２もハイレベルへ
と変化するが、遅延素子３８の働きにより、ＮＭＯ８）
ランジスタ３９，４０は所定の遅延時間（Δ１１）の経
過の後初めてオンする。時刻ｔ３において、センス・ア
ンプ活性化信号φ３はハイレベルとなるが、先にφ１．
φ２が共にハイレベルとなっているため、センス・アン
プ活性化信号選択部１０４のＮＭＯ８）ランジスタ４１
がオン、ＮＭＯ８）ランジスタ４３がオフに切り換えら
れており、信号φ３の遅延素子４４を通ってセンス・ア
ンプ１００へと伝達される。

従って、実際にセンス・アンプ１００が活性化されるの
は、Δｔ１後の時刻ｔａｏとなる。そして、時刻ｔ２か
らΔｔｌ後の時刻ｔ４にＮＭＯ８）ランジスタ３９．４
０がオンし、フラッシュ・ライト情報保持部１０８の情
報がディジット線ＤＬ。

ＤＬに伝達され、更に時刻ｔ３からΔｔ、後の時刻ｔ３
ｏにおいて、センス・アンプ１００が活性化され、ディ
ジット線ＤＬ、ＤＬの差電位が短時間に増幅される。な
お、センス・アンプ活性化後の動作は従来例と同じなの
でここでは説明を省略する。

また３本実施例の回路のフラッシュ・ライト時のフラッ
シュ・ライト・マスク・ビットの動作は第３図のタイミ
ングチャートに示す通りであるが、これは前述した従来
例のフラッシュ・ライト・マスク・ビットの動作と同じ
なので、ここでは説明を省略する。

以上、説明を行ってきた本実施例の半導体メモリにおい
て、特に、重要なのは遅延素子３８，４４による遅延時
間Δｔ１の設定である。本発明の目的は隣接効果を低減
させることであり、そのためには、フラッシュ・ライト
を行うビットにおいて、フラッシュ・ライト情報保持部
１０６とディジット線ＤＬ、ＤＬが接続される時刻、即
ち、ＮＭＯ３）ランジスタ３９，４０がオンする時刻ｔ
４とをフラッシュ・ライト・マスク・ビットにおいて、
センス・アンプが活性化される時刻ｔ、。

より遅らせる必要がある。従って、ΔｔＩの設定値は第
３図中のΔｔ２、即ち、フラ・ンシュ・ライト・マスク
・ビットにおいてワード線が活性化されてからセンス・
アンプが活性化されるまでの時間よりも長くとれば良い
ことがわかる。

［発明の効果］ 以上説明したように、本発明はフラッシュ・ライト開始
時刻をフラッシュ・ライト・マスク・ビットのセンス開
始時刻よりも遅らせることにより、隣接効果を低減する
ことができ、その結果として異なるビットを隣接させて
配置させることが可能となるのでチップ面積を最小化で
きる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体メモリの回路図、
第２図及び第３図は第１図の回路の動作を夫々説明する
ためのタイミング図、第４図は従来の半導体メモリの回
路図、第５図及び第６図は第４図の回路の動作を夫々説
明するためのタイミング図である。 １．２．７，８．９．１０．１１，３０，３１゜３２．
３９，４０．４１．４３；ＮチャネルＭＯＳトランジス
タ、３．５．６；ＰチャネルＭＯＳトランジスタ、４，
３８．４２；インバータ、２０．２１：容量％　Ｒ１＋
　ＲＱ　：抵抗、３５，３７；ＡＮＤゲー）、３８，４
４；遅延素子、３３゜３４；入力端子、１００；センス
・アンプ、１０１；メモリ・セル部、１０２；ディジッ
ト線バランス部、１０３；デイシト線プリチャージ電位
発生部、１０４；センスアンプ活性化信号選択部、１０
５；フラッシュライト動作制御部、ｌＯ６；フラッシュ
ライト情報保持部

Claims (1)

【特許請求の範囲】
1. （１）複数のワード線及びディジット線に夫々接続され
   た複数のメモリ・セルと、前記ディジット線をプリチャ
   ージするプリチャージ回路と、前記ディジット線上のデ
   ータを増幅するセンス・アンプと、所定のワード線を活
   性化させることにより選択された全てのメモリ・セルに
   前記ディジット線を介して同時に同じ情報を書き込むフ
   ラッシュ・ライト動作、及び複数のメモリ・セルへの書
   込を各メモリ・セル毎に制御するライト・パー・ビット
   動作を制御する制御手段とを有する半導体メモリにおい
   て、前記制御手段は、前記フラッシュ・ライト動作の開
   始時間を、前記ライト・パービット動作によりフラッシ
   ュ・ライトを行わないビットの前記センス・アンプによ
   るセンス開始時刻よりも遅らせる手段を備えたものであ
   ることを特徴とする半導体メモリ。